CN101536310B - 数字dll电路 - Google Patents

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Abstract

共用为了测量基准延迟值而使作为延迟测量对象的延迟测量时钟信号通过的延迟线和在存储器读出时为了向作为存储器存取信号的数据选通信号附加预定的延迟而使数据选通信号通过的延迟线，并通过选择器来选择向延迟线输入延迟测量时钟信号和数据选通信号中的哪一个。并且设置了存储在测量基准延迟值时所使用的的数字数据和在向数据选通信号附加延迟时所使用的数字数据的数据存储区域，并由存储存取控制器基于该数据存储区域的存储值进行选择器的切换。

Description

数字DLL电路
技术领域
本发明涉及数字DLL(Delay Locked Loop，延迟锁定环)电路。
背景技术
最近，在民用设备或高级的通信设备等领域，针对半导体存储器的接口正从以与时钟信号同倍率的速度进行动作的SDR(Single Data Rate，单数据速率)方式向以时钟信号的倍速速度进行动作的DDR(Double DataRate，双数据速率)方式转变。在DDR方式的存储器接口中，由于利用时钟信号的上升沿和下降沿来获取读数据，因此需要用于使时钟信号的上升沿或下降沿与数据的确定部分对齐的严格的延迟附加电路。作为这种严格的延迟附加电路中的一种，有数字DLL电路。
图23是表示以往的数字DLL电路的结构。如图23所示，以往的数字DLL电路具有分别独立的基准延迟决定电路1和延迟输出电路2。基准延迟决定电路1在改变延迟线单元3中供信号通过的延迟线的数目的情况下，通过相位比较/基准延迟值决定电路4对作为延迟测量对象的时钟信号(下面称为延迟测量时钟信号)通过延迟线单元3之前和通过之后的相位进行比较，以决定基准延迟值。该基准延迟值作为被数字化的以预定的几个位表示的值被传递给多个延迟输出电路2。
延迟输出电路2通过最终延迟值决定电路5基于从基准延迟决定电路1传来的基准延迟值和从外部设定的延迟角度来决定最终的延迟值，并将该最终的延迟值设定到延迟输出电路2的延迟线单元6中。由此，在读数据时，通过了延迟输出电路2的延迟线单元6的数据选通脉冲(DQS)信号如下面所述被附加例如90度的延迟。
图24是说明一般的基于相位比较的延迟测量法的原理的图，图25是表示测量延迟时的波形的图。如图24所示，在相位比较法中，在改变延迟线单元7中供延迟测量时钟信号通过的延迟线8的数目的情况下，通过相位比较电路9对没有通过延迟线单元7的延迟测量时钟信号的相位和由于通过延迟线单元7而被延迟的延迟测量时钟信号(下面称为延迟时钟信号)的相位进行比较。
如图25所示，进行相位比较的结果，如果在延迟测量时钟信号11的被延迟一个周期的上升沿处，如果延迟时钟信号12的值是H(高)电平则延迟不足，如果延迟时钟信号14的值是L(低)电平则延迟过多。如果延迟最合适，则延迟测量时钟信号11的上升沿就会与延迟时钟信号13的变化点重叠。
在相位比较电路具有利用触发器与延迟测量时钟信号的上升沿同步地锁存延迟时钟信号的状态并确认此时的延迟时钟信号的值的电路结构的情况下，当延迟最合适时，被触发器锁存的值不固定(H电平或者L电平)。因此，通常在将延迟线的数目设为[m-1]个、m个、[m+1]个三种，并对每一数目下的延迟测量时钟信号和延迟时钟信号的相位进行比较，然后基于由此得到的三个值来求出进行最合适的延迟所需的延迟线的数目。
图26是表示一般的DDR方式的存储器接口中的存储器读出时的时序图。当基于作为从存储器输出的存储器存取信号的数据选通信号而获取读数据时，为了可靠地获取该读数据而向数据选通信号附加延迟，数字DLL电路即被用来附加这种延迟。在理想的情况下，如在图26中以“数据输出”和“DQS的相位被偏移90度后”所示的那样，对数据选通信号附加90度延迟后的定时即为数据确定区域的中心点，因此是优选的。
附加延迟测量时钟信号的一个周期、即360度的延迟所需的延迟线的数目通过基于上述的相位比较的测量来求得。数据选通信号的周期与延迟测量时钟信号的周期相同，因此用于在数据选通信号上附加90度延迟的值为用于在延迟测量时钟信号上附加360度延迟的值的1/4。具体而言，例如在为了制造360度的延迟而需要256个延迟线的情况下，为了制造90度的延迟而需要作为其1/4的64个延迟线。
另外，在DDR方式的存储器接口中，如果数据选通信号的相位偏移180度以上，就会变为在时钟选通信号的下一个边沿被获取的数据区域，因此并不对数据选通信号附加180度以上的延迟。因此，如图23所示，延迟输出电路2的延迟线单元6中的延迟线的数目只要取基准延迟决定电路1的延迟线单元3中的延迟线的数目(360度的量)的一半就足以。
然而，用于生成具有与基本时钟相同周期的多个延迟时钟的时钟生成电路已被公知。该延迟时钟生成电路包括：将基本时钟依次延迟的级联连接的n(n为大于等于2的整数)级延迟电路；对基于第n级延迟电路的延迟时钟和基本时钟的相位进行比较的相位比较电路；以及基于相位比较结果来产生使来自第n级延迟电路的延迟时钟与基本时钟的相位同步的延迟值、并根据延迟值来控制n级延迟电路的每一级的延迟量的延迟控制电路。
专利文献1：日本专利文献特开平8-321753号公报。
发明内容
但是，在以往的数字DLL电路中，基准延迟决定电路和延迟输出电路被单独设置，因此会产生如下的各种问题。两个电路有时会在制造时的工艺条件或者实际使用时的温度或电压的条件上产生偏差，从而不能在延迟输出电路中正确地制造出由基准延迟决定电路通过延迟测量而决定的延迟。另外，由于基准延迟决定电路和延迟输出电路分别具有延迟线，因此电路规模变大。并且，当DLL电路的规模变大时，功耗就会增大。另外，在延迟输出电路正对数据选通信号附加延迟时，如果其延迟值被更新，则会引起误动作。
本发明就是鉴于上述问题而完成的，其目的在于，提供一种能够正确地制造延迟的数字DLL电路。另外，本发明的目的还在于，提供一种缩小电路规模以能够降低功耗的数字DLL电路。并且，本发明的目的还在于，提供一种能够避免由于延迟值被更新而引起的误动作的数字DLL电路。
为了解决上述问题并实现发明目的，本发明的特征在于，共用为了测量基准延迟值而使作为延迟测量对象的延迟测量时钟信号通过的延迟线和在存储器读出时为了向作为存储器存取信号的数据选通信号附加预定的延迟而使数据选通信号通过的延迟线，并具有以择一的方式选择延迟测量时钟信号或数据选通信号而输入给该延迟线的选择器。并且具有存储在测量基准延迟值的延迟测量模式以及在向数据选通信号附加延迟的延迟生成模式下分别被使用的数字数据的数据存储区域，并由存储存取控制器基于该数据存储区域的存储值进行选择器的切换。
根据本发明，由于使用相同的延迟线进行基准值的测量和向数据选通信号附加的延迟的生成，因此制造时的工艺条件或者实际使用时的温度或电压条件不会发生偏差。另外，由于不需要分别单独设置用于测量基准延迟值的延迟线和用于生成向数据选通信号附加的的延迟的延迟线，因此电路规模变小，功耗也减少。并且，由于在为了向数据选通信号附加延迟而使用延迟线的期间，不能使用相同的延迟线进行基准延迟值的测量，因此在向数据选通信号附加延迟时延迟值不会被改变。
发明效果
本发明的数字DLL电路可产生能够正确生成延迟的效果。并且可产生能够缩小电路规模并降低功耗的效果。而且可产生能够避免由于延迟值被更新而引起的误动作的效果。
附图说明
图1是表示本发明的数字DLL电路的实施例的结构的图；
图2是表示本发明实施例中的延迟值更新电路的结构的图；
图3是表示本发明实施例中的相位比较电路的结构的图；
图4是表示基于数字选通信号来测量延迟时的波形的图；
图5是表示延迟值决定电路的结构的图；
图6是表示数据存储区域的结构的图；
图7是表示基准延迟值更新关联寄存器组的结构的图；
图8是表示更新阈值设定寄存器的结构的图；
图9是表示更新结果继续实施设定寄存器的结构的图；
图10是表示更新发生以及特定码转变发生寄存器的结构的图；
图11是表示更新发生以及特定码转变发生屏蔽寄存器的结构的图；
图12是表示特定码转变中断设定寄存器的结构的图；
图13是表示更新方法选择寄存器的结构的图；
图14是表示更新有效期间设定寄存器的结构的图；
图15是表示更新计数器复位值设定寄存器的结构的图；
图16是表示实际延迟量关联寄存器组的结构的图；
图17是表示数据选通信号延迟量设定寄存器的结构的图；
图18是表示本发明的数字DLL电路的设置处理步骤的流程图；
图19是表示DDR式存储器接口的结构的图；
图20是表示DDR式存储器接口的存储器读出时的时序图；
图21是表示本发明的数字DLL电路的输入信号的切换定时的图；
图22是表示本发明的数字DLL电路的基准延迟值更新处理步骤的流程图；
图23是表示以往的数字DLL电路的结构的图；
图24是说明基于相位比较的延迟测量法的原理的图；
图25是表示基于相位比较来测量延迟时的波形的图；
图26是表示DDR式存储器接口中的存储器读出时的时序图。
标号说明
21选择器
22，23延迟线
24相位比较/延迟值决定/数据存储部
71更新阈值设定寄存器
72更新结果继续实施设定寄存器
84基于数据选通信号测量延迟量时的设定延迟值存储寄存器
85基于延迟测量时钟信号测量延迟量时的设定延迟值存储寄存器
具体实施方式
下面，基于附图对本发明的数字DLL电路的实施例进行详细的说明。本发明并不受该实施例的限定。
(数字DLL电路的整体结构)
图1是表示本发明的数字DLL电路的实施例的结构的图。如图1所示，实施例的数字DLL电路例如包括选择器21、由延迟线22和23构成的延迟线单元、以及相位比较/延迟值决定/数据存储部24。选择器21基于从图中没有示出的存储存取控制器提供而来的输入选择信号，在延迟测量模式时选择作为延迟测量对象的延迟测量时钟信号，在延迟生成模式时选择数据选通信号。
这里，延迟测量模式是指进行基准延迟值的测量的模式，延迟生成模式是指在存储器存取时对数据选通信号附加例如90度的延迟的模式。通过选择器21选择的信号被输入给延迟线22、23。延迟线22、23将在选择器21的输出信号上附加延迟而得的信号输出给相位比较/延迟值决定/数据存储部24，并且在延迟生成模式时作为在数据选通信号上附加了期望的延迟的DQS延迟输出信号而输出给图中没有示出的DDR式存储器接口。
通过从相位比较/延迟值决定/数据存储部24输出的延迟值选择信号(延迟测量模式时)或者决定延迟值设定信号(延迟生成模式时)来控制延迟线单元中供选择器21的输出信号通过的延迟线的数目、即向选择器21的输出信号附加的延迟。如此，实施例的数字DLL电路被构成为在延迟测量模式和延迟生成模式下使用相同的延迟线22、23的结构。
相位比较/延迟值决定/数据存储部24在延迟测量模式时被输入没有通过延迟线22、23的延迟测量时钟信号以及通过了延迟线22、23的延迟时钟信号。相位比较/延迟值决定/数据存储部24的相位比较电路在延迟测量模式时对延迟测量时钟信号的相位和延迟时钟信号的相位进行比较。基于该比较结果来决定或更新基准延迟值。
此时的延迟测量法由于与参考图24和图25来说明的以往的基于相位比较的延迟测量法相同，因此省略详细的说明。关于用于更新基准延迟值的结构和方法的详细内容，将在后面的“(相位比较/延迟值决定/数据存储部的结构)”中进行说明。
另外，相位比较/延迟值决定/数据存储部24在延迟生成模式时被输入没有通过延迟线22、23的延迟测量时钟信号和通过延迟线22、23而被延迟了的数据选通信号(下面称为延迟数据选通信号)。相位比较/延迟值决定/数据存储部24的相位比较电路在延迟生成模式时对延迟数据选通信号的下降沿的相位和延迟测量时钟信号的下降沿的相位进行比较。基于该比较结果来检测出延迟值的变动，并更新基准延迟值。
至于对延迟数据选通信号的下降沿的相位和延迟测量时钟信号的下降沿的相位进行比较的原因，将在后面叙述。另外，关于用于基于数据选通信号来更新基准延迟值的结构和方法的详细内容，将在后面的“相位比较/延迟值决定/数据存储部的结构”中进行说明。
另外，延迟线22、23从外部输入延迟角度设定信号。相位比较/延迟值决定/数据存储部24的延迟值决定电路基于从外部设定的延迟角度、以及基于由相位比较电路进行相位比较的结果而决定或更新的基准延迟值来决定最终的延迟值，并将所述决定的延迟值设定至延迟线22、23。
在相位比较/延迟值决定/数据存储部24的数据存储区域存储为了切换延迟测量模式和延迟生成模式而在各个模式下使用的数字数据。关于相位比较/延迟值决定/数据存储部24的相位比较电路、延迟值决定电路以及数据存储区域的各部分的详细内容，将在后面叙述。
(相位比较/延迟值决定/数据存储部的结构)
图2是表示在本发明的实施例中在相位比较后对基准延迟值进行更新的电路的结构的图。如图2所示，更新基准延迟值的电路(下面称为延迟值更新电路)30例如包括相位比较电路31、增加计数器32、减少计数器33、以及更新比较部34。延迟值更新电路30被包含在相位比较/延迟值决定/数据存储部24中。
相位比较电路31在延迟测量模式时被输入延迟测量时钟信号和延迟时钟信号，在延迟生成模式时被输入延迟测量时钟信号和延迟数据选通信号。相位比较电路31在对延迟测量时钟信号的相位和延迟时钟信号的相位、或者延迟数据选通信号的下降沿的相位和延迟测量时钟信号的下降沿的相位进行比较的结果，如果延迟不足，则断言(assert)向增加计数器32提供的增加计数器启动信号，如果延迟过多，则断言向减少计数器33提供的减少计数器启动信号。
当增加计数器32和减少计数器33分别在增加计数器启动信号和减少计数器启动信号被断言时，进行向上计数。增加计数器32和减少计数器33各自的计数器值被提供给更新比较部34。更新比较部34对增加计数器32和减少计数器33各自的计数器值和阈值进行比较。
当增加计数器32的计数器值超过阈值时，更新比较部34对图中没有示出的存储器控制器进行用于为增加延时而更新基准延时值的更新通知并产生中断。当减少计数器33的计数器值超过阈值时，更新比较部34进行用于为减少延迟而更新基准延迟值的更新通知并产生中断。
另外，更新比较部在产生中断的同时向增加计数器32和减少计数器33输出计数器清零信号，使各计数器32、33的值返回到初始值。当在读指令中使用了数据选通信号时，由于在该数据选通信号上附加延迟而使其延迟，因此在读指令结束后进行基准值的更新。
这里，阈值由用户任意规定。阈值基于从外部输入的更新阈值设定信号而被设定。例如，为了对于变化尽可能迅速地进行控制，也可以使得如果增加计数器32或者减少计数器33的计数器值达到8，则更新基准延迟值并更新为新的延迟线数目。或者，如果不是在环境方面变化很大的结构等，则可以使得如果增加计数器32或者减少计数器33连续向上计数了1024次，则更新基准延迟值并更新为新的延迟线数目。
延迟值更新电路30不限于图2的结构。另外，可以使增加计数器32和减少计数器33不限制期间地持续计数，或者在某个固定期间内进行计数。另外，可以使得当增加计数器32进行了预定次数的向上计数时，使减少计数器33的计数器值返回为初始值，当减少计数器33进行了预定次数的向上计数时，使增加计数器32的计数器值返回为初始值，或者也可以使得任意计数器在另一计数器进行了向上计数时都不返回到初始值。通过后述的各种寄存器的设定也能够选择任一结构。
并且，可以通过共用的计数器构成增加计数器32和减少计数器33。此时，可以如下构成，即：在增加计数器启动信号被持续断言的期间持续向上计数，如果减少计数器启动信号被断言，则初始化计数器值并重新开始向上计数，并在减少计数器启动信号被持续断言的期间持续向上计数，如果增加计数器启动信号被断言则初始化计数器值并重新开始向上计数。
图3是表示相位比较电路的结构的图。如图3所示，相位比较电路31例如具有三个触发器35、36、37以及相位比较器38。三个触发器35、36、37与延迟测量时钟信号同步地锁存输入信号，并将该锁存的信号输出给相位比较器38。与以往相同，相位比较电路31被输入以某个延迟值被延迟的信号、以比该延迟值小1的值被延迟的信号、以及以比该延迟值大1的值被延迟的信号，作为延迟时钟信号或者延迟数据选通信号。
以比某个延迟值小1的值被延迟的信号输入给第一触发器35。以某个延迟值被延迟的信号输入给第二触发器36。以比某个延迟值大1的值被延迟的信号输入给第三触发器37。在向三个触发器35、36、37输入的信号是延迟时钟信号的情况下如下所述。向三个触发器35、36、37输入的信号在延迟不足时全部为H(高)电平，在延迟过多时全部为L(低)电平(参照图25)。
另外，在延迟为最合适时，向第一触发器35和第三触发器37输入的信号分别为H(高)电平和L(低)电平，向第二触发器36输入的信号不固定(参考图25)。相位比较器38的逻辑结构如下：如果三个触发器35、36、37的输出信号全部为H(高)电平，则断言增加计数器启动信号，如果全部为L(低)电平，则断言减少计数器启动信号，其余情况下不断言任何计数器启动信号。
另一方面，在向三个触发器35、36、37输入的信号为延迟数据选通信号的情况下如下所述。图4是表示基于数据选通信号来测量延迟时的波形的图。如图4所示，数据选通信号的半个周期与延迟测量时钟信号的一个周期相等。并且，如果延迟值不发生偏离，则延迟数据选通信号的下降沿与延迟测量时钟信号的下降沿每隔一个而一致。
对延迟数据选通信号的下降沿的相位与延迟测量时钟信号的下降沿的相位进行比较的结果，如果延迟数据选通信号42的值是L(低)电平则延迟不够，如果延迟数据选通信号44的值是H(高)电平则延迟过多。如果延迟为最合适，则延迟测量时钟信号41的下降沿就会与延迟数据选通信号43的变化点重叠，延迟数据选通信号43的值不固定。
因此，在图3所示的相位比较电路31中，向三个触发器35、36、37输入的信号在延迟不足时全部为L(低)电平，在延迟过多时全部为H(高)电平。另外，在延迟最合适时，向第一触发器35和第三触发器37输入的信号分别为L(低)电平和H(高)电平，向第二触发器36输入的信号不固定。
因此，输入延迟数据选通信号时的相位比较器38的逻辑与输入延迟时钟信号时的逻辑相反。相位比较器38例如被构成为根据向选择器21输入的选择信号而输入延迟时钟信号时的逻辑与输入延迟数据选通信号时的逻辑被翻转。例如，延迟时钟信号从三个触发器35、36、37直接被输入给相位比较器38。延迟数据选通信号从三个触发器35、36、37经由反相器被输入给相位比较器38。
这样，通过构成能够基于数据选通信号来更新基准延迟值的结构，即便在最大猝发长度的读出被连续执行并由此用于更新基准延迟值的时间减少了的情况下也能够进行基准值的微调。另外，在DDR2方式中，虽能够通过Posted CAS(前置CAS)动作连续地进行数据读出，但在此情况下，通过更新比较部34产生中断而使存储器控制器暂时停止Posted CAS动作，并在该期间内进行基准值的更新。
也可以构成为以下结构，即：对基于延迟测量时钟信号的基准延迟值的更新条件和基于数据选通信号的基准延迟值的更新条件进行单独管理，并独立进行基于各个更新条件的基准延迟值的更新。或者也可以构成为将两个更新条件相加来进行基准值的更新的结构。通过后述的各种寄存器的设定也能选择任一结构。
图5是表示延迟值决定电路的结构的图。如图5所示，延迟值决定电路51具有乘法器52。乘法器52对从外部设定的延迟角度和基准延迟值进行乘法计算，并将该计算结果作为加在数据选通信号上的最终的延迟值而输出。
图6是表示数据存储区域的结构的图。如图6所示，数据存储区域具有寄存器控制接口电路61和寄存器组62。寄存器控制接口电路61基于内部的寄存器存取信号向寄存器组62输出地址信号和读控制信号，并从寄存器群62读出相应的数据。另外，寄存器控制接口电路61向寄存器组62输出地址信号、要写入寄存器组62的数据、以及写控制信号。寄存器组62中包括后述的基准延迟值更新关联寄存器组以及实际延迟量关联寄存器组。
图7是表示基准延迟值更新关联寄存器组的结构的图。如图7所示，基准延迟值更新关联寄存器组63包括更新阈值设定寄存器71、更新结果继续实施设定寄存器72、更新发生以及特定码转变发生寄存器73、更新发生以及特定码转变发生屏蔽寄存器74、特定码转变中断设定寄存器75、更新方法选择寄存器76、更新有效期间设定寄存器77、以及更新计数器复位值设定寄存器78。
图8是表示更新阈值设定寄存器结构的图。更新阈值设定寄存器71是设定与基准延迟值的更新有关的阈值的寄存器，如果增加计数器32或者减少计数器33被进行了若干次更新，则更新阈值设定寄存器71决定是否进行基准延迟值的更新。例如，如果将进行基准延迟值更新时的计数器的更新次数设为2的[4+更新阈值设定值]次方，则在更新阈值为“0h”的情况下，当增加计数器32或者减少计数器33被更新2的4次方次、即16次时，基准延迟值被更新。
另外，例如在更新阈值为“ffh”的情况下，当增加计数器32或者减少计数器33被更新2的[4+15]次方次、即524288次时，基准延迟值被更新。设置了用于延迟测量时钟信号下的更新的和用于数据选通信号下的更新的两个更新阈值设定寄存器71，如上所述，在将延迟测量时钟信号下的更新条件和数据选通信号下的更新条件相加来进行基准延迟值的更新的结构的情况下，在用于延迟测量时钟信号下的更新的寄存器和用于数据选通信号下的更新的寄存器两者中设定相同的值。
图9是表示更新结果继续实施设定寄存器的结构的图。更新结果继续实施设定寄存器72是关于基准延迟值的更新，设定是否将通过数据选通信号下的数据延迟值测量而得的计数器值和通过延迟测量时钟信号下的延迟值测量而得的计数值相加后与阈值进行比较的寄存器。例如，如果更新结果继续实施设定寄存器72的第0位的值是“1”，则进行相加后进行比较，如果是“0”则不进行相加，而是在各信号下的基于延迟值测量的计数器值超过阈值时进行基准延迟值的更新。
图10是表示更新发生以及特定码转变发生寄存器的结构的图。更新发生以及特定码转变发生寄存器73是用于通知发生了码的更新(基准延迟值的更新)或者向特定码的转变(向特定的延迟值的转变)的寄存器。例如，更新发生以及特定码转变发生寄存器73的第0位表示发生了码的更新，第1位表示发生了向特定码的转变。不管哪一个，只要任意现象发生，相应位的值就被设定为“1”。
图11是表示更新发生以及特定码转变发生屏蔽寄存器的结构的图。更新发生以及特定码转变发生屏蔽寄存器74是与更新发生以及特定码转变发生寄存器73具有相同的位排列的中断屏蔽寄存器。例如，在更新发生以及特定码转变发生屏蔽寄存器74的相应位的值为“1”的情况下，即使发生了码的更新或者向特定码的转变，也由于中断被屏蔽而不产生中断。
图12是表示特定码转变中断设定寄存器的结构的图。特定码转变中断设定寄存器75是用于设定发生向特定码的转变时的该特定码的寄存器。当码转变到特定码转变中断设定寄存器75中所设定的值时，更新发生以及特定码转变发生寄存器73的码转变发生位(第1位)的值变为“1”。
图13是表示更新方法选择寄存器的结构的图。更新方法选择寄存器76是进行与基准延迟值的更新方法有关的设定的寄存器。更新方法选择寄存器76的第0位是用于设定进行基准延迟值更新时的增加计数器32和减少计数器33的有效期间的有无的位，如果其值为“1”则表示存在有效期间，如果其值为“0”则表示没有有效期间。在存在有效期间的情况下，如果在后述的更新有效期间设定寄存器77中设定的有效期间内增加计数器32或者减少计数器33的计数值没有达到更新阈值，则基准延迟值没不被更新，并在更新有效期间期满之后增加计数器32和减少计数器33暂时被复位。
更新方法选择寄存器76的第1位是用于决定增加计数器32和减少计数器33的计数方法的位，如果其值为“1”，则两个计数器32、33分别进行计数，如果其值为“0”，则将两个计数器32、33的计数器值相抵。更新方法选择寄存器76的第2位是用于设定增加计数器32和减少计数器33的计数器复位的位，如果其值为“1”则表示在增加计数器32被更新时对减少计数器33进行复位，在减少计数器33被更新时对增加计数器32进行复位。
在进行上述的复位的情况下，直至复位一个计数器的另一个计数器的更新次数由后述的更新计数器复位值设定寄存器78设定。如果更新方法选择寄存器76的第2位的值为“0”则即使一个计数器被更新，另一个计数器也不被复位。
图14是表示更新有效期间设定寄存器的结构的图。更新有效期间设定寄存器77用于设定进行增加计数器32和减少计数器33的更新的有效期间。例如，当考虑与用于更新基准延迟值的阈值的平衡时，有效期间是2的[6+更新有效期间设定值]等。
图15是表示更新计数器复位值设定寄存器的结构的图。更新计数器复位值设定寄存器78用于设定直至复位一个计数器的另一个计数器的更新次数。如果增加计数器32被更新了在更新计数器复位值设定寄存器78的设定值上加1的次数，则减少计数器33被复位。另外，如果减少计数器33被更新了在更新计数器复位值设定寄存器78的设定值上加1的次数，则增加计数器32被复位。
图16是表示实际延迟量关联寄存器组的结构的图。如图16所示，实际延迟量关联寄存器组64包括数据选通信号延迟量设定寄存器81、基准延迟值存储寄存器82、实际延迟量存储寄存器83、用数据选通信号测量延迟量时的设定延迟值存储寄存器84、以及用延迟测量时钟信号测量延迟量时的设定延迟值存储寄存器85。
图17是表示数据选通信号延迟量设定寄存器的结构的图。数据选通信号延迟量设定寄存器81是基于基准延迟值来设定数据选通信号的延迟量的寄存器。例如由[数据选通信号的延迟量＝基准延迟值×延迟量设定值÷32]的式子表示的延迟量被加到数据选通信号上。
例如，当向数据选通信号相加基准延迟值的一半、即DDR式存储器接口的时钟信号的1/4周期(相当于90度)的延迟量时，在数据选通信号延迟量设定寄存器81中设定“0fh”。在向数据选通信号相加的延迟量由上述式子决定的情况下，对于DDR式存储器接口的时钟信号可以以相当于5.625度的刻度设定延迟量。
基准延迟值存储寄存器82是用于存储基准延迟值的寄存器。实际延迟量存储寄存器83是用于存储实际延迟量的寄存器。用数据选通信号测量延迟量时的设定延迟值存储寄存器84是用于存储用数据选通信号测量延迟时所设定的延迟值的寄存器。用延迟测量时钟信号测量延迟量时的设定延迟值存储寄存器85是用于存储用延迟测量时钟信号测量延迟时所设定的延迟值的寄存器。
基准延迟值存储寄存器82、实际延迟量存储寄存器83、用数据选通信号测量延迟量时的设定延迟值存储寄存器84、以及用延迟测量时钟信号测量延迟量时的设定延迟值存储寄存器85是内部寄存器。因此，对于这些寄存器，用户不进行值的写入或值的读出。
(设置处理步骤)
图18是表示本发明的数字DLL电路的设置处理步骤的流程图。如图18所示，当开始了设置处理时，首先对包含在所述寄存器组62中的各种寄存器进行初始设定(步骤S1)。接着解除数字DLL电路的复位(步骤S2)。接着，通过在延迟测量时钟信号下的延迟测量，计算基准延迟值(步骤S3)。接着，基于在步骤S3中计算出的基准延迟值，计算要向数据选通信号附加的延迟值，并判断计算是否结束(步骤S4)。
如果延迟值的计算没有结束(步骤S4：否)，则进行等待直到计算结束，如果计算结束(步骤S4：是)，则开始存储器的设置(步骤S5)。到此为止，向数字DLL电路输入延迟测量时钟信号。接着，向数字DLL电路输入数字选通信号，通过在数字选通信号下的延迟测量来计算基准延迟值(步骤S6)。接着，基于在步骤S6中计算出的基准延迟值，计算要向数据选通信号附加的最终的延迟值，并判断计算是否结束(步骤S7)。
如果延迟值的计算没有结束(步骤S7：否)，则进行等待直至计算结束。这是为了确认通过在延迟测量时钟信号下的延迟测量而得到的延迟值和通过在数据选通信号下的延迟测量而得到的延迟值一致。如果在步骤S7中进行的延迟值的计算结束(步骤S7：是)，则锁定完毕，变为实际向数据选通信号附加延迟来能够开始存储器存取的状态。并且，变为能够在存储器存取的空闲期间随时执行通过在延迟测量时钟信号下的延迟测量而得的延迟值的更新、在存储器存取过程中的通过在数据选通信号下的延迟测量而得的延迟值的更新、以及用于更新延迟值的中断和更新通知的状态(步骤S8)，结束设置程序。
这里，到步骤S5为止向DLL电路输入的延迟测量时钟信号实际上具有向与DDR式存储器接口连接的存储器输入的时钟信号的频率的两倍以上的频率。对此进行说明。图19是表示DDR式存储器接口的数据输出部和指令输出部的结构的图。另外，图20是表示DDR式存储器接口的存储器读出时的时序图。
如图19所示，从存储器接口的时钟生成块91、指令生成块92、以及输出数据生成块93输出的信号分别被锁存在与延迟测量时钟信号同步动作的触发器94、触发器组95、以及另一触发器组96中。并且，它们的输出信号作为时钟信号(DDR-IF CLK)、指令地址(DDR-IF指令地址)、以及数据(DDR-IF数据)而被输出给图中没有示出的存储器。因此，如图20所示，延迟测量时钟信号具有向存储器输入的时钟信号(DDR-IFCLK)的频率的两倍的频率，由于通常是在存储器接口中使用的时钟信号，因此在本实施例中不是特别生成的。
另外，延迟测量时钟信号具有向存储器输入的时钟信号的频率的两倍的频率，由此延迟测量时钟信号的周期为在以往的数字DLL电路中使用的时钟信号的周期的1/2，因此所需要的延迟线数目只要是以往数目的一半就可以。从而，在延迟测量模式下所需要的延迟线数目与在延迟生成模式下所需要的延迟线数目相同，因此能够在延迟测量模式和延迟生成模式下分时使用一个延迟线单元。另外，在计算向存储器输入的时钟信号的周期的90度相位时，相比于以往换算为360度相位所需的延迟线数目的1/4的延迟线数目，在实施例中，换算为1/2的延迟线数目。
(存储器读出时的输入信号的切换定时)
图21是表示本发明的数据DLL电路的输入信号的切换定时的图。如图21所示，在延迟测量时钟信号下的基准延迟值的测量结束之后，输入数据选通信号，生成向数据选通信号附加的延迟。此时，向数据DLL电路输入数据选通信号是在读指令被输出后并经过CAS(Column AddressStrobe，列地址选通脉冲)延迟时间(latency)后。
因此，在读指令被输出之后至经过CAS延迟时间的期间，存储器接口产生输入切换信号，并将对数字DLL电路的输入信号从延迟测量时钟信号切换到数字选通信号即可。另外，与该输入信号进行切换的同时，使得相位比较/延迟值决定/数据存储部24的相位比较电路31不进行对延迟测量时钟信号的相位和延迟时钟信号的相位进行比较的动作。另外，基于猝发长度识别出读访问结束，从而输入信号从数据选通信号切换到延迟测量时钟信号。
(基准延迟值更新处理步骤)
图22是表示本发明的数字DLL电路的基准延迟值更新处理步骤的流程图。如图22所示，当开始了基准延迟值更新处理时，首先参考所述更新方法选择寄存器76的第0位，判断是否设定了更新期间、即更新增加计数器32和减少计数器33时的有效期间(步骤S11)。
如果设定了更新期间(步骤S11：是)，则参考所述更新有效期间设定寄存器77判断该更新期间是否期满(步骤S12)。如果更新期间期满(步骤S12：是)，则将增加计数器32和减少计数器33的计数器值返回到初始值(步骤S13)，并返回到步骤S11。在步骤S11中没有设定更新期间的情况下(步骤S11：否)或者在步骤12更新期间未满的情况下(步骤S12：否)，判断是否有基于从所述相位比较器38输出的计数器启动信号的计数器更新请求(步骤S14)。
如果增加计数器启动信号和减少计数器启动信号都没有被断言(步骤S14：否)，则返回到步骤S11。如果任一个计数器的启动信号被断言(步骤S14：是)，则更新其启动信号被断言的一侧的计数器(步骤S15)。并且，参考上述更新阈值设定寄存器71和更新结果继续实施设定寄存器72来判断更新基准延迟值的条件(延迟更新条件)是否成立，即判断增加计数器32或者减少计数器33的任一个的计数器值是否达到阈值(步骤S16)。
当达到阈值时(步骤S16：是)，更新基准延迟值(步骤S17)，对增加计数器32和减少计数器33进行复位，将各自的计数器值返回到初始值(步骤S18)。并且返回到步骤S11。另一方面，在步骤S16中，当延迟更新条件不成立时(步骤S16：否)，参考更新方法选择寄存器76的第2位来判断是否设定为在更新增加计数器32或者减少计数器33时对未更新侧的计数器进行复位(步骤S19)。
在设定了的情况下(步骤S19：是)，参考更新计数器复位值设定寄存器78来判断对未更新侧的计数器进行复位的条件是否成立，即判断被更新侧的计数器的更新次数是否达到预定数目(步骤S20)。在进行了预定次数的更新的情况下(步骤S20：是)，对未更新侧的计数器值进行复位，将该计数器值返回到初始值(步骤S21)，并且返回到步骤S11。在步骤S19中，在没有设定为对未更新侧的计数器进行复位的情况下(步骤S19：否)、或者在步骤S20中被更新侧的计数器的更新次数不够的情况下(步骤S20：否)，返回到步骤S11。
如上所述，根据实施例，由于使用相同的延迟线22、23进行基准延迟值的测量和向数据选通信号附加的延迟的生成，因此消除了制造时的工艺条件、或者实际使用时的温度或电压条件的偏差。因此能够正确地生成延迟。另外，不需要分别单独设置用于测量基准延迟值的延迟线和用于生成向数据选通信号附加的延迟的延迟线，因此电路规模变小，功耗也减少。因此能够实现电路规模的缩小和低功耗。并且，由于在为了向数据选通信号附加延迟而使用延迟线22、23的期间不能使用相同的延迟线22、23进行基准延迟值的测量，因此在向数据选通信号附加延迟时延迟值不会被改变。因此能够避免由于延迟值被更新而引起的误动作。
产业上的实用性
如上所述，本发明的数字DLL电路对具有高速存储器接口的设备有用，特别适用于具有DDR方式等的高速存储器接口的民用设备或高级的通信设备等。

Claims (12)

1.一种数字DLL电路，所述数字DLL电路生成用于在从存储器读出数据时使存储器接口获取读出数据的获取定时延迟的延迟值，所述数字DLL电路的特征在于，包括：
选择器，所述选择器选择并输出时钟信号和数据选通信号中的任一个；
延迟线，所述延迟线在所述选择器的输出信号通过时在该输出信号上附加延迟；以及
相位比较/延迟值决定部，所述相位比较/延迟值决定部对所述时钟信号的相位和所述延迟线的输出信号的相位进行比较，并决定延迟值，所述延迟值用于规定在所述数据选通信号通过所述延迟线时向所述数据选通信号附加的延迟量。
2.如权利要求1所述的数字DLL电路，其特征在于，
所述时钟信号是具有向存储器输入的时钟信号的频率的两倍以上的频率的信号。
3.如权利要求1或2所述的数字DLL电路，其特征在于，
在所述选择器选择所述时钟信号的期间，所述相位比较/延迟值决定部基于从所述延迟线输出的时钟信号的相位进行所述延迟值的更新。
4.如权利要求3所述的数字DLL电路，其特征在于，
在所述选择器选择所述数据选通信号的期间，所述相位比较/延迟值决定部基于从所述延迟线输出的数据选通信号的相位进行所述延迟值的更新。
5.如权利要求4所述的数字DLL电路，其特征在于，
在使用从所述延迟线输出的数据选通信号进行读出数据的获取的期间，所述相位比较/延迟值决定部不进行所述延迟值的更新。
6.如权利要求4或5所述的数字DLL电路，其特征在于，
所述相位比较/延迟值决定部具有用于个别地设定基于从所述延迟线输出的时钟信号的相位而进行所述延迟值的更新时的条件、以及基于从所述延迟线输出的数据选通信号的相位而进行所述延迟值的更新时的条件的单元。
7.如权利要求4或5所述的数字DLL电路，其特征在于，
所述相位比较/延迟值决定部具有将在基于从所述延迟线输出的时钟信号的相位而进行所述延迟值的更新时使用的延迟值以及在基于从所述延迟线输出的数据选通信号的相位而进行所述延迟值的更新时使用的延迟值分别保持的单元。
8.如权利要求7所述的数字DLL电路，其特征在于，
所述相位比较/延迟值决定部具有如下单元：该单元对基于从所述延迟线输出的时钟信号的相位而检测到所述延迟值的过与不足的次数和基于从所述延迟线输出的数据选通信号的相位而检测到所述延迟值的过与不足的次数的合计值、与进行所述延迟值的更新时的条件进行比较，并对在保持有所述延迟值的单元中的所述延迟值进行更新。
9.如权利要求6所述的数字DLL电路，其特征在于，
所述相位比较/延迟值决定部在更新所述延迟值时，通过中断向存储器控制器通知需要进行更新。
10.如权利要求9所述的数字DLL电路，其特征在于，
在通过所述中断而存储器存取被中断的期间，所述相位比较/延迟值决定部进行所述延迟值的更新。
11.如权利要求8所述的数字DLL电路，其特征在于，
所述相位比较/延迟值决定部在更新所述延迟值时，通过中断向存储器控制器通知需要进行更新。
12.如权利要求11所述的数字DLL电路，其特征在于，
在通过所述中断而存储器存取被中断的期间，所述相位比较/延迟值决定部进行所述延迟值的更新。
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