KR102617240B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 일실시예 따른 반도체 장치는 입력 코드신호의 변화에 따라 스트로브 신호의 토글링 구간을 제한하여 제한 스트로브 신호를 생성하기 위한 제1 회로; 및 상기 제한 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로를 포함할 수 있다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 클럭 신호를 기반으로 한 스트로브(strobe) 신호에 따라 상기 클럭 신호와 전혀 무관하게 생성되는 데이터 신호를 동기화한다. 예컨대, 반도체 장치는 상기 스트로브 신호가 천이(transition)할 때 상기 데이터 신호를 래치(latch)한다.
그러나, 상기 데이터 신호와 상기 스트로브 신호 간의 타이밍 마진이 확보되지 않은 경우에는 상기 데이터 신호가 정상적으로 래치되지 못한다. 만약 상기 스트로브 신호와 상기 데이터 신호가 서로 비슷한 타이밍에 천이된다면, 상기 데이터 신호는 '로우 논리값(0)' 및 '하이 논리값(1)' 중 어느 하나의 값으로써 랜덤하게 래치된다.
본 발명의 실시예는 클럭 신호와 무관하게 입력 또는 생성되는 신호를 항상 정상적으로 동기화할 수 있는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 입력 코드신호의 변화에 따라 스트로브 신호의 토글링 구간을 제한하여 제한 스트로브 신호를 생성하기 위한 제1 회로; 및 상기 제한 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 입력 코드신호의 변화에 따라 스트로브 신호를 제1 지연시간 또는 제2 지연시간만큼 지연하여 지연 스트로브 신호를 생성하기 위한 제1 회로; 및 상기 지연 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 모드 선택신호와 입력 코드신호에 기초하여, 스트로브 신호의 토글링 구간을 제한하여 튜닝 스트로브 신호를 생성하거나 또는 상기 스트로브 신호를 예정된 지연시간만큼 지연하여 상기 튜닝 스트로브 신호를 생성하기 위한 제1 회로; 및 상기 튜닝 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로를 포함할 수 있다.
본 발명의 실시예는 클럭 신호와 무관하게 생성되는 데이터 신호를 항상 정상적으로 동기화함으로써 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 제1 회로의 회로도이다.
도 3은 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 블록 구성도이다.
도 5는 도 4에 도시된 제1 회로의 회로도이다.
도 6은 도 4에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 블록 구성도이다.
도 8은 도 7에 도시된 제1 회로의 회로도이다.
도 9 및 도 10은 도 7에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 2는 도 1에 도시된 제1 회로의 회로도이다.
도 3은 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 블록 구성도이다.
도 5는 도 4에 도시된 제1 회로의 회로도이다.
도 6은 도 4에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 블록 구성도이다.
도 8은 도 7에 도시된 제1 회로의 회로도이다.
도 9 및 도 10은 도 7에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 제1 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 제1 회로(110), 및 제2 회로(120)를 포함할 수 있다.
제1 회로(110)는 입력 코드신호(INCD<N:0>)의 변화에 따라 스트로브 신호(STRB)의 토글링 구간을 제한하여 제한 스트로브 신호(LSTRB)를 생성할 수 있다. 예컨대, 제1 회로(110)는 스트로브 신호(STRB)가 토글링할 때마다 입력 코드신호(INCD<N:0>)의 천이(transition) 여부를 검출할 수 있고, 그 검출결과에 따라 스트로브 신호(STRB)의 한 주기의 토글링 구간을 선택적으로 제한할 수 있다.
여기서, 입력 코드신호(INCD<N:0>)는 클럭 신호와 무관하게 생성되는 데이터 신호일 수 있다. 예컨대, 입력 코드신호(INCD<N:0>)는 온도 센서(도면에 미도시)로부터 주기적으로 생성 및 업데이트되는 온도 코드신호를 포함할 수 있다. 스트로브 신호(STRB)는 상기 클럭 신호를 기반으로 생성될 수 있다.
제2 회로(120)는 제한 스트로브 신호(LSTRB)에 기초하여 입력 코드신호(INCD<N:0>)를 동기화할 수 있다. 예컨대, 제2 회로(120)는 제한 스트로브 신호(LSTRB)에 기초하여 입력 코드신호(INCD<N:0>)의 이전 값을 출력 코드신호(OUTCD<N:0>)로써 래치하거나 또는 입력 코드신호(INCD<N:0)의 현재 값을 출력 코드신호(OUTCD<N:0>)로써 래치할 수 있다.
도 2에는 도 1에 도시된 제1 회로(110)가 회로도로 도시되어 있다.
도 2를 참조하면, 제1 회로(110)는 지연블록(111), 검출블록(113), 및 제한블록(115)을 포함할 수 있다.
지연블록(111)은 스트로브 신호(STRB)를 예정된 지연시간만큼 지연하여 지연 스트로브 신호(DSTRB)를 생성할 수 있다. 상기 지연시간은 입력 코드신호(INCD<N:0>)의 천이시간보다 길게 설정될 수 있다.
검출블록(113)은 스트로브 신호(STRB)와 지연 스트로브 신호(DSTRB)에 기초하여 입력 코드신호(INCD<N:0>)의 천이 여부를 검출할 수 있고, 그 검출결과에 대응하는 검출 코드신호(D<N:0>)를 생성할 수 있다. 예컨대, 검출블록(113)은 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)를 포함할 수 있다. 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)는 입력 코드신호(INCD<N:0>)에 포함된 제1 내지 제N+1 입력신호(INCD<N:0>)에 기초하여 검출 코드신호(D<N:0>)에 포함된 제1 내지 제N+1 검출신호(D<N:0>)를 생성할 수 있다. 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)는 동일한 구성을 가지므로, 이하에서는 제1 천이 검출부(DET0)만을 대표적으로 설명한다.
제1 천이 검출부(DET0)는 제1 래치(LAT00), 제2 래치(LAT01), 및 비교기(XOR0)를 포함할 수 있다. 제1 래치(LAT00)는 스트로브 신호(STRB)에 기초하여 제1 입력신호(INCD<0>)를 제1 래치신호(LCD<00>)로써 래치할 수 있다. 제2 래치(LAT01)는 지연 스트로브 신호(DSTRB)에 기초하여 제1 입력신호(INCD<0>)를 제2 래치신호(LCD<01>)로써 래치할 수 있다. 비교기(XOR0)는 제1 래치신호(LAT<00>)의 논리 레벨과 제2 래치신호(LAT<01>)의 논리 레벨을 비교하고, 그 비교결과에 대응하는 제1 검출신호(D<0>)를 생성할 수 있다. 만약 상기 비교결과 제1 래치신호(LAT<00>)의 논리 레벨과 제2 래치신호(LAT<01>)의 논리 레벨이 같으면, 비교기(XOR0)는 제1 입력신호(INCD<0>)가 천이되지 않았음을 나타내는 제1 검출신호(D<0>)를 생성할 수 있다. 반면, 만약 상기 비교결과 제1 래치신호(LAT<00>)의 논리 레벨과 제2 래치신호(LAT<01>)의 논리 레벨이 다르면, 비교기(XOR0)는 제1 입력신호(INCD<0>)가 천이되었음을 나타내는 제1 검출신호(D<0>)를 생성할 수 있다. 예컨대, 비교기(XOR0)는 배타적 논리합 게이트(exclusive-OR gate)를 포함할 수 있다.
제한블록(115)은 검출 코드신호(D<N:0>)에 기초하여 지연 스트로브 신호(DSTRB)의 토글링 구간을 선택적으로 제한할 수 있다. 예컨대, 제한블록(115)은 게이팅 제어부(ORG), 보상부(IG), 및 게이팅부(NORG)를 포함할 수 있다. 게이팅 제어부(ORG)는 검출 코드신호(D<N:0>)에 기초하여 게이팅 제어신호(GC)를 생성할 수 있다. 예컨대, 게이팅 제어부(ORG)는 논리합 게이트(OR gate)를 포함할 수 있다. 보상부(IG)는 게이팅 제어부(ORG)의 동작시간에 대응하는 만큼 지연 스트로브 신호(DSTRB)의 출력 타이밍을 보상하여 보상 스트로브 신호(CSTRB)를 생성할 수 있다. 예컨대, 보상부(IG)는 직렬로 연결된 적어도 하나의 인버터(inverter)를 포함할 수 있다. 게이팅부(NORG)는 게이팅 제어신호(GC)에 기초하여 보상 스트로브 신호(CSTRB)를 게이팅(gating)하여 제한 스트로브 신호(LSTRB)를 생성할 수 있다. 예컨대, 게이팅부(NORG)는 부정 논리합 게이트(NOR gate)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 장치(100)의 동작을 도 3을 참조하여 설명한다.
도 3에는 도 1에 도시된 반도체 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 지속적으로 토글링하는 스트로브 신호(STRB)와 스트로브 신호(STRB)와 무관한 타이밍에 주기적으로 업데이트되는 입력 코드신호(INCD<N:0>)가 생성될 수 있다.
제1 회로(110)는 스트로브 신호(STRB)가 토글링할 때마다 입력 코드신호(INCD<N:0>)가 업데이트되는지를 검출할 수 있다. 예컨대, 제1 회로(110)는 스트로브 신호(STRB)의 라이징 에지(rising edge)에 기초하여 입력 코드신호(INCD<N:0>)에 포함된 제1 내지 제N+1 입력신호(INCD<N:0>) 중 적어도 하나가 천이되는지를 검출할 수 있다.
그리고, 제1 회로(110)는 상기 검출결과에 기초하여 스트로브 신호(STRB)의 토글링 구간을 선택적으로 제한함으로써 제한 스트로브 신호(LSTRB)를 생성할 수 있다. 만약 상기 검출결과 입력 코드신호(INCD<N:0>)가 업데이트되지 않았다면, 제1 회로(110)는 스트로브 신호(STRB)의 한 주기에 대응하는 토글링 구간을 제한하지 않을 수 있다. 이때, 제1 회로(110)는 스트로브 신호(STRB)와 동일하게 토글링하는 제한 스트로브 신호(LSTRB)를 생성할 수 있다. 반면, 만약 상기 검출결과 입력 코드신호(INCD<N:0>)가 업데이트되었다면, 제1 회로(110)는 스트로브 신호(STRB)의 한 주기에 대응하는 토글링 구간을 제한할 수 있다. 이때, 제1 회로(110)는 로우 논리 레벨의 제한 스트로브 신호(LSTRB)를 생성할 수 있다.
한편, 제2 회로(120)는 제한 스트로브 신호(LSTRB)에 기초하여 입력 코드신호(INCD<N:0>)를 동기화할 수 있다. 만약 제한 스트로브 신호(LSTRB)가 토글링한다면, 제2 회로(120)는 제한 스트로브 신호(LSTRB)의 라이징 에지에 대응하는 입력 코드신호(INCD<N:0>)의 현재 값을 출력 코드신호(OUTCD<N:0>)로써 래치할 수 있다. 반면, 만약 제한 스트로브 신호(LSTRB)가 토글링하지 않는다면, 제2 회로(120)는 입력 코드신호(INCD<N:0>)의 이전 값을 출력 코드신호(OUTCD<N:0>)로써 지속적으로 래치할 수 있다.
도 4에는 본 발명의 제2 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 4를 참조하면, 반도체 장치(200)는 제1 회로(210), 및 제2 회로(220)를 포함할 수 있다.
제1 회로(210)는 입력 코드신호(INCD<N:0>)의 변화에 따라 스트로브 신호(STRB)를 제1 지연시간 또는 제2 지연시간만큼 지연하여 지연 스트로브 신호(DDSTRB)를 생성할 수 있다. 예컨대, 제1 회로(210)는 스트로브 신호(STRB)가 토글링할 때마다 입력 코드신호(INCD<N:0>)의 천이(transition) 여부를 검출할 수 있고, 그 검출결과에 따라 스트로브 신호(STRB)를 상기 제1 지연시간 또는 상기 제2 지연시간만큼 지연할 수 있다. 상기 제1 지연시간은 입력 코드신호(INCD<N:0>)의 천이시간보다 길게 설정될 수 있고, 상기 제2 지연시간은 상기 제1 지연시간보다 길게 설정될 수 있다.
여기서, 입력 코드신호(INCD<N:0>)는 클럭 신호와 무관하게 생성되는 데이터 신호일 수 있다. 예컨대, 입력 코드신호(INCD<N:0>)는 온도 센서(도면에 미도시)로부터 주기적으로 생성 및 업데이트되는 온도 코드신호를 포함할 수 있다. 스트로브 신호(STRB)는 상기 클럭 신호를 기반으로 생성될 수 있다.
제2 회로(220)는 지연 스트로브 신호(DDSTRB)에 기초하여 입력 코드신호(INCD<N:0>)를 동기화할 수 있다. 예컨대, 제2 회로(220)는 지연 스트로브 신호(DDSTRB)에 기초하여 입력 코드신호(INCD<N:0>)의 이전 값을 출력 코드신호(OUTCD<N:0>)로써 래치하거나 또는 입력 코드신호(INCD<N:0)의 현재 값을 출력 코드신호(OUTCD<N:0>)로써 래치할 수 있다.
도 5에는 도 4에 도시된 제1 회로(210)가 회로도로 도시되어 있다.
도 5를 참조하면, 제1 회로(210)는 지연블록(211), 검출블록(213), 및 선택블록(215)을 포함할 수 있다.
지연블록(211)은 제1 지연부(DLY1), 및 제2 지연부(DLY2)를 포함할 수 있다. 제1 지연부(DLY1)는 스트로브 신호(STRB)를 상기 제1 지연시간만큼 지연하여 제1 지연 스트로브 신호(DSTRB1)를 생성할 수 있다. 제2 지연부(DLY2)는 제1 지연 스트로브 신호(DSTRB1)를 제3 지연시간만큼 지연하여 제2 지연 스트로브 신호(DSTRB2)를 생성할 수 있다. 상기 제3 지연시간은 상기 제2 지연시간에서 상기 제1 지연시간만큼 뺀 시간을 포함할 수 있다.
검출블록(213)은 스트로브 신호(STRB)와 제1 지연 스트로브 신호(DSTRB1)에 기초하여 입력 코드신호(INCD<N:0>)의 천이 여부를 검출할 수 있고, 그 검출결과에 대응하는 검출 코드신호(D<N:0>)를 생성할 수 있다. 예컨대, 검출블록(213)은 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)를 포함할 수 있다. 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)는 입력 코드신호(INCD<N:0>)에 포함된 제1 내지 제N+1 입력신호(INCD<N:0>)에 기초하여 검출 코드신호(D<N:0>)에 포함된 제1 내지 제N+1 검출신호(D<N:0>)를 생성할 수 있다. 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)는 본 발명의 제1 실시예에서 설명한 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)와 동일한 구성이므로, 그에 대한 자세한 설명은 생략한다.
선택블록(215)은 검출 코드신호(D<N:0>)에 기초하여 제1 지연 스트로브 신호(DSTRB1)와 제2 지연 스트로브 신호(DSTRB2) 중 어느 하나를 지연 스트로브 신호(DDSTRB)로써 선택할 수 있다. 예컨대, 선택블록(215)은 선택 제어부(ORG), 및 선택부(MUX)를 포함할 수 있다. 선택 제어부(ORG)는 검출 코드신호(D<N:0>)에 기초하여 선택 제어신호(SC)를 생성할 수 있다. 예컨대, 선택 제어부(ORG)는 논리합 게이트(OR gate)를 포함할 수 있다. 선택부(MUX)는 선택 제어신호(SC)에 기초하여 제1 지연 스트로브 신호(DSTRB1)와 제2 지연 스트로브 신호(DSTRB2) 중 어느 하나를 지연 스트로브 신호(DDSTRB)로써 선택할 수 있다. 예컨대, 선택부(MUX)는 다중화기(multiplexer)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 장치(200)의 동작을 도 6을 참조하여 설명한다.
도 6에는 도 4에 도시된 반도체 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 지속적으로 토글링하는 스트로브 신호(STRB)와 스트로브 신호(STRB)와 무관한 타이밍에 주기적으로 업데이트되는 입력 코드신호(INCD<N:0>)가 생성될 수 있다.
제1 회로(210)는 스트로브 신호(STRB)가 토글링할 때마다 입력 코드신호(INCD<N:0>)가 업데이트되는지를 검출할 수 있다. 예컨대, 제1 회로(210)는 스트로브 신호(STRB)의 라이징 에지(rising edge)에 기초하여 입력 코드신호(INCD<N:0>)에 포함된 제1 내지 제N+1 입력신호(INCD<N:0>) 중 적어도 하나가 천이되는지를 검출할 수 있다.
그리고, 제1 회로(210)는 상기 검출결과에 기초하여 스트로브 신호(STRB)를 토글링 구간별로 상기 제1 지연시간 또는 상기 제2 지연시간만큼 지연하여 지연 스트로브 신호(DDSTRB)를 생성할 수 있다. 만약 상기 검출결과 입력 코드신호(INCD<N:0>)가 업데이트되지 않았다면, 제1 회로(110)는 스트로브 신호(STRB)에 비하여 상기 제1 지연시간만큼 지연된 지연 스트로브 신호(DDSTRB)를 생성할 수 있다. 반면, 만약 상기 검출결과 입력 코드신호(INCD<N:0>)가 업데이트되었다면, 제1 회로(110)는 스트로브 신호(STRB)에 비하여 제2 지연시간만큼 지연된 지연 스트로브 신호(DDSTRB)를 생성할 수 있다.
한편, 제2 회로(220)는 지연 스트로브 신호(DDSTRB)에 기초하여 입력 코드신호(INCD<N:0>)를 동기화할 수 있다. 예컨대, 제2 회로(220)는 지연 스트로브 신호(DDSTRB)의 라이징 에지에 대응하는 입력 코드신호(INCD<N:0>)의 현재 값을 출력 코드신호(OUTCD<N:0>)로써 래치할 수 있다.
도 7에는 본 발명의 제3 실시예에 따른 반도체 장치(300)가 블록 구성도로 도시되어 있다.
도 7을 참조하면, 반도체 장치(300)는 제1 회로(310), 및 제2 회로(320)를 포함할 수 있다.
제1 회로(310)는 모드 선택신호(SEL)에 기초하여 입력 코드신호(INCD<N:0>)의 변화에 따라 스트로브 신호(STRB)를 튜닝(tuning)할 수 있다. 예컨대, 제1 회로(310)는 스트로브 신호(STRB)가 토글링할 때마다 입력 코드신호(INCD<N:0>)의 천이(transition) 여부를 검출할 수 있고, 그 검출결과와 모드 선택신호(SEL)에 기초하여 스트로브 신호(STRB)의 한 주기의 토글링 구간을 선택적으로 제한한 튜닝 스트로브 신호(SSTRB)를 생성하거나 또는 스트로브 신호(STRB)를 제1 지연시간 또는 제2 지연시간만큼 지연한 튜닝 스트로브 신호(SSTRB)를 생성할 수 있다.
여기서, 입력 코드신호(INCD<N:0>)는 클럭 신호와 무관하게 생성되는 데이터 신호일 수 있다. 예컨대, 입력 코드신호(INCD<N:0>)는 온도 센서(도면에 미도시)로부터 주기적으로 생성 및 업데이트되는 온도 코드신호를 포함할 수 있다. 스트로브 신호(STRB)는 상기 클럭 신호를 기반으로 생성될 수 있다.
제2 회로(320)는 튜닝 스트로브 신호(SSTRB)에 기초하여 입력 코드신호(INCD<N:0>)를 동기화할 수 있다.
도 8에는 도 7에 도시된 제1 회로(310)가 회로도로 도시되어 있다.
도 8을 참조하면, 제1 회로(310)는 지연블록(311), 검출블록(313), 튜닝블록(315), 및 선택블록(317)을 포함할 수 있다.
지연블록(311)은 스트로브 신호(STRB)를 제1 지연시간만큼 지연하여 제1 지연 스트로브 신호(DSTRB1)를 생성할 수 있고, 스트로브 신호(STRB)를 제2 지연시간만큼 지연하여 제2 지연 스트로브 신호(DSTRB2)를 생성할 수 있다. 상기 제1 지연시간은 입력 코드신호(INCD<N:0>)의 천이시간보다 길게 설정될 수 있고, 상기 제2 지연시간은 상기 제1 지연시간보다 길게 설정될 수 있다. 지연블록(311)은 본 발명의 제2 실시예에서 설명한 지연블록(211)과 동일한 구성을 가지므로, 그에 대한 자세한 설명은 생략하기로 한다.
검출블록(313)은 스트로브 신호(STRB)와 제1 지연 스트로브 신호(DSTRB1)에 기초하여 입력 코드신호(INCD<N:0>)의 천이 여부를 검출할 수 있고, 그 검출결과에 대응하는 검출 코드신호(D<N:0>)를 생성할 수 있다. 예컨대, 검출블록(313)은 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)를 포함할 수 있다. 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)는 입력 코드신호(INCD<N:0>)에 포함된 제1 내지 제N+1 입력신호(INCD<N:0>)에 기초하여 검출 코드신호(D<N:0>)에 포함된 제1 내지 제N+1 검출신호(D<N:0>)를 생성할 수 있다. 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)는 본 발명의 제2 실시예에서 설명한 제1 내지 제N+1 천이 검출부(DET0 ~ DETN)와 동일한 구성이므로, 그에 대한 자세한 설명은 생략한다.
튜닝블록(315)은 제1 및 제2 지연 스트로브 신호(DSTRB1, DSTRB2)와 검출 코드신호(D<N:0>)에 기초하여, 제1 지연 스트로브 신호(DSTRB1)의 토글링 구간이 선택적으로 제한된 제한 스트로브 신호(LSTRB)를 생성할 수 있고, 제1 지연 스트로브 신호(DSTRB1)와 제2 지연 스트로브 신호(DSTRB2) 중 어느 하나에 대응하는 지연 스트로브 신호(DDSTRB)를 생성할 수 있다. 예컨대, 튜닝블록(315)은 공통 제어부(ORG), 보상부(IG), 게이팅부(NORG), 및 선택부(MUX)를 포함할 수 있다. 게이팅 제어부(ORG)는 검출 코드신호(D<N:0>)에 기초하여 공통 제어신호(CC)를 생성할 수 있다. 예컨대, 게이팅 제어부(ORG)는 논리합 게이트(OR gate)를 포함할 수 있다. 보상부(IG)는 게이팅 제어부(ORG)의 동작시간에 대응하는 만큼 제1 지연 스트로브 신호(DSTRB1)의 출력 타이밍을 보상하여 보상 스트로브 신호(CSTRB)를 생성할 수 있다. 예컨대, 보상부(IG)는 직렬로 연결된 적어도 하나의 인버터(inverter)를 포함할 수 있다. 게이팅부(NORG)는 공통 제어신호(CC)에 기초하여 보상 스트로브 신호(CSTRB)를 게이팅(gating)하여 제한 스트로브 신호(LSTRB)를 생성할 수 있다. 예컨대, 게이팅부(NORG)는 부정 논리합 게이트(NOR gate)를 포함할 수 있다. 선택부(MUX)는 공통 제어신호(CC)에 기초하여 제1 지연 스트로브 신호(DSTRB1)와 제2 지연 스트로브 신호(DSTRB2) 중 어느 하나를 지연 스트로브 신호(DDSTRB)로써 선택할 수 있다. 예컨대, 선택부(MUX)는 다중화기(multiplexer)를 포함할 수 있다.
선택블록(317)은 모드 선택신호(SEL)에 기초하여 제한 스트로브 신호(LSTRB)와 지연 스트로브 신호(DDSTRB) 중 어느 하나를 튜닝 스트로브 신호(SSTRB)로써 선택할 수 있다. 예컨대, 선택블록(317)은 다중화기를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따른 반도체 장치(300)의 동작을 도 9 및 도 10을 참조하여 설명한다.
도 9에는 도 7에 도시된 반도체 장치(300)의 동작을 제1 모드에 따라 설명하기 위한 타이밍도가 도시되어 있고, 도 10에는 도 7에 도시된 반도체 장치(300)의 동작을 제2 모드에 따라 설명하기 위한 타이밍도가 도시되어 있다.
여기서, 상기 제1 모드에 따른 반도체 장치(300)의 동작은 본 발명의 제1 실시예에 따른 반도체 장치(100)의 동작과 거의 동일하고(도 3 참조), 상기 제2 모드에 따른 반도체 장치(300)의 동작은 본 발명의 제2 실시예에 따른 반도체 장치(200)의 동작과 거의 동일하므로(도 6 참조), 상기 제1 및 제2 모드에 따른 반도체 장치(300)의 동작 설명은 생략한다.
다만, 상기 제1 모드는 로우 논리 레벨의 모드 선택신호(SEL)가 생성되는 경우에 대응할 수 있고, 상기 제1 모드에서 생성되는 튜닝 스트로브 신호(SSTRB)는 본 발명의 제1 실시예에 도시된 제한 스트로브 신호(LSTRB)에 대응함에 유의한다. 그리고, 상기 제2 모드는 하이 논리 레벨의 모드 선택신호(SEL)가 생성되는 경우에 대응할 수 있고, 상기 제2 모드에서 생성되는 튜닝 스트로브 신호(SSTRB)는 본 발명의 제2 실시예에 도시된 지연 스트로브 신호(DDSTRB)에 대응함에 유의한다.
이와 같은 본 발명의 실시예들에 따르면, 스트로브 신호와 무관한 타이밍에 생성(또는 업데이트)되는 입력 코드신호를 항상 정상적으로 래치할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 110 : 제1 회로
111 : 지연블록 113 : 검출블록
115 : 제한블록 120 : 제2 회로
111 : 지연블록 113 : 검출블록
115 : 제한블록 120 : 제2 회로
Claims (21)
- 입력 코드신호의 변화에 따라 스트로브 신호의 토글링 구간을 제한하여 제한 스트로브 신호를 생성하기 위한 제1 회로; 및
상기 제한 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로
를 포함하는 반도체 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 회로는 상기 스트로브 신호가 토글링할 때마다 상기 입력 코드신호의 천이(transition) 여부를 검출하고, 그 검출결과에 따라 상기 스트로브 신호의 한 주기의 토글링 구간을 선택적으로 제한하는 반도체 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 회로는,
상기 스트로브 신호를 예정된 지연시간만큼 지연하여 지연 스트로브 신호를 생성하기 위한 지연블록;
상기 스트로브 신호와 상기 지연 스트로브 신호에 기초하여 상기 입력 코드신호의 천이 여부를 검출하고, 그 검출결과에 대응하는 검출 코드신호를 생성하기 위한 검출블록; 및
상기 검출 코드신호에 기초하여 상기 지연 스트로브 신호의 토글링 구간을 선택적으로 제한하기 위한 제한블록을 포함하는 반도체 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 지연시간은 상기 입력 코드신호의 천이시간보다 길게 설정된 반도체 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 검출블록은 적어도 하나의 천이 검출부를 포함하고,
상기 천이 검출부는,
상기 스트로브 신호에 기초하여 상기 입력 코드신호에 포함된 적어도 하나의 입력신호를 제1 래치신호로써 래치하기 위한 제1 래치;
상기 지연 스트로브 신호에 기초하여, 상기 입력신호를 제2 래치신호로써 래치하기 위한 제2 래치; 및
상기 제1 래치신호의 논리 레벨과 상기 제2 래치신호의 논리 레벨을 비교하여 상기 검출 코드신호에 포함된 적어도 하나의 검출신호를 생성하기 위한 비교기를 포함하는 반도체 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제한블록은,
상기 검출 코드신호에 기초하여 게이팅 제어신호를 생성하기 위한 게이팅 제어부;
상기 게이팅 제어부의 동작시간에 대응하는 만큼 상기 지연 스트로브 신호의 출력 타이밍을 보상하여 보상 스트로브 신호를 생성하기 위한 보상부; 및
상기 게이팅 제어신호에 기초하여 상기 보상 스트로브 신호를 게이팅(gating)하여 상기 제한 스트로브 신호를 생성하기 위한 게이팅부를 포함하는 반도체 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2 회로는 상기 제한 스트로브 신호에 기초하여 상기 입력 코드신호의 이전 값을 유지하거나 또는 상기 입력 코드신호의 현재 값을 래치하는 반도체 장치.
- 입력 코드신호의 변화에 따라 스트로브 신호를 제1 지연시간 또는 제2 지연시간만큼 지연하여 지연 스트로브 신호를 생성하기 위한 제1 회로; 및
상기 지연 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로
를 포함하는 반도체 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1 회로는 상기 스트로브 신호가 토글링할 때마다 상기 입력 코드신호의 천이(transition) 여부를 검출하고, 그 검출결과에 따라 상기 스트로브 신호를 상기 제1 지연시간 또는 제2 지연시간만큼 지연하는 반도체 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1 회로는,
상기 스트로브 신호를 상기 제1 지연시간만큼 지연하여 제1 지연 스트로브 신호와, 상기 스트로브 신호를 상기 제2 지연시간만큼 지연하여 제2 지연 스트로브 신호를 생성하기 위한 지연블록;
상기 스트로브 신호와 상기 제1 지연 스트로브 신호에 기초하여 상기 입력 코드신호의 천이 여부를 검출하고, 그 검출결과에 대응하는 검출 코드신호를 생성하기 위한 검출블록; 및
상기 검출 코드신호에 기초하여, 상기 제1 지연 스트로브 신호와 상기 제2 지연 스트로브 신호 중 어느 하나를 상기 지연 스트로브 신호로써 선택하기 위한 선택블록을 포함하는 반도체 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1 지연시간은 상기 입력 코드신호의 천이시간보다 길게 설정되고,
상기 제2 지연시간은 상기 제1 지연시간보다 길게 설정되는 반도체 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 지연블록은,
상기 스트로브 신호를 상기 제1 지연시간만큼 지연하여 상기 제1 지연 스트로브 신호를 생성하기 위한 제1 지연부; 및
상기 제1 지연 스트로브 신호를 제3 지연시간 - 상기 제2 지연시간에서 상기 제1 지연시간만큼 뺀 시간을 포함함 - 만큼 지연하여 상기 제2 지연 스트로브 신호를 생성하기 위한 제2 지연부를 포함하는 반도체 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 검출블록은 적어도 하나의 천이 검출부를 포함하고,
상기 천이 검출부는,
상기 스트로브 신호에 기초하여 상기 입력 코드신호에 포함된 적어도 하나의 입력신호를 제1 래치신호로써 래치하기 위한 제1 래치;
상기 지연 스트로브 신호에 기초하여, 상기 입력신호를 제2 래치신호로써 래치하기 위한 제2 래치; 및
상기 제1 래치신호와 상기 제2 래치신호의 논리 레벨을 비교하여 상기 검출 코드신호에 포함된 적어도 하나의 검출신호를 생성하기 위한 비교기를 포함하는 반도체 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 선택블록은,
상기 검출 코드신호에 기초하여 선택 제어신호를 생성하기 위한 선택 제어부; 및
상기 선택 제어신호에 기초하여 상기 제1 지연 스트로브 신호와 상기 제2 지연 스트로브 신호 중 어느 하나를 상기 지연 스트로브 신호로써 선택하기 위한 선택부를 포함하는 반도체 장치.
- 모드 선택신호와 입력 코드신호에 기초하여, 스트로브 신호의 토글링 구간을 제한하여 튜닝 스트로브 신호를 생성하거나 또는 상기 스트로브 신호를 예정된 지연시간만큼 지연하여 상기 튜닝 스트로브 신호를 생성하기 위한 제1 회로; 및
상기 튜닝 스트로브 신호에 기초하여 상기 입력 코드신호를 동기화하기 위한 제2 회로
를 포함하는 반도체 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 제1 회로는,
상기 스트로브 신호를 제1 지연시간만큼 지연하여 제1 지연 스트로브 신호를 생성하고, 상기 스트로브 신호를 제2 지연시간만큼 지연하여 제2 지연 스트로브 신호를 생성하기 위한 지연블록;
상기 스트로브 신호와 상기 제1 지연 스트로브 신호에 기초하여 상기 입력 코드신호의 천이(transition) 여부를 검출하고, 그 검출결과에 대응하는 검출 코드신호를 생성하기 위한 검출블록;
상기 제1 및 제2 지연 스트로브 신호와 상기 검출 코드신호에 기초하여, 상기 제1 지연 스트로브 신호의 토글링 구간이 선택적으로 제한된 제한 스트로브 신호를 생성하고, 상기 제1 지연 스트로브 신호와 상기 제2 지연 스트로브 신호 중 어느 하나에 대응하는 지연 스트로브 신호를 생성하기 위한 튜닝블록; 및
상기 모드 선택신호에 기초하여 상기 제한 스트로브 신호와 상기 지연 스트로브 신호 중 어느 하나를 상기 튜닝 스트로브 신호로써 선택하기 위한 선택블록
을 포함하는 반도체 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 검출블록은 상기 스트로브 신호가 토글링할 때마다 상기 입력 코드신호의 천이 여부를 검출하고,
상기 튜닝블록은 상기 검출 코드신호에 기초하여, 상기 스트로브 신호의 한 주기의 토글링 구간을 선택적으로 제한하여 상기 제한 스트로브 신호를 생성하고, 상기 스트로브 신호를 상기 제1 지연시간 또는 제2 지연시간만큼 지연하여 상기 지연 스트로브 신호를 생성하는 반도체 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 검출블록은 적어도 하나의 천이 검출부를 포함하고,
상기 천이 검출부는,
상기 스트로브 신호에 기초하여 상기 입력 코드신호에 포함된 적어도 하나의 입력신호를 제1 래치신호로써 래치하기 위한 제1 래치;
상기 제1 지연 스트로브 신호에 기초하여 상기 입력신호를 제2 래치신호로써 래치하기 위한 제2 래치; 및
상기 제1 래치신호와 상기 제2 래치신호의 논리 레벨을 비교하여 상기 검출 코드신호에 포함된 적어도 하나의 검출신호를 생성하기 위한 비교기를 포함하는 반도체 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 튜닝블록은,
상기 검출 코드신호에 기초하여 공통 제어신호를 생성하기 위한 공통 제어부;
상기 공통 제어부의 동작시간에 대응하는 만큼 상기 제1 지연 스트로브 신호의 출력 타이밍을 보상하여 보상 스트로브 신호를 생성하기 위한 보상부;
상기 공통 제어신호에 기초하여 상기 보상 스트로브 신호를 게이팅(gating)하여 상기 제한 스트로브 신호를 생성하기 위한 게이팅부; 및
상기 공통 제어신호에 기초하여 상기 제1 지연 스트로브 신호와 상기 제2 지연 스트로브 신호 중 어느 하나를 상기 지연 스트로브 신호로써 선택하기 위한 선택부를 포함하는 반도체 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 제1 지연시간은 상기 입력 코드신호의 천이시간보다 길게 설정되고,
상기 제2 지연시간은 상기 제1 지연시간보다 길게 설정되는 반도체 장치.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 제한 스트로브 신호가 상기 튜닝 스트로브 신호로써 선택될 때, 상기 제2 회로는 상기 튜닝 스트로브 신호에 기초하여 상기 입력 코드신호의 이전 값을 유지하거나 또는 상기 입력 코드신호의 현재 값을 래치하는 반도체 장치.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |