KR100935605B1 - 반도체 메모리 장치의 도메인 크로싱 회로 - Google Patents

반도체 메모리 장치의 도메인 크로싱 회로 Download PDF

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Abstract

반도체 메모리 장치의 도메인 크로싱 회로를 개시한다. 개시된 본 발명의 도메인 크로싱 회로는, 내부 클럭을 수신하여 구동되는 카운터의 출력 신호를 이용하여 제 1 및 제 2 카운트 비트를 제공하는 비교 신호 제공부, 및 외부 클럭에 동기된 입력 데이터를 수신하여, 상기 제 1 및 제 2 카운트 비트를 비교하여 일치하는 타이밍에 응답하여 출력 데이터를 제공하는 데이터 처리부를 포함하고, 상기 제 2 카운트 비트는 상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산을 수행함으로써 제공된다.
내부 클럭, 외부 클럭, 동기, 위상

Description

반도체 메모리 장치의 도메인 크로싱 회로{Domain Crossing Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치의 도메인 크로싱 회로에 관한 것이다.
일반적으로, 내부 클럭 영역과 외부 클럭 영역간의 영역 전환을 일컬어 도메인 크로싱(Domain crossing)이라 한다.
종래의 도메인 크로싱 회로에 있어서, 외부 클럭에 동기되어 수신된 입력 데이터를 DLL 회로부로부터 생성된 내부 클럭에 동기시켜 내부 회로부로 제공하였다. 이 때, 외부에서 요구된 레이턴시를 만족시킬 수 있도록 내부 클럭을 이용하는 두개의 카운터를 구비하였다. 그리하여, 두 카운터의 초기치 차이를 이용하여, 동일한 조합의 비트를 기준으로 일정한 클럭 차이를 유지하며 카운트되도록 함으로써 간접적으로 레이턴시를 구현할 수 있었다.
한편, 두 카운터 중 하나는 외부 클럭과의 위상과 일치하도록 내부 클럭을 소정 시간 지연시킨 타겟 클럭을 이용한다. 만약, 내부 클럭에 순간적인 변화, 또는 비정상적인 펄스가 형성될 때, 타겟 클럭은 지연 회로를 경유하여 생성되므로 비정상적인 펄스의 노이즈 성분이 제거되었다. 이로 인해, 내부 클럭에 의해 구동되는 카운터는 비정상적인 펄스에도 응답하여 카운트 동작을 수행할 것이나, 타겟 클럭에 의해 구동되는 카운터는 비정상적인 펄스를 무시하고 카운트 동작을 수행한다. 그리하여, 전술한 ‘동일한 조합의 비트를 기준으로 일정한 클럭 차이를 유지’하는 두 카운터의 출력 비트의 관계에서, 한 클럭 주기 앞서거나 뒤지는 문제가 발생되었다. 이로써, 내부 클럭에 순간적인 변화가 발생되면 반도체 메모리 장치에서 요구되는 레이턴시를 만족시키기 어려웠다.
본 발명의 기술적 과제는 비정상적인 내부 클럭 펄스에도 레이턴시를 유지하는 반도체 메모리 장치의 도메인 크로싱 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 도메인 크로싱 회로는, 내부 클럭을 수신하여 구동되는 카운터의 출력 신호를 이용하여 제 1 및 제 2 카운트 비트를 제공하는 비교 신호 제공부, 및 외부 클럭에 동기된 입력 데이터를 수신하여, 상기 제 1 및 제 2 카운트 비트를 비교하여 일치하는 타이밍에 응답하여 출력 데이터를 제공하는 데이터 처리부를 포함하고, 상기 제 2 카운트 비트는 상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산을 수행함으로써 제공된다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 도메인 크로싱 회로는, 내부 클럭에 응답하여, 내부 클럭 도메인용 소스 신호인 제 1 카운트 비트와 상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산을 수행함으로써 제공되는 내부 클럭 도메인용 타겟 신호인 제 2 카운트 비트를 제공하는 비교 신호 제공부 및 외부 클럭을 기준으로 수신된 외부 클럭 도메인용 입력 데이터를, 상기 제 1 및 제 2 카운트 비트를 이용하여, 내부 클럭 도메인 신호로 변환된 출력 데이터로서 제공하는 데이터 처리부를 포함하며, 상기 출력 데이터는 상기 제 2 카운트 비트의 출력 타이밍을 기준으로 출력된다.
본 발명의 일 실시예에 따르면 외부 클럭에 동기된 데이터를 도메인 크로싱하여 출력 데이터를 제공시, 내부 클럭의 순간 변화에도 일정한 레이턴시를 유지하며 입력 데이터에 대응되는 출력 데이터를 제공할 수 있다. 즉, 내부 클럭 도메인용의 카운터를 구비하고, 카운터의 출력 신호 중 최하위 비트를 이용하여 가산 연산을 수행함으로써 레이턴시를 구현한다. 이 때, 내부 클럭의 순간적인 변화에 응답하여 카운터가 동작되고, 그 출력 신호를 가산 연산하므로 내부 클럭의 변화에도 일정한 클럭 차이가 유지되어 레이턴시를 만족시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 도메인 크로싱 회로의 블록도이다.
본 발명의 일 실시예에 따른 도메인 크로싱 회로는 외부 클럭 신호(CLK_C)를 내부 클럭 신호(CLK_A) 도메인으로 변환하는 회로이다. 즉, 입력 데이터 신호(IN)의 출력 기준이 되는 기준 클럭을, 외부 클럭(CLK_C) 대신 DLL 회로부(미도시)로부터 생성된 내부용 클럭(CLK_A) 도메인으로 변환시키되, 소정의 레이턴시에 부합될 때 출력 데이터 신호(OUT)를 제공한다.
도 1을 참조하면, 도메인 크로싱 회로는 비교 신호 제공부(400) 및 데이터 처리부(800)를 포함한다.
비교 신호 제공부(400)는 카운터(100), 리플리커(200) 및 가산기 블록(300) 을 포함한다.
데이터 처리부(800)는 데이터 입력부(500), 래치부(600) 및 비교부(700)를 포함한다.
구체적으로, 카운터(100)는 초기값(S<0:n-1>; initial value)을 수신하여 초기값(S<0:n-1>)으로부터 순차적으로 내부 클럭(CLK_A)의 라이징 에지마다 카운트하여 n-bit의 제 1 카운트 비트(CNT_A<0:n>)를 출력한다. 예컨대, 초기값(S<0:n-1>) 조합이 ‘100’이라 할 때, 카운터(100)는 ‘100’부터 순차적으로 1 비트씩 카운트한다. 이러한 제 1 카운트 비트(CNT_A<0:n>)는 비교 대상인 소스 카운트 비트가 된다.
본 발명의 일 실시예에 따르면 별도의 내부 클럭(CLK_A)을 이용하지 않고, 카운터(100)의 출력 신호인 제 1 카운트 비트(CNT_A<0:n>) 중 최하위 비트를 이용하여 비교 대상인 타겟 카운트 비트를 생성한다.
한편, 내부 클럭(CLK_A)은 DLL회로부(미도시)로부터 생성된 클럭이라고 예시하기로 한다. 따라서, 이후 도메인 변환이 적용된 내부용 타겟 신호에 대해 외부 클럭(CLK_C)과의 위상 일치를 보정해야 한다. 즉, 내부 클럭(CLK_A)과 외부 클럭(CLK_C)과의 소정 지연 시간차를 보상하는 것이 요구된다. 따라서, 최종 출력 데이터의 출력 기준이 되는 타이밍은 이러한 지연 시간 및 레이턴시를 고려한 타이밍이 되어야 한다.
그리하여, 리플리커(200)는 제 1 카운트 비트(CNT_A<0:n-1>) 중 최하위 비트(CNT_A<0>)를 수신하여 소정 시간 지연시켜 지연된 최하위 비트(CNT_AD<0>)를 제 공한다.
본 발명의 일 실시예에 따른 가산기 블록(300)은 내부 클럭(CLK_A) 대신 지연된 최하위 비트(CNT_AD<0>)를 이용하여, 1비트씩 가산 연산을 수행한다. 보다 자세히 설명하면, 지연된 최하위 비트(CNT_AD<0>)를 제 2 카운트 비트의 최하위 비트(CNT_B<0>)로 제공하고, 지연된 최하위 비트(CNT_AD<0>)의 소정 천이 주기마다 상위 자릿수에 해당하는 제 2 카운트 비트(CNT_B<1>)를, 제 2 카운트 비트(CNT_B<1>)의 소정 천이 주기마다 최상위 비트인 제 2 카운트 비트(CNT_B<2>)를 제공할 수 있다. 가산기 블록(300)의 동작 설명에 대해선 후술하기로 한다.
다시 말하면, 본 발명의 일 실시예에 따르면 카운터(100)와 가산기 블록(300)은 이후에 정의될 레이턴시와도 일치하도록 소정 클럭 간격을 유지하며 각각의 비트 신호를 제공한다. 즉, 3비트 카운터라고 할 때, 카운터(100)는 예컨대 초기값(S<0:n>) 이‘100’이라면, ‘100’으로부터 순차적으로 카운트한다. 본 발명의 일 실시예에 따른 가산기 블록(300)은 카운트된 제 1 카운트 비트(CNT_A<0>)의 최하위 비트를 1 비트씩 가산하고, 가산된 결과 신호에 1 비트씩 가산하여 상위 자릿수로 제공한다. 가산기 블록(300)은 별도의 리셋 신호나 클럭 신호 없이, 제 2 카운트 비트(CNT_B<0:n-1>)의 출력 신호인‘000’으로부터 1비트씩 가산한다. 이에 따라, 카운터(100)와 가산기 블록(300)의 출력 비트의 산술적 차이가 일정하게 유지됨으로써 반도체 메모리 장치의 레이턴시를 구현할 수 있다. 물론, 반도체 메모리 장치에서 요구되는 레이턴시에 따라 카운터(100)의 초기값(S<0:n>)은 달라질 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 카운터(100)가 내부 클럭(CLK_A)이 순간적인 비정상적인 펄스에 응답하여 카운트를 수행할 때, 가산기 블록(300)이 수행 결과에 따른 출력 신호를 이용하여 가산 연산을 수행한다. 이로써, 내부 클럭(CLK_A)의 변화가 카운터(100)와 가산기 블록(300)에 모두 반영된다. 따라서, 카운터(100)와 가산기 블록(300)의 출력 신호는 일정한 클럭 차이를 유지할 수 있다.
이어서, 데이터 처리부(800)는 외부 클럭(CLK_C)에 동기하여 입력 데이터 신호(IN)가 수신될 때, 비교 신호 제공부(400)의 출력 신호들을 비교하여 출력 데이터(OUT)를 제공한다.
입력 신호 수신부(500)는 입력 데이터 신호(IN)를 외부 클럭(CLK_C)의 라이징 에지에 동기시켜 래치 신호(LATCH)로 제공한다. 설명의 편의상, 입력 데이터 신호(IN)는 순수한 입력 데이터로 예시하나, 입력 시점으로부터 출력 시점간에 레이턴시가 요구되는 신호이면, 입력 데이터 신호(IN)로 가능하다. 예컨대, 출력 인에이블 신호도 가능하다. 이러한 입력 데이터 신호(IN)는 비교부(700)를 제어하는 제어 신호가 될 수 있다. 입력 신호 수신부(500)는 D 플립 플롭으로 예시하기로 한다. D 플립 플롭에 대해서는 당업자라면 이해 가능한 회로부이므로 설명은 생략하기로 한다.
래치부(600)는 래치 신호(LATCH)의 라이징 에지에 제 2 카운트 비트(CNT_B<0:n>)를 트리거하여 래치한다. 보다 구체적으로 설명하면, 래치부(600)는 래치 신호(LATCH)가 활성화되는 타이밍에 수신되는 제 2 카운트 비트(CNT_B<0:n>)를 트리거하여 래치 카운트 비트(LATCH_B<0:n>)로 래치한다. 래치 카운트 비 트(LATCH_B<0:n>)는 비교 대상이 되는 임의의 데이터를 의미한다. 이러한 래치부(600)는 라이징 에지에 트리거되는 D 플립플롭(Flip flop)을 이용하면 가능하다.
비교부(700)는 비교 인에이블 신호(CMP_EN)가 활성화되면 래치부(600)에 래치되어 있던 래치된 카운트 비트(LATCH_B<0:n>)와 계속 카운트되고 있는 제 1 카운트 비트(CNT_A<0:n>)를 비교하여 일치하면 하이 레벨의 출력 데이터 신호(OUT)를 제공한다.
비교 인에이블 신호(CMP_EN)는 래치 신호(LATCH)의 라이징 에지에 트리거되어 활성화되다가 출력 데이터 신호(OUT)의 폴링 에지에 트리거되어 비활성화되는 것으로 예시한다. 그리하여, 비교부(700)는 비교 인에이블 신호(CMP_EN)가 활성화되는 동안, 변하지 않는 래치된 카운트 비트(LATCH_B<0:n>)와 변하는 제 1 카운트 비트(CNT_A<0:n>)를 계속 비교하여, 이들 두 신호가 일치하면 출력 데이터 신호(OUT)를 제공한다.
전술한 바와 같이, 카운터(100)와 가산기 블록(300)은 동일한 비트 조합을 기준으로 일정한 클럭 차이를 유지하며 동작한다. 이 클럭 차이는 소정의 레이턴시와 일치한다. 바꾸어 말하면, 래치된 카운트 비트(LATCH_B<0:n>)는 입력 데이터 신호(IN)로부터 기원하므로, 입력 데이터 신호(IN)와 출력 데이터 신호(OUT)간의 레이턴시는 래치된 카운트 비트(LATCH_B<0:n>)와 제 1 카운트 비트(CNT_A<0:n>)가 일치하는 타이밍에 의해 결정될 수 있다. 물론, 제 2 카운터(200)의 출력 신호는 리플리커 블록(300)을 경유하여 내부 클럭(CLK_A)과 외부 클럭(CLK_C)의 지연 시간 차이를 보상한다.
그리하여, 본 발명의 일 실시예에 따른 도메인 크로싱 회로는 비정상적인 펄스 신호가 발생되어도 카운터(100)는 이를 반영하여 카운트하고, 가산기 블록(300)은 카운터(100)의 출력 결과를 이용하여 가산 연산을 수행한다. 이로써, 카운터(100)와 가산기 블록(300)사이에 동일한 비트 조합에 따른 일정한 클럭 차이를 유지할 수 있다. 그리하여, 반도체 메모리 장치에서 요구되는 레이턴시를 만족하며 입력 데이터(IN)로부터 소정의 레이턴시 후에 출력 데이터(OUT)가 제공될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 도메인 크로싱 회로는 카운터(100)의 최하위 비트를 이용하여 1 비트씩 가산 연산을 수행함으로써, 카운터(100)의 출력 비트와 가산된 결과물의 비트의 산술적 차이를 동일한 클럭을 기준으로 소정 클럭 차이를 유지함으로써 레이턴시를 구현할 수 있다.
도 2는 도1에 따른 가산기 블록(300)의 개념적인 블록도이다.
도 2 를 참조하면, 가산기 블록(300)은 제 1 및 제 2 분주기(320, 340)를 포함한다. 여기서, 제 1 및 제 2 분주기(320, 340)는 2배 분주기로서 예시한다.
그리하여, 지연된 최하위 비트(CNT_AD<0>)는 그대로, 제 2 카운트 비트의 최하위 비트 신호(CTN_B<0>)로서 제공된다.
제 1 분주기(320)는 지연된 최하위 비트(CNT_AD<0>)를 수신하여 2배 분주한 신호, 즉 제 2 카운트 비트의 두번째 비트 신호(CTN_B<1>)를 제공한다.
이와 마찬가지로, 제 2 분주기(340)도 제 2 카운트 비트의 두번째 비트 신호(CTN_B<1>)를 수신하여 2배 분주한 신호, 즉 제 2 카운트 비트의 최상위 비트 신호(CNT_B<2>)를 제공할 수 있다.
당업자라면 분주기의 동작에 대해서 이해 가능한 부분이므로 자세한 설명은 생략하기로 한다.
여기서는 분주기를 사용하는 것으로 예시하였으나, 물론 이에 제한되지 않고, 논리 게이트를 이용하여 가산기 회로를 구현하는 것도 가능하다. 다만, 클럭 신호와 리셋 신호를 사용하지 않고, 1 비트씩 가산하여 상위 자릿수를 결정하는 회로를 구현하면 본 발명의 목적 범위를 만족한다.
도 3은 도 2에 따른 가산기 블록(300)의 동작 특징을 나타낸 파형도이다.
도 3을 참조하면, 제 2 카운트 비트의 최하위 비트(CNT_B<0>)로부터 제 2 카운트 비트의 최상위 비트(CNT_B<2>)까지 순차적으로 2배의 주기로 분주되어 출력되는 것을 알 수 있다.
이러한 가산기 블록(300)의 타이밍도 특징을 간단히 설명하면, 제 2 카운트 비트의 최하위 비트(CNT_B<0>)의 폴링 에지에서 제 2 카운트 비트의 두번째 비트(CNT_B<1>)의 레벨이 반전된다. 이와 마찬가지로, 제 2 카운트 비트의 두번째 비트(CNT_B<1>)의 폴링 에지에서 제 2 카운트 비트의 최상위 비트(CNT_B<2>)의 레벨이 반전된다. 이와 같이 본 발명의 일 실시예에 따른 가산기 블록(300)은 클럭 신호와 리셋 신호를 사용하지 않고도, 1 비트씩 가산하여 상위 자릿수를 결정하여 제 2 카운트 비트(CNT_B<0:2>)를 제공할 수 있음을 알 수 있다.
도 4는 도 1에 따른 도메인 크로싱 회로의 동작 특징을 나타낸 타이밍도이다.
도 1 내지 도 4를 참조하여, 레이턴시 2(2tCK)을 만족시키기 위해 카운 터(100)의 초기값(S<0:n>)을 ‘100’으로 제공한 경우를 설명하기로 한다.
따라서, 카운터(100)는 ‘100’부터 카운트를 수행한다. 이후, 내부 클럭(CLK_A) 중 비정상 펄스(ⓐ)가 발생된 경우에도 카운터(100)는 응답하여 다음 카운트를 순차적으로 진행한다. 제 1 카운트 비트(CNT_A<0:2>)가 순차적으로 카운트되어 출력되는 것을 알 수 있다. 이 때, 최하위 제 1 카운트 비트(CNT_A<0>)는 리플리커(200)를 경유하여 지연된 최하위 비트(CNT_AD<0>)로 제공된다. 이러한 지연된 최하위 비트(CNT_AD<0>)는 외부 클럭(CLK_C)와 위상이 일치한다. 이러한 지연된 최하위 비트(CNT_AD<0>)는 동일한 위상의 제 2 카운트 최하위 비트(CNT_B<0>)가 된다. 또한, 제 2 카운트 최하위 비트(CNT_B<0>)가 2분주되어 제 2 카운트 두번째 비트(CNT_B<1>)로, 제 2 카운트 두번째 비트(CNT_B<1>)가 2분주되어 제 2 카운트 최상위 비트(CNT_B<2>)로 제공된다.
물론, 가산기 블록(300)이 내부 클럭(CLK_A)에 응답하여 출력된 최하위 제 1 카운트 비트(CNT_A<0>)를 이용하므로, 비정상 펄스(ⓐ)에 응답하여 분주된 비트 신호를 출력한다. 이와 같이, 잘못된 펄스 신호에 응답하였더라도 이후의 카운트 동작은 정상 펄스에 응답하므로, 카운터(100)와 가산기 블록(300)의 출력 비트의 차이는 동일한 클럭 간격을 유지하며 발생된다. 이로써, 비정상 펄스가 발생되어도 카운터(100)와 가산기 블록(300)의 비트 차이는 동일한 클럭 간격으로 유지됨으로써 레이턴시를 일정하게 유지할 수 있다.
이후, 입력 데이터 신호(IN)에 의해 래치 신호(LATCH)가 생성되고, 래치 신호(LATCH)에 응답하여 제 2 카운터(200)의 출력 비트 신호인 ‘011’를 래치한다. 래치된 ‘011’를 래치 비트 신호(LATCH_B)로 저장한 후, 제 1 카운터(100)의 출력 신호가 ‘011’될 때까지 계속 비교한다. 즉, 비교부(700)에 의해 출력 비트와 비교하여 두 비교 결과가 일치하는 타이밍, 즉 입력 데이터 신호(IN)가 입력된 후로부터2tCK(B) 이후에 타이밍 출력 데이터 신호(OUT)를 출력함으로써 레이턴시를 만족하는 것을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 도메인 크로싱 회로의 블록도,
도 2는 도 1에 따른 가산기 블록의 블록도,
도 3은 도 2에 따른 가산기 블록의 동작 파형을 나타낸 타이밍도, 및
도 4는 도 1에 따른 도메인 크로싱 회로의 동작 파형을 나타낸 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 카운터 200 : 리플리커
300 : 가산기 블록 400 : 비교 신호 제공부
500 : 입력 신호 수신부 600 : 래치부
700 : 비교부 800 : 데이터 처리부

Claims (19)

  1. 내부 클럭을 수신하여 구동되는 카운터의 출력 신호를 이용하여 제 1 및 제 2 카운트 비트를 제공하는 비교 신호 제공부; 및
    외부 클럭에 동기된 입력 데이터를 수신하여, 상기 제 1 및 제 2 카운트 비트를 비교하여 일치하는 타이밍에 응답하여 출력 데이터를 제공하는 데이터 처리부를 포함하고,
    상기 제 2 카운트 비트는 상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산을 수행함으로써 제공되는 반도체 메모리 장치의 도메인 크로싱 회로.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2 카운트 비트는 동일한 클럭 주기로 생성되나, 동일한 비트 조합의 데이터에 대해 상기 내부 클럭을 기준으로 소정의 클럭 차이가 나는 반도체 메모리 장치의 도메인 크로싱 회로.
  3. 제 1항에 있어서,
    상기 제 1 및 제 2 카운트 비트를 비교하여 일치하는 타이밍은, 상기 제 1 카운트 비트와 상기 제 2 카운트 비트의 출력 신호간의 소정 클럭 차이로 결정되는 반도체 메모리 장치의 도메인 크로싱 회로.
  4. 제 1항에 있어서,
    상기 비교 신호 제공부는,
    상기 내부 클럭을 수신하여 초기값으로부터 순차적으로 카운트하여 상기 제 1 카운트 비트를 제공하는 카운터; 및
    상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산함으로써 상기 제 2 카운트 비트를 제공하는 가산기 블록을 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  5. 제 4항에 있어서,
    상기 가산기 블록은,
    상기 제 1 카운트 비트의 최하위 비트를 2배 분주하는 제 1 분주기; 및
    상기 제 1 분주기의 출력 비트를 2배 분주하는 제 2 분주기를 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  6. 제 4항에 있어서,
    상기 비교 신호 제공부는,
    상기 제 1 카운트 비트의 최하위 비트를 소정 시간 지연시켜 상기 가산기 블록에 제공함으로써 상기 외부 클럭의 위상과 일치시키는 리플리커를 더 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  7. 제 1항에 있어서,
    상기 데이터 처리부는,
    상기 입력 데이터를 상기 외부 클럭의 라이징 에지에 동기시켜 래치 신호를 제공하는 입력 신호 수신부;
    상기 래치 신호에 응답하여 상기 제 2 카운트 비트의 출력 신호를 래치하는 래치부;
    래치된 상기 제 2 카운트 비트와 상기 제 1 카운트 비트를 비교한 결과에 따라, 상기 입력 데이터에 대응되는 상기 출력 데이터를 제공하는 비교부를 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  8. 제 7항에 있어서,
    상기 입력 신호 수신부는 D 플립 플롭을 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  9. 제 7항에 있어서,
    상기 래치부는 D 플립 플롭을 포함하여,
    상기 래치부는 상기 래치 신호의 라이징 에지에 상기 제 2 카운트 비트를 트리거하여 래치 카운트 비트를 제공하는 반도체 메모리 장치의 도메인 크로싱 회로.
  10. 내부 클럭에 응답하여, 내부 클럭 도메인용 소스 신호인 제 1 카운트 비트와 상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산을 수행함으로써 제공되는 내부 클럭 도메인용 타겟 신호인 제 2 카운트 비트를 제공하는 비교 신호 제공부; 및
    외부 클럭을 기준으로 수신된 외부 클럭 도메인용 입력 데이터를, 상기 제 1 및 제 2 카운트 비트를 이용하여, 내부 클럭 도메인 신호로 변환된 출력 데이터로서 제공하는 데이터 처리부를 포함하며,
    상기 출력 데이터는 상기 제 2 카운트 비트의 출력 타이밍을 기준으로 출력되는 반도체 메모리 장치의 도메인 크로싱 회로.
  11. 제 10항에 있어서,
    상기 제 1 및 제 2 카운트 비트는 동일한 클럭 주기로 생성되나, 동일한 비트 조합의 데이터에 대해 상기 내부 클럭을 기준으로 소정의 클럭 차이가 나는 반도체 메모리 장치의 도메인 크로싱 회로.
  12. 제 10항에 있어서,
    상기 출력 데이터가 출력되는 타이밍은, 상기 제 1 및 제 2 카운트 비트를 비교하여 일치하는 타이밍인 반도체 메모리 장치의 도메인 크로싱 회로.
  13. 제 10항에 있어서,
    상기 비교 신호 제공부는,
    상기 내부 클럭을 수신하여 초기값으로부터 순차적으로 카운트하여 상기 제 1 카운트 비트를 제공하는 카운터; 및
    상기 제 1 카운트 비트의 최하위 비트를 이용하여 가산 연산함으로써 상기 제 2 카운트 비트를 제공하는 가산기 블록을 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  14. 제 13항에 있어서,
    상기 가산기 블록은,
    상기 제 1 카운트 비트의 최하위 비트를 2배 분주하는 제 1 분주기; 및
    상기 제 1 분주기의 출력 비트를 2배 분주하는 제 2 분주기를 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  15. 제 13항에 있어서,
    상기 비교 신호 제공부는,
    상기 제 1 카운트 비트의 최하위 비트를 소정 시간 지연시켜 상기 가산기 블록에 제공함으로써 상기 외부 클럭의 위상과 일치시키는 리플리커를 더 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  16. 제 10항에 있어서,
    상기 데이터 처리부는,
    상기 입력 데이터를 상기 외부 클럭의 라이징 에지에 동기시켜 래치 신호를 제공하는 입력 신호 수신부;
    상기 래치 신호에 응답하여 상기 제 2 카운트 비트의 출력 신호를 래치하는 래치부;
    래치된 상기 제 2 카운트 비트와 상기 제 1 카운트 비트를 비교한 결과에 따라, 상기 입력 데이터에 대응되는 상기 출력 데이터를 제공하는 비교부를 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  17. 제 16항에 있어서,
    상기 입력 신호 수신부는 D 플립 플롭을 포함하는 반도체 메모리 장치의 도메인 크로싱 회로.
  18. 제 16항에 있어서,
    상기 래치부는 D 플립 플롭을 포함하여,
    상기 래치부는 상기 래치 신호의 라이징 에지에 상기 제 2 카운트 비트를 트리거하여 래치 카운트 비트를 제공하는 반도체 메모리 장치의 도메인 크로싱 회로.
  19. 제 18항에 있어서,
    상기 비교부는 상기 래치 카운트 비트와 상기 제 1 카운트 비트의 조합이 일치하는지 비교하는 반도체 메모리 장치의 도메인 크로싱 회로.
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* Cited by examiner, † Cited by third party
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KR100632626B1 (ko) 2005-10-14 2006-10-09 주식회사 하이닉스반도체 데이터 입출력 동작시 소비 전류를 감소시키는 클럭 제어회로와 이를 포함하는 반도체 메모리 장치 및 그 데이터입출력 동작 방법
KR100656462B1 (ko) 2005-12-27 2006-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 클럭 생성 회로 및 방법

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