WO2012086017A1 - データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法 - Google Patents

データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法 Download PDF

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WO2012086017A1
WO2012086017A1 PCT/JP2010/073046 JP2010073046W WO2012086017A1 WO 2012086017 A1 WO2012086017 A1 WO 2012086017A1 JP 2010073046 W JP2010073046 W JP 2010073046W WO 2012086017 A1 WO2012086017 A1 WO 2012086017A1
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signal
data
phase
clocks
circuit
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PCT/JP2010/073046
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浩章 渡邉
秀幸 根木
千佳広 出口
裕 関野
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富士通株式会社
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • G—PHYSICS
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    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Definitions

  • the present invention relates to a data receiving circuit, an information processing apparatus, a data receiving program, and a data receiving method.
  • a technique for receiving a data signal and a clock signal and extracting information from the data signal according to the timing indicated by the received clock signal is known.
  • information is extracted from a data bus signal (hereinafter referred to as a DQ signal) using a rising edge and a falling edge of a data strobe signal (hereinafter referred to as a DQS signal) as a trigger.
  • a DQ signal data bus signal
  • DQS signal data strobe signal
  • Such a high-speed data receiving circuit When such a high-speed data receiving circuit receives a DQS signal, it takes out data within the effective area (readable range) of the DQ signal, so that the phase of the received DQS signal is a predetermined amount more than the phase of the DQ signal. Just delay. Thereafter, the high-speed data receiving circuit takes out information from the DQ signal using the rising edge and falling edge of the DQS signal delayed in phase as a trigger.
  • the high-speed data receiving circuit generates a clock as a reference for the amount of phase fluctuation in order to accurately delay the phase of the received DQS signal with respect to the phase of the DQ signal, and the phase shift between the generated clock and the DQS signal. Is detected. Then, the high-speed data receiving circuit corrects the phase of the DQS signal based on the detected phase shift and acquires information from the DQ signal.
  • the high-speed data receiving circuit receives the DQ signal that is the data signal and the DQS signal that is the clock signal, the difference between the phase of the clock that is the reference for the amount of phase fluctuation and the phase of the received DQS signal. Based on this, the phase of the DQS signal is corrected. For this reason, the high-speed data receiving circuit corrects the phase of the DQS signal erroneously when different variations occur in the phase of the DQ signal and the phase of the DQS signal.
  • the high-speed data receiving circuit may cause data corruption or the like and cannot acquire information appropriately from the DQ signal when there are different fluctuations in the phase of the DQ signal and the phase of the DQS signal. That is, the high-speed data receiving circuit cannot appropriately acquire information from the data signal when different variations occur in the phase of the data signal and the phase of the clock signal.
  • the technology disclosed in the present application appropriately acquires information from a data signal.
  • the data receiving circuit generates a plurality of clocks having different phases.
  • the data receiving circuit acquires a plurality of data from the received data signal using different clocks among the generated clocks.
  • the data receiving circuit determines whether or not each acquired data matches, and if it is determined that there is data that does not match with other data, the data receiving circuit generates a clock that is generated in a direction in which no data mismatch occurs. Correct the phase.
  • the technology disclosed in the present application appropriately acquires information from a data signal.
  • FIG. 1 is a diagram for explaining the I / O device control circuit according to the first embodiment.
  • FIG. 2 is a diagram for explaining an example of the high-speed data receiving circuit according to the first embodiment.
  • FIG. 3 is a diagram for explaining an example of the clock phase adjustment circuit according to the first embodiment.
  • FIG. 4 is a diagram for explaining the initial phase correction processing.
  • FIG. 5 is a diagram for explaining the amount of phase correction in the initial phase correction processing.
  • FIG. 6 is a diagram for explaining the correction process executed in the state 0.
  • FIG. 7 is a diagram for explaining the state 1.
  • FIG. 8 is a diagram for explaining a correction process executed in the case of the state 1.
  • FIG. 9 is a diagram for explaining a correction result by the correction process.
  • FIG. 1 is a diagram for explaining the I / O device control circuit according to the first embodiment.
  • FIG. 2 is a diagram for explaining an example of the high-speed data receiving circuit according to the first embodiment.
  • FIG. 3 is a diagram for explaining
  • FIG. 10 is a diagram for explaining the correction process and the result of the correction process.
  • FIG. 11 is a diagram for explaining the correction process executed in the case of the state 2.
  • FIG. 12 is a diagram for explaining the phase correction amount.
  • FIG. 13 is a flowchart for explaining the processing flow of the high-speed data receiving circuit according to the first embodiment.
  • FIG. 14 is a flowchart for explaining the flow of the phase fluctuation observation process.
  • FIG. 15 is a diagram for explaining another example of the correction process.
  • FIG. 16 is a diagram for explaining an example of the data reception program.
  • Example 1 is a diagram for explaining the I / O device control circuit according to the first embodiment.
  • the I / O device control circuit 1 includes a high-speed data receiving circuit 10 as a part of a memory controller that acquires information stored in the memory 5.
  • the I / O device control circuit 1 is connected to an I / O device 2, an I / O device 3, a CPU (Central Processing Unit) 4, and a memory 5.
  • Such a high-speed data receiving circuit 10 transmits a read command to the memory 5. Then, the memory 5 returns a DQ signal that is a data signal and a DQS signal that is a clock signal to the high-speed data receiving circuit 10. Then, when receiving the DQ signal and the DQS signal, the high-speed data receiving circuit 10 generates a clock based on the received DQS signal, and acquires information from the DQ signal using the generated clock.
  • the high-speed data receiving circuit 10 executes an initial phase correction process for determining the amount by which the phase of the DQS signal is shifted, as in the prior art. Details of the initial phase correction process will be described later.
  • FIG. 2 is a diagram for explaining an example of the high-speed data receiving circuit according to the first embodiment.
  • the high-speed data reception circuit 10 includes a clock phase adjustment circuit 20 and a phase shift detection circuit 30.
  • the phase shift detection circuit 30 includes a plurality of data sampling circuits A31 to G38 and a phase shift determination circuit 40.
  • the clock phase adjustment circuit 20 generates one reference clock and a plurality of clocks whose phases are stepwise different from the reference clock based on the phase of the received DQS signal. Specifically, the clock phase adjustment circuit 20 adjusts the phase of the received DQS signal, and generates DQS_DLL # A to DQS_DLL # G signals that are phase-shifted in stages. Then, the clock phase adjustment circuit 20 transmits the generated DQS_DLL # A signal to DQS_DLL # G signal to the data sampling circuits A31 to G38.
  • FIG. 3 is a diagram for explaining an example of the clock phase adjustment circuit 20 according to the first embodiment.
  • the clock phase adjustment circuit 20 has a DLL (Delay Locked Loop) circuit in which DLY # 1 to # 13, which are a plurality of delay elements that delay the phase of the DQS signal, are connected in series.
  • DLY # 1 to # 13 which are a plurality of delay elements that delay the phase of the DQS signal, are connected in series.
  • DLY # 1 to # 13 are a plurality of delay elements that delay the phase of the DQS signal.
  • the number of DLYs is merely an example, and a DLL circuit in which DLYs having any number and any delay performance are installed can be used.
  • Such a clock phase adjustment circuit 20 When such a clock phase adjustment circuit 20 receives a DQS signal, it transmits the received DQS signal to the DLL circuit. Then, the clock phase adjustment circuit 20 creates a plurality of signals in which the phase of the received DQS signal is delayed in stages by using each DLY in stages.
  • the clock phase adjustment circuit 20 includes a selector 21 that selects and outputs a reference clock and a plurality of clocks from signals output from each DLY in accordance with a phase correction signal received from a phase shift determination circuit 40 described later. . Specifically, the selector 21 acquires a signal output from each DLY, selects one of the acquired signals as a reference clock according to a result of an initial phase correction process described later, and selects the selected signal. To the data sampling circuit D35 as a DQS_DLL # D signal.
  • the selector 21 selects, as a clock, a plurality of signals having a phase advanced from the DQS_DLL # D signal and a plurality of signals having a phase sent from the signal selected as the reference clock, and selects each selected signal. Output.
  • the phase deviation determination circuit 40 described later is used by the data sampling circuit that acquires the data that does not match using the phase of the reference clock as a reference. Determine the phase direction of the clock. Then, the phase shift determination circuit 40 transmits to the clock phase adjustment circuit 20 a phase correction signal indicating the determined phase direction and the number of data that does not match.
  • the selector 21 receives the phase correction signal and uses the signal selected as the reference clock immediately before as a reference, and the number indicated by the phase correction signal in the direction opposite to the direction indicated by the phase correction signal. A signal whose phase is shifted by a distance is selected as a reference clock.
  • the selector 21 selects a signal output from the DLY # 10 as a DQS_DLL # D signal that is a reference clock based on an initial phase correction process described later. Then, the selector 21 transmits the DQS_DLL # D signal to the data sampling circuit D35.
  • the selector 21 selects each signal output from DLY # 4 to # 6 as the DQS_DLL # A to #C signal. Then, the selector 21 transmits the DQS_DLL # A to #C signals to the data sampling circuits A31, B33, and C34, respectively.
  • the selector 21 selects the signals output from DLY # 8 to # 10 as DQS_DLL # E to #G signals. Then, the selector 21 transmits the DQS_DLL # E to #G signals to the data sampling circuits E36 to G38, respectively.
  • the selector 21 receives a phase correction signal from the phase shift determination circuit 40
  • the selector 21 receives a phase correction signal indicating “ ⁇ 2” from a phase shift determination circuit 40 described later.
  • the selector 21 selects, as a new reference clock signal, a signal output by the DLY installed two stages before the DLY that outputs the signal selected immediately before as the reference clock.
  • the selector 21 when the selector 21 receives the phase correction signal indicating “ ⁇ 2” when the signal output from the DLY # 7 is selected as the reference clock signal, the selector 21 receives the DLY # 2 that is two before the DLY # 7. 5 is newly selected as a reference clock signal.
  • the selector 21 when the selector 21 receives the phase correction signal indicating “+2”, the signal output from the DLY that is installed two stages after the DLY that outputs the signal selected as the reference clock immediately before is output. As a new reference clock signal.
  • the selector 21 when the selector 21 receives the phase correction signal indicating “+2” when the signal output from DLY # 7 is selected as the reference clock, the selector 21 outputs the signal output from DLY # 9 as a new reference clock signal. select.
  • the selector 21 generates a reference clock having a new phase from a plurality of signals generated by the DLL circuit based on the DQS signal and a plurality of clocks based on the phase correction signal received from the phase shift determination circuit 40. select. For this reason, when the phase shift between the DQ signal and the DQS signal is detected by the phase shift determination circuit 40 described later, the selector 21 immediately sets the phase of the reference clock signal in the direction opposite to the phase shift. It can be corrected.
  • the data sampling circuits A31 to G38 acquire data from the DQ signal by using different clocks among the reference clock and the plurality of clocks generated by the clock phase adjustment circuit 20.
  • the data sampling circuits A31 to G38 will be described in detail.
  • the high-speed data receiving circuit 10 receives a DQ signal in which DQ # 0 to # 3 signals are multiplexed.
  • the data sampling circuits B33 to G38 are not shown in detail, but the data sampling circuits B33, C34, and E36 to G38 have the same circuits as the data sampling circuit A31. Further, the data sampling circuit D35 does not have a comparator, and has only an FF that acquires information from the DQ signal.
  • the data sampling circuit A31 includes flip-flops (hereinafter simply referred to as FF) # 0 to # 3 and a comparator A32.
  • the FFs # 0 to # 3 receive the DQ # 0 signal to DQ # 3 signal and the DQS_DLL # A signal from the clock phase adjustment circuit 20, respectively.
  • Each of the FFs # 0 to # 3 takes in the voltage value of the DQ # 0 to # 3 signals triggered by the transition of the voltage value of the received DQS_DLL #A signal to a state higher than a predetermined threshold. That is, each of the FFs # 0 to # 3 acquires information from the DQ signal at the timing indicated by the DQS_DLL # A signal generated by the clock phase adjustment circuit 20.
  • the comparator A32 acquires DQ # D0 to D3 together with information acquired by the FFs # 0 to # 3 of the data sampling circuit A31. Then, the comparator A32 determines whether or not the information acquired by each of the FFs # 0 to # 3 of the data sampling circuit A31 matches the information acquired by the data sampling circuit D35, that is, DQ # D0 to D3. .
  • the data sampling circuit D35 acquires information from the DQ signal using the DQS_DLL # D signal selected as the reference clock. For this reason, the comparator A32 is information acquired from the same signal, and is acquired based on the phase of the DQS_DLL # A signal and information acquired based on the phase of the DQS_DLL # D signal that is the reference clock. Whether or not matches. Thereafter, the comparator A32 notifies the phase shift determination circuit 40 of the determination result as to whether or not the information acquired by the data sampling circuit A31 matches DQ # D0 to D3.
  • the data sampling circuit B33, the data sampling circuit C34, and the data sampling circuits E36 to G38 use a comparator included in each circuit to determine whether or not DQ # D0 to D3 matches the information acquired by the own device. . Then, the data sampling circuit B33, the data sampling circuit C34, and the data sampling circuits E36 to G38 notify the phase shift determination circuit 40 of the determination result as to whether or not the DQ # D0 to D3 matches the information acquired by the own device. To do.
  • the data sampling circuit D35 acquires information from the DQ signal using the DQS_DLL # D signal received from the clock phase adjustment circuit 20. Then, the data sampling circuit D35 transmits the acquired information as DQ # D0 to D3 to the comparators of the other data sampling circuits A31, B33, C34, and E36 to G38. Further, the data sampling circuit D35 outputs DQ # D0 to D3 as information received from the memory 5 to other circuits included in the I / O device control circuit 1.
  • each of the data sampling circuits A31 to C34 acquires information from the DQ signal using a clock whose phase is advanced from the reference clock used by the data sampling circuit D35. Then, each of the data sampling circuits A31 to C34 notifies the phase shift determination circuit 40 of the determination result as to whether or not the information acquired by the device itself matches DQ # D0 to D3.
  • each of the data sampling circuits E36 to G38 acquires information from the DQ signal using a clock whose phase is slower than that of the reference clock used by the data sampling circuit D35. Then, each of the data sampling circuits E36 to G38 notifies the phase shift determination circuit 40 of the determination result as to whether or not the information acquired by the own device matches DQ # D0 to D3.
  • the phase shift determination circuit 40 determines whether or not the information acquired by each of the data sampling circuits A31, B33, C34, and E36 to G38 matches DQ # D0 to D3. Then, when information different from DQ # D0 to D3 is acquired, the phase shift determination circuit 40 performs DQS_DLL # in a direction opposite to the phase of the signal used by the data sampling circuit that acquired the mismatched information. The phase of the D signal is corrected. That is, the phase shift determination circuit 40 detects a phase shift between the DQS signal and the DQ signal, and performs correction in consideration of the detected phase shift.
  • the phase shift determination circuit 40 acquires notifications from the comparators included in the data sampling circuits A31 to G38. Then, the phase shift determination circuit 40 determines whether there is a circuit that has acquired information that does not match DQ # D0 to D3 based on the acquired notification. Further, the phase shift determination circuit 40 determines that the phase shift state is “state 0” that does not require correction when all pieces of information acquired by the data sampling circuits A31 to G38 match.
  • the phase shift determination circuit 40 matches the information acquired by the data sampling circuits C34 and E36 with DQ # D0 to D3. It is determined whether or not. Further, when the information acquired by each of the data sampling circuits C34 and E36 matches with DQ # D0 to D3, the phase shift determination circuit 40 and the information acquired by each of the data sampling circuits A31 to C34 and DQ # D0 to D3 Whether or not matches. In addition, the phase shift determination circuit 40 determines whether or not the information acquired by the data sampling circuits E36 to G38 matches the DQ # D0 to D3.
  • the phase shift determination circuit 40 determines that the phase shift state is “state 1”. ". If the phase shift determination circuit 40 determines that the phase shift state is “state 1”, the phase shift determination circuit 40 counts the number of data sampling circuits that have acquired information that does not match DQ # D0 to D3.
  • the phase shift determination circuit 40 determines the phase direction of the clock signal used by the data sampling circuit that acquired information different from DQ # D0 to D3 with reference to the phase of the DQS_DLL # D signal. Then, the phase shift determination circuit 40 generates a phase correction signal indicating the determined phase direction and the number of counted data sampling circuits, and transmits the generated phase correction signal to the clock phase adjustment circuit 20.
  • the phase of the DQ signal when the phase of the DQ signal is shifted earlier than the phase of the DQS signal, the information acquired based on the DQS_DLL # E to #G signals having a phase slower than the DQS_DLL # D signal and the DQS_DLL # D Information acquired based on the signal does not match.
  • the phase of the DQ signal is shifted in a direction slower than the phase of the DQS signal, information acquired based on the DQS_DLL # A to #C signals having a phase earlier than the DQS_DLL # D signal and the DQS_DLL # D Information acquired based on the signal does not match.
  • the phase shift determination circuit 40 detects the magnitude and direction of the phase shift between the DQS signal and the DQ signal based on the notification acquired from the comparators included in the data sampling circuits A31 to G38. Then, the phase shift determination circuit 40 generates a phase correction signal indicating the magnitude and direction of the detected phase shift, and transmits the generated phase correction signal to the clock phase adjustment circuit 20.
  • phase shift determination circuit 40 is in “state 2” where the phase shift state cannot be corrected. Determine. In such a case, the high-speed data receiving circuit 10 temporarily suspends operation and executes the initial phase correction process again.
  • the phase shift determination circuit 40 determines that the state of phase shift is “state 0” that is not corrected. In such a case, the phase shift determination circuit 40 does not generate a phase correction signal, but holds the phase of each DQS_DLL # A to #G signal generated by the clock phase adjustment circuit 20.
  • the phase shift determination circuit 40 obtains notification that information that does not match DQ # D0 to D3 has been obtained from the comparators of the data sampling circuit A31 and the data sampling circuit B33.
  • the phase shift determination circuit 40 acquires notification that information matching DQ # D0 to D3 has been acquired from the comparators of the data sampling circuits C34 and E36 to G38.
  • the phase shift determination circuit 40 determines that the phase shift state is “state 1”. In addition, the phase shift determination circuit 40 determines that the data sampling circuits A31 and B32 using the clock whose phase is advanced from the DQS_DLL # D signal have acquired erroneous information. In such a case, the phase shift determination circuit 40 generates a phase correction signal indicating “+2” in order to delay the phase of the DQS_DLL # D signal by two DLYs of the clock phase adjustment circuit 20, and generates the generated phase correction. The signal is transmitted to the clock phase adjustment circuit 20.
  • the phase shift determination circuit 40 acquires a notification that information that does not match DQ # D0 to D3 has been acquired only from the comparator of the data sampling circuit G38. In such an example, the phase shift determination circuit 40 determines that the phase shift state is “state 1”, and advances the phase of the DQS_DLL # D signal by one DLY. A correction signal is generated, and the generated phase correction signal is transmitted to the clock phase adjustment circuit 20.
  • the phase shift determination circuit 40 acquires a notification that information that does not match DQ # D0 to D3 has been acquired from the comparators of the data sampling circuits A31, B33, and C34. In such an example, the phase shift determination circuit 40 determines that the state of phase shift is “state 2” that cannot be corrected. In such a case, the high-speed data receiving circuit 10 temporarily suspends operation and executes the initial phase correction process again.
  • the phase shift determination circuit 40 notifies the fact that information that does not match at the same time is acquired from any of the comparators of the data sampling circuits A31, B33, and C34 and any of the comparators of the data sampling circuits E36 to G38. get. In such an example, the phase shift determination circuit 40 determines that the phase shift is “state 2” that cannot be repaired. In such a case, the high-speed data receiving circuit 10 temporarily suspends operation and executes the initial phase correction process again.
  • the phase shift determination circuit 40 determines whether or not the information acquired by each of the data sampling circuits A31 to C34 and E36 to G38 matches DQ # D0 to D3. Then, the phase shift determination circuit 40 determines the direction of the phase of the clock used by the data sampling circuit that has acquired non-matching information with reference to the number of data sampling circuits that have acquired non-matching information and the phase of the DQS_DLL # D signal. The phase correction signal shown is generated. Thereafter, the phase shift determination circuit 40 transmits the generated phase correction signal to the clock phase adjustment circuit 20.
  • the phase shift determination circuit 40 uses the phase of the DQS_DLL # D signal as a reference, and the phase of each of the DQS_DLL # A to #G signals is opposite to the phase of the clock used by the data sampling circuit that acquired the mismatched information. Correct. For this reason, the high-speed data receiving circuit 10 can continuously acquire information appropriately from the DQ signal.
  • the phase shift determination circuit 40 detects the phase shift by comparing the information acquired by the data sampling circuits A31 to G38, and determines the phase of the DQS_DLL # A to #G signals according to the detected phase shift. to correct. For this reason, the high-speed data receiving circuit 10 can acquire information appropriately even when the phase of the data signal and the clock signal is shifted.
  • the phase shift determination circuit 40 continuously detects the phase shift between the DQS signal and the DQ signal each time the data sampling circuits A31 to G38 acquire information, and according to the detected phase shift, The phase of each DQS_DLL # A to #G signal is continuously corrected. Therefore, the phase shift determination circuit 40 appropriately corrects the phase of each signal DQS_DLL # A to #G signal while the phase shift is “state 1”, and the phase shift is changed to “state 2”. Can be deterred.
  • the difference between the phase of the DQS signal and the phase of the DQ signal changes only slightly in one reading cycle unit. That is, the phase shift between the DQS signal and the DQ signal transitions from “state 0” to “state 1” and then transitions to “state 2” in the process of continuously receiving the DQ signal from the memory 5. To do. However, since the phase shift determination circuit 40 continues to correct the phase of each DQS_DLL # A to #G signal, the phase shift of each signal DQS_DLL # A to #G signal is appropriately corrected, and the phase shift is “state 2”. Can be prevented.
  • the high-speed data receiving circuit 10 can keep the timing margin between the DQS signal and the DQ signal, eliminate the need for the initial phase correction process again, and avoid the system operation stop leading to performance degradation.
  • FIG. 4 is a diagram for explaining the initial phase correction processing.
  • the high-speed data receiving circuit 10 and the memory 5 store a training pattern that is predetermined information.
  • the high-speed data receiving circuit receives a DQ signal in which the training pattern stored in the memory 5 is stored using an arbitrary data sampling circuit.
  • the high-speed data receiving circuit 10 transmits the DQS signal transmitted from the memory 5 to the clock phase adjusting circuit 20 and delays the phase of the DQS signal. Then, the high-speed data receiving circuit 10 acquires information from the DQ signal using the DQS signal whose phase is shifted. Thereafter, the high-speed data receiving circuit 10 uses the comparator 50 to determine whether or not the training pattern stored in advance matches the acquired information.
  • the high-speed data receiving circuit 10 sequentially changes the amount of delay of the phase of the DQS signal, and acquires information that matches the stored training pattern for all the ranges that the clock phase adjustment circuit 20 can delay. Determine if you can. Thereafter, the high-speed data receiving circuit 10 uses, as an initial phase correction amount, the center of the range in which the information that matches the training pattern can be acquired from all the ranges in which the clock phase adjustment circuit 20 can delay the phase of the DQS signal. adopt.
  • the high-speed data receiving circuit 10 receives a DQ signal and a DQS signal shown as external reception signals in FIG. In such a case, as indicated by phase adjustments # 1 to # 4 in FIG. 5, the high-speed data receiving circuit 10 sequentially changes the amount of delay of the phase of the DQS signal, and the amount of delay is reduced. Training patterns are acquired using different DQS_DLLs # 1 to # 4. In the example shown in FIG. 5, the high-speed data receiving circuit 10 obtains an accurate training pattern when DQS_DLL # 1 to # 3 are used.
  • the high-speed data receiving circuit 10 determines that the center DQS_DLL # 2 is the optimum phase within the range in which the training pattern can be normally acquired. Thereafter, the high-speed data receiving circuit 10 employs the delay amount of DQS_DLL # 2 as the initial predetermined amount with reference to the phase of the DQS signal. That is, the high-speed data receiving circuit 10 selects the signal selected as DQS_DLL # 2 as the DQS_DLL # D signal.
  • FIG. 5 is a diagram for explaining the amount of phase correction in the initial phase correction processing.
  • FIG. 6 is a diagram for explaining the correction process executed in the state 0.
  • the broken line in FIG. 6 indicates the phase timing at which the data sampling circuit D35 acquires information.
  • the x marks in the received data DQ [0] to [3] in FIG. 6 indicate the timing at which the information of the multiplexed DQ # 0 to # 3 signals is switched. That is, the received data DQ [0] to [3] in FIG. 6 describes the data eye of each DQ # 0 to # 3 signal.
  • ⁇ indicates the phase timing at which the data sampling circuits A31 to G38 acquire information. Further, ⁇ in FIG. 6 indicates information acquired by each of the data sampling circuits A31 to G38.
  • the information acquired by each of the data sampling circuits A31 to G38 matches with “1010”. For this reason, the high-speed data receiving circuit 10 acquires information from the next data eye without performing phase correction of the DQS_DLL # A to #G signals used by the data sampling circuits A31 to G38.
  • FIG. 7 is a diagram for explaining the state 1.
  • FIG. 8 is a diagram for explaining a correction process executed in the case of the state 1.
  • FIG. 9 is a diagram for explaining a correction result by the correction process.
  • the information acquisition timing of each of the data sampling circuits F37 and G38 overlaps with the timing at which the information of the DQ signal is switched, and information “1000” different from the data sampling circuit D35 is acquired. For this reason, the high-speed data receiving circuit 10 determines that the phase shift between the DQ signal and the DQS signal is “state 1”.
  • the high-speed data receiving circuit 10 advances the phase of the DQS_DLL # A to #G signals by two DLYs.
  • the high-speed data receiving circuit 10 can keep the timing at which each of the data sampling circuits A31 to G38 acquires information in the data eye, so that the phase shift is “state 0” as shown in FIG. Can be returned to.
  • FIG. 10 is a diagram for explaining the correction process and the result of the correction process.
  • the information acquisition timing of each of the data sampling circuits A31 and B33 overlaps with the timing at which the information of the DQ signal is switched, and information “1110” that is different from the data sampling circuit D35 is acquired. For this reason, the high-speed data receiving circuit 10 determines that the phase shift between the DQ signal and the DQS signal is “state 1”.
  • the high-speed data receiving circuit 10 delays the phases of the DQS_DLL # A to #G signals by two DLYs. As a result, the high-speed data receiving circuit 10 can keep the timing at which each of the data sampling circuits A31 to G38 acquires information in the data eye, so that the phase shift is “state 0” as shown in FIG. Can be returned to.
  • FIG. 11 is a diagram for explaining a correction process executed in the case of the state 2.
  • the timing at which the data sampling circuit D35 acquires the information reaches the boundary at which the information of the DQ signal is switched. It is off.
  • the high-speed data receiving circuit 10 stops receiving the DQ signal without performing correction, and executes the initial phase correction process again.
  • FIG. 12 is a diagram for explaining the phase correction amount.
  • FIG. 12 shows an example of whether or not the information acquired by the data sampling circuits A31 to C34 and E36 to G38 matches the information acquired by the data sampling circuit D35.
  • the high-speed data receiving circuit 10 does not correct the phases of DQS_DLL # A to #G in the “state 0”.
  • the high-speed data receiving circuit 10 delays the phases of DQS_DLL # A to #G by one DLY.
  • the high-speed data receiving circuit 10 delays the phases of DQS_DLL # A to #G by two DLYs.
  • the high-speed data receiving circuit 10 advances the phase of DQS_DLL # A to #G by one DLY. Further, when the data sampling circuits F37 and G38 acquire information different from the data sampling circuit D35, the high-speed data receiving circuit 10 advances the phases of DQS_DLL # A to #G by two DLYs. Further, in the case of “state 2”, the high-speed data receiving circuit 10 performs the initial correction process without correcting the phase of DQS_DLL # A to #G.
  • FIG. 13 is a flowchart for explaining the processing flow of the high-speed data receiving circuit according to the first embodiment.
  • the high-speed data receiving circuit 10 starts processing with the system being activated as a trigger.
  • the high-speed data receiving circuit 10 executes an initial phase adjustment process (step S101). Next, the high-speed data receiving circuit 10 compares the information acquired by each of the data sampling circuits A31 to G38, and detects a phase variation (step S102). Next, the high-speed data receiving circuit 10 determines whether or not a phase variation is detected (step S103).
  • the high-speed data receiving circuit 10 determines whether or not the phase variation is within a correctable range (Step S104). That is, the high-speed data receiving circuit 10 determines whether the phase shift is “state 1” or “state 2”.
  • step S104 when the high-speed data receiving circuit 10 determines that the phase variation is not within the correctable range (No at Step S104), that is, when it is determined that the phase shift is “state 2”, The initial phase adjustment process is executed again (step S101).
  • step S104 when the high-speed data receiving circuit 10 determines that the phase variation is within the correctable range (Yes in step S104), that is, when it is determined that the phase shift is “state 1”, The phases of DQS_DLL # A to #G are corrected by the phase correction amount (step S105).
  • the high-speed data receiving circuit 10 determines whether or not the process of receiving information has ended (step S106). And when the process which receives information is complete
  • FIG. 14 is a flowchart for explaining the flow of the phase fluctuation observation process.
  • the high-speed data receiving circuit 10 starts the processing with the initial phase adjustment process being performed (step S ⁇ b> 101 in FIG. 13).
  • the high-speed data receiving circuit 10 compares each information acquired by each of the data sampling circuits A31, B33, C34, E36 to G38 with the information acquired by the data sampling circuit D35 (step S201). Next, the high-speed data receiving circuit 10 determines whether or not all the information acquired by each of the data sampling circuits A31, B33, C34, E36 to G38 matches the information acquired by the data sampling circuit D35 ( Step S202). That is, the high-speed data receiving circuit 10 determines whether all pieces of information acquired by the data sampling circuits A31 to G38 match.
  • the high-speed data receiving circuit 10 determines whether the information acquired by the data sampling circuits C34 to E36 matches (step S202). Step S203). That is, the high-speed data receiving circuit 10 determines whether or not DQ # D0 to D3 as the reference plane matches each information acquired by the data sampling circuits C34 and E36.
  • step S204 the high-speed data receiving circuit 10 determines whether or not the information acquired by the data sampling circuits A31 to C34 or the data sampling circuits E36 to G38 matches DQ # D0 to D3.
  • the high-speed data receiving circuit 10 determines that the phase shift is “state 1” when it is determined that the information acquired by the reference plane and the sampling values of either one of the front and rear are identical (Yes in step S204). (Step S205). Further, the high-speed data receiving circuit 10 calculates a phase correction amount (step S206), and thereafter ends the phase fluctuation observation process.
  • the high speed data receiving circuit 10 determines that the phase shift is “state 2” (step S207). In addition, when the high-speed data receiving circuit 10 determines that the information acquired by the reference plane does not match the sampling value of one of the front and rear (No in step S204), the high-speed data receiving circuit 10 determines that the phase shift is “state 2”. (Step S207). Thereafter, the high-speed data receiving circuit 10 ends the phase fluctuation observation process.
  • the high-speed data receiving circuit 10 determines that the phase shift is “state 0” (Step S208). Thereafter, the high-speed data receiving circuit 10 ends the phase fluctuation observation process.
  • the high-speed data receiving circuit 10 As described above, the high-speed data receiving circuit 10 according to the first embodiment generates a plurality of clocks having different phases, and acquires a plurality of data from the received DQ signal by using different clocks. In addition, the high-speed data receiving circuit 10 determines whether or not each acquired data matches, and if it is determined that there is data that does not match other data, the high-speed data receiving circuit 10 generates the data in a direction that does not cause data mismatch. Correct the clock phase.
  • the high-speed data receiving circuit 10 can appropriately acquire information from a data signal such as a DQ signal. That is, the high-speed data receiving circuit 10 acquires information from the received DQ signals using clock signals having different phases, and determines whether or not the acquired information matches, thereby detecting a phase shift. After that, when detecting the phase shift, the high-speed data receiving circuit 10 corrects the phase of the clock signal generated in the direction to cancel the detected phase shift, so that the phase difference between the DQS signal and the DQ signal varies. Information can be appropriately acquired even when the error occurs.
  • the high-speed data receiving circuit 10 generates DQS_DLL # A to #G signals that are clocks whose phases are gradually different based on the DQS signal, and uses the generated DQS_DLL # A to #G signals to generate the DQ signal Get information from. Also, the high-speed data receiving circuit 10 determines whether the information acquired using the reference DQS_DLL # D signal matches the information acquired using other DQS_DLL # A to #C and #E to #G signals. Is determined.
  • the high-speed data receiving circuit 10 uses the phase of the DQS_DLL # D signal as a reference and is opposite to the phase of the clock used when acquiring the mismatched information. In this direction, the phases of DQS_DLL # A to #G are corrected. For this reason, the high-speed data receiving circuit 10 can appropriately acquire information from a data signal such as a DQ signal.
  • the high-speed data receiving circuit 10 acquires information using a plurality of clocks each having a different phase, and determines whether the signal acquired using the DQS_DLL # D signal matches other information. Thus, a phase shift between the DQS signal and the DQ signal is detected. Since the high-speed data receiving circuit 10 corrects the timing for acquiring information according to the detected phase shift, the phase between the DQS signal and the DQ signal due to signal fluctuations due to changes in the operating environment such as temperature and voltage. Information can be appropriately acquired even when different fluctuations occur.
  • the high-speed data receiving circuit 10 can detect the phase fluctuation and correct the phase of each clock before the influence of the phase fluctuation occurs on the information acquired by the data sampling circuit D35 which is the reference plane. . For this reason, the high-speed data receiving circuit 10 can continuously acquire appropriate information. In addition, since the high-speed data receiving circuit 10 can appropriately perform phase correction during operation, it is possible to construct a highly reliable system without interrupting reception processing due to initial phase correction during operation. Is possible.
  • the high-speed data receiving circuit 10 uses a DLL circuit to generate a plurality of signals having different phases from the received DQS signal in a stepwise manner, and based on the magnitude and direction of the phase shift, To select new DQS_DLL # A to #G signals. For this reason, the high-speed data receiving circuit 10 can immediately correct the phase of the DQS_DLL # A to #G signals. As a result, the frequency of the received DQ signal and DQS signal is high and the data eye is narrowed. In addition, it is possible to receive data with high reliability. Further, the high-speed data receiving circuit 10 can eliminate a complicated circuit.
  • the high-speed data receiving circuit 10 selects one signal from among a plurality of signals output from the DLL circuit as a DQS_DLL # D signal that is a reference clock. Then, the high-speed data receiving circuit uses DQS_DLL # A to #C signals as signals having a phase advanced from the DQS_DLL # D signal, and DQS_DLL # E to #G signals as signals having a phase sent from the DQS_DLL # D signal. Choose as.
  • the high-speed data receiving circuit 10 can detect the sign of phase fluctuation regardless of the direction in which the phase of the DQS signal and the phase of the DQ signal are shifted. As a result, the high-speed data receiving circuit 10 corrects the phases of the DQS_DLL # A to #G signals and continuously acquires appropriate information regardless of the direction in which the phase of the DQS signal and the phase of the DQ signal are shifted. Can do.
  • the high-speed data receiving circuit 10 counts the number of data sampling circuits that have acquired information different from the data sampling circuit D35. Further, the high-speed data receiving circuit 10 determines the phase direction of the used signal in the data sampling circuit that has acquired information different from the data sampling circuit D35 with reference to the phase of the DQS_DLL # D signal.
  • the high-speed data receiving circuit 10 newly generates a signal whose phase is shifted by the same number of stages as the counted number in a direction opposite to the determined phase direction with reference to the signal selected as the DQS_DLL # D signal. Selected as DQS_DLL # A to #G signals.
  • the high-speed data receiving circuit 10 can correct the phase appropriately. That is, since the high-speed data receiving circuit 10 corrects the phase of each DQS_DLL # A to #G signal according to the amount of phase shift, the timing at which each of the data sampling circuits A31 to G38 obtains information is determined according to the DQ signal. Can fit within the data eye.
  • the above-described high-speed data receiving circuit 10 detects a phase shift, it corrects the phase of each DQS_DLL # A to #G signal by the same amount as the detected phase shift.
  • the embodiment is not limited to this.
  • a signal having a phase that differs by the half cycle of the DQ signal in a direction opposite to the direction in which the phase has shifted is transferred to the new DQS_DLL # A ⁇ It may be selected as the #G signal.
  • FIG. 15 is a diagram for explaining another example of the correction process.
  • the data sampling circuits F37 and G38 acquire information different from the data sampling circuit D35.
  • the high-speed data reception circuit 10a according to the second embodiment may reselect the phase of each DQS_DLL # A to #G signal so that it is advanced by half the phase of the DQ signal.
  • the high-speed data receiving circuit 10a determines the period of the timing at which the information of the DQ signal is switched in the initial phase adjustment process, and counts the number of DLYs that delay the phase of the signal by a half period of the determined period. To do. In the example shown in FIG. 15, the high-speed data receiving circuit 10a selects, as a new DQS_DLL # D signal, a signal output from the preceding DLY by the counted number based on the signal selected as the DQS_DLL # D signal. fix.
  • the high-speed data receiving circuit 10a uses the signal output from the subsequent DLY as a new DQS_DLL # D signal. Reselect as.
  • any data sampling circuit when information different from the data sampling circuit D35 is acquired, there is a timing at which the information is acquired and a timing at which the information of the DQ signal is switched. It is thought that it has approached. Therefore, as shown in FIG. 15, when the phase shift is detected, the high-speed data receiving circuit 10a sets the phase of each DQS_DLL # A to #G signal in the direction opposite to the detected phase shift. Reselect to advance half the phase of the DQ signal.
  • the high-speed data receiving circuit 10a can reduce the number of times of correcting the phases of the DQS_DLL # A to #G. Further, since the high-speed data receiving circuit 10a can perform appropriate phase correction even if the phase difference between the DQS_DLL # A to #G is reduced, the scale of the DLL circuit can be reduced.
  • the high-speed data receiving circuit 10a can perform appropriate phase correction even if the phase difference between the DQS_DLL # A to #G is reduced, the data eye can be appropriately selected even when the frequency of the DQ signal is large. Information can be acquired within a certain range.
  • the high-speed data receiving circuits 10 and 10a described above receive the DQ signal and the DQS signal, and acquire information from the DQ signal at a timing based on the received DQS signal.
  • the embodiment is not limited to this, and other than the protocol using the DQ signal and the DQS signal, the embodiment is appropriately applied to a protocol using a signal storing data and a signal indicating timing at which the data is stored. You can do it.
  • the clock phase adjustment circuit 20 described above generates clock signals DQS_DLL # A to G having a plurality of different phases based on the received DQS signal.
  • the embodiment is not limited to this.
  • the clock phase adjustment circuit 20 simply outputs a plurality of DQS_DLL # A to G signals having a predetermined frequency and shifted phases, regardless of the phase of the DQS signal.
  • the phase of each signal initially output by the clock phase adjustment circuit 20 is determined by the above-described initial phase correction processing. Thereafter, the clock phase adjustment circuit 20 may correct the phase of each signal to be output based on the phase correction signal notified by the phase shift determination circuit 40.
  • the high-speed data receiving circuits 10 and 10a described above have a plurality of data sampling circuits A31 to G38 for acquiring information from the DQ signal.
  • the embodiment is not limited to this, and the high-speed data receiving circuits 10 and 10a may have any number of data sampling circuits as long as they are a plurality of data sampling circuits.
  • the above-described high-speed data receiving circuits 10 and 10a use the data sampling circuit D35 as a reference plane and determine whether or not DQ # D0 to D3 and information acquired by other circuits match.
  • the embodiment is not limited to this.
  • the high-speed data receiving circuits 10 and 10a may use an arbitrary data sampling circuit as a reference plane.
  • the high-speed data receiving circuits 10 and 10a described above did not have a comparator in the data sampling circuit D35.
  • the embodiment is not limited to this.
  • the same circuit may be applied to all the data sampling circuits, and one selected circuit may be used as the reference plane.
  • DLL circuit The high-speed data receiving circuits 10 and 10a described above use the DLL circuit to generate a plurality of clocks DQS_DLL # A to #G having phases that are stepwise different from the received DQS signal.
  • the embodiment is not limited to this.
  • the high-speed data receiving circuits 10 and 10a use an arbitrary method for generating a plurality of clocks whose phases are different in stages based on the received DQS signal.
  • DQS_DLL # A to #G may be generated.
  • the embodiment is not limited to this, and is realized by executing a program prepared in advance by an information processing apparatus that receives a data signal and a clock signal and an I / O (Input Output) apparatus control circuit. You may do it.
  • an example of a computer that executes a program having the same function as that of the high-speed data receiving circuit shown in the first embodiment will be described with reference to FIG.
  • FIG. 16 is a diagram for explaining an example of the data reception program.
  • a RAM Random Access Memory
  • ROM Read Only Memory
  • CPU Central Processing Unit
  • a generation program 131 In the ROM 130, a generation program 131, an acquisition program 132, a determination program 133, and a correction program 134 are stored in advance.
  • the programs 140 to 134 function as a generation process 141, an acquisition process 142, a determination process 143, and a correction process 144 by the CPU 140 reading out and executing the programs 131 to 134 from the ROM 130.
  • Each process 141 to 144 exhibits the same function as each part 10 to 40 shown in FIG.
  • the data receiving program described in the present embodiment can be realized by executing a program prepared in advance on a computer such as a personal computer or a workstation.
  • This program can be distributed via a network such as the Internet.
  • This program is recorded on a computer-readable recording medium such as a hard disk, flexible disk (FD), CD-ROM (Compact Disc Read Only Memory), MO (Magneto Optical Disc), DVD (Digital Versatile Disc).
  • the program can also be executed by being read from a recording medium by a computer. Further, this program can be executed as microcode executed on one chip such as ASIC, FPGA, SoC (System-on-a-chip).

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　高速データ受信回路（１０）は、互いに位相が異なる複数のクロックを生成するデータ受信回路である。また、高速データ受信回路（１０）は、生成した複数のクロックのうち、それぞれ異なるクロックを用いて、受信したデータ信号から複数のデータを取得する。また、高速データ受信回路（１０）は、取得した各データがそれぞれ一致するか否かを判定し、他のデータと一致しないデータが存在すると判定した場合には、データの不一致が発生しない方向に生成するクロックの位相を補正する。

Description

データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法
　本発明は、データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法に関する。
　従来、データ信号とクロック信号とを受信し、受信したクロック信号が示すタイミングに従って、データ信号から情報を取り出す技術が知られている。このような技術の一例として、データストローブ信号（以下、ＤＱＳ信号と記載する。）の立ち上がりエッジと立下りエッジとをトリガとして、データバス信号（以下、ＤＱ信号と記載する。）から情報を取り出す高速データ受信回路の技術が知られている。
　このような高速データ受信回路は、ＤＱＳ信号を受信した場合には、ＤＱ信号の有効領域（読み込み可能範囲）内でデータを取り出すため、受信したＤＱＳ信号の位相をＤＱ信号の位相よりも所定量だけ遅延させる。その後、高速データ受信回路は、位相を遅延させたＤＱＳ信号の立ち上がりエッジと立下りエッジとをトリガとして、ＤＱ信号から情報を取り出す。
　また、高速データ受信回路は、受信したＤＱＳ信号の位相をＤＱ信号の位相に対して正確に遅延させるため、位相変動量の基準となるクロックを生成し、生成したクロックとＤＱＳ信号との位相ズレを検出する。そして、高速データ受信回路は、検出した位相のズレに基づいて、ＤＱＳ信号の位相を補正し、ＤＱ信号から情報を取得する。
特表２００２－５３１９６６号公報 再公表２００８－０６８８５１号公報
　しかし、上述したＤＱＳ信号の位相と基準となるクロックの位相とのズレに応じてＤＱＳ信号の位相を補正する技術では、ＤＱ信号の位相とＤＱＳ信号の位相とにそれぞれ異なる変動が生じた場合には、ＤＱ信号から適切に情報を取得できないという問題があった。
　つまり、高速データ受信回路は、データ信号であるＤＱ信号とクロック信号であるＤＱＳ信号とを受信した場合には、位相変動量の基準となるクロックの位相と受信したＤＱＳ信号の位相とのズレに基づいて、ＤＱＳ信号の位相を補正する。このため、高速データ受信回路は、ＤＱ信号の位相とＤＱＳ信号の位相とに異なる変動が生じた場合には、ＤＱＳ信号の位相に誤った補正を行ってしまう。
　この結果、高速データ受信回路は、ＤＱ信号の位相とＤＱＳ信号の位相とに異なる変動が生じた場合には、データ化け等を発生させ、ＤＱ信号から適切に情報を取得することができない。つまり、高速データ受信回路は、データ信号の位相とクロック信号の位相とに異なる変動が生じた場合には、データ信号から適切に情報を取得することができない。
　本願に開示の技術は、一つの側面では、データ信号から情報を適切に取得する。
　一つの側面では、互いに位相が異なる複数のクロックを生成するデータ受信回路である。また、データ受信回路は、生成した複数のクロックのうち、それぞれ異なるクロックを用いて、受信したデータ信号から複数のデータを取得する。また、データ受信回路は、取得した各データがそれぞれ一致するか否かを判定し、他のデータと一致しないデータが存在すると判定した場合には、データの不一致が発生しない方向に生成するクロックの位相を補正する。
　本願に開示の技術は、一つの態様によれば、データ信号から情報を適切に取得する。
図１は、実施例１に係るＩ／Ｏ装置制御回路を説明するための図である。 図２は、実施例１に係る高速データ受信回路の一例を説明するための図である。 図３は、実施例１に係るクロック位相調整回路の一例を説明するための図である。 図４は、初期位相補正処理を説明するための図である。 図５は、初期位相補正処理における位相の補正量を説明するための図である。 図６は、状態０の場合に実行する補正処理を説明するための図である。 図７は、状態１を説明するための図である。 図８は、状態１の場合に実行する補正処理を説明するための図である。 図９は、補正処理による補正結果を説明するための図である。 図１０は、補正処理と補正処理による結果を説明するための図である。 図１１は、状態２の場合に実行する補正処理を説明するための図である。 図１２は、位相補正量を説明するための図である。 図１３は、実施例１に係る高速データ受信回路の処理の流れを説明するためのフローチャートである。 図１４は、位相変動観測処理の流れを説明するためのフローチャートである。 図１５は、補正処理の他の例を説明するための図である。 図１６は、データ受信プログラムの一例を説明するための図である。
　以下に添付図面を参照して本願に係るデータ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法について説明する。
　以下の実施例１では、図１を用いて、高速データ受信回路を有するＩ／Ｏ（Input　Output）装置制御回路の一例を説明する。図１は、実施例１に係るＩ／Ｏ装置制御回路を説明するための図である。
　図１に示すように、実施例１に係るＩ／Ｏ装置制御回路１は、メモリ５に記憶された情報を取得するメモリコントローラの一部として高速データ受信回路１０を有する。また、Ｉ／Ｏ装置制御回路１は、Ｉ／Ｏ装置２、Ｉ／Ｏ装置３、ＣＰＵ（Central　Processing　Unit）４、メモリ５と接続される。
　このような高速データ受信回路１０は、メモリ５に対して、読み取りコマンドを送信する。すると、メモリ５は、高速データ受信回路１０に対して、データ信号であるＤＱ信号とクロック信号であるＤＱＳ信号とを返信する。そして、高速データ受信回路１０は、ＤＱ信号とＤＱＳ信号とを受信した場合には、受信したＤＱＳ信号に基づくクロックを生成し、生成したクロックを用いて、ＤＱ信号から情報を取得する。
　また、高速データ受信回路１０は、メモリ５に記憶された情報の取得に先立って、従来技術と同様に、ＤＱＳ信号の位相をずらす量を決定する初期位相補正処理を実行する。なお、初期位相補正処理の具体的な処理内容については、後述する。
　次に、図２を用いて、高速データ受信回路１０が有する各部について説明する。図２は、実施例１に係る高速データ受信回路の一例を説明するための図である。図２に示す例では、高速データ受信回路１０は、クロック位相調整回路２０と、位相ズレ検出回路３０とを有する。また、位相ズレ検出回路３０は、複数のデータサンプリング回路Ａ３１～Ｇ３８、位相ズレ判定回路４０を有する。
　クロック位相調整回路２０は、受信したＤＱＳ信号の位相に基づいて、一つの基準クロック及び基準クロックと段階的に位相が異なる複数のクロックを生成する。具体的には、クロック位相調整回路２０は、受信したＤＱＳ信号の位相を調節し、それぞれ段階的に位相をずらしたＤＱＳ＿ＤＬＬ＃Ａ信号～ＤＱＳ＿ＤＬＬ＃Ｇ信号を生成する。そして、クロック位相調整回路２０は、生成したＤＱＳ＿ＤＬＬ＃Ａ信号～ＤＱＳ＿ＤＬＬ＃Ｇ信号を各データサンプリング回路Ａ３１～Ｇ３８へ送信する。
　以下、図３を用いて、クロック位相調整回路２０が実行する処理を具体的に説明する。図３は、実施例１に係るクロック位相調整回路２０の一例を説明するための図である。図３に示す例では、クロック位相調整回路２０は、ＤＱＳ信号の位相を遅延させる複数の遅延素子であるＤＬＹ＃１～＃１３を直列に接続したＤＬＬ（Delay　Locked　Loop）回路を有する。なお、ＤＬＹの数はあくまで一例であり、任意の数および任意の遅延性能を有するＤＬＹを設置するＤＬＬ回路を用いることができる。
　このようなクロック位相調整回路２０は、ＤＱＳ信号を受信した場合には、受信したＤＱＳ信号をＤＬＬ回路に伝達する。そして、クロック位相調整回路２０は、各ＤＬＹを段階的に用いることによって、受信したＤＱＳ信号の位相を段階的に遅延させた複数の信号を作成する。
　また、クロック位相調整回路２０は、後述する位相ズレ判定回路４０から受信した位相補正信号に応じて、各ＤＬＹが出力する信号から基準クロックと複数のクロックとを選択し、出力するセレクタ２１を有する。具体的には、セレクタ２１は、各ＤＬＹが出力した信号を取得し、後述する初期位相補正処理の結果に応じて、取得した信号のうち、一つの信号を基準クロックとして選択し、選択した信号をＤＱＳ＿ＤＬＬ＃Ｄ信号としてデータサンプリング回路Ｄ３５へ送信する。また、セレクタ２１は、ＤＱＳ＿ＤＬＬ＃Ｄ信号よりも進んだ位相を有する複数の信号と、基準クロックとして選択した信号よりも送れた位相を有する複数の信号とをクロックとして選択し、選択した各信号を出力する。
　ここで、後述する位相ズレ判定回路４０は、基準クロックを用いて取得したデータと一致しないデータが存在する場合は、基準クロックの位相を基準として、一致しないデータを取得したデータサンプリング回路が用いたクロックの位相の向きを判別する。そして、位相ズレ判定回路４０は、判別した位相の向きと一致しないデータの数とを示す位相補正信号をクロック位相調整回路２０に送信する。
　このような場合には、セレクタ２１は、位相補正信号を受信するとともに、直前に基準クロックとして選択した信号を基準とし、位相補正信号が示す向きとは反対の方向に、位相補正信号が示す数だけ位相をずらした信号を基準クロックとして選択する。
　以下、セレクタ２１が実行する処理について、具体例を挙げて説明する。例えば、セレクタ２１は、後述する初期位相補正処理に基づいて、ＤＬＹ＃１０が出力した信号を基準クロックであるＤＱＳ＿ＤＬＬ＃Ｄ信号として選択する。そして、セレクタ２１は、ＤＱＳ＿ＤＬＬ＃Ｄ信号をデータサンプリング回路Ｄ３５へ送信する。
　また、セレクタ２１は、ＤＬＹ＃７が出力した信号を基準クロックとして選択した場合には、ＤＬＹ＃４～＃６が出力した各信号をＤＱＳ＿ＤＬＬ＃Ａ～＃Ｃ信号として選択する。そして、セレクタ２１は、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｃ信号を、それぞれデータサンプリング回路Ａ３１、Ｂ３３、Ｃ３４へ送信する。
　また、セレクタ２１は、ＤＬＹ＃７が出力した信号を基準クロックとして選択した場合には、ＤＬＹ＃８～＃１０が出力した各信号をＤＱＳ＿ＤＬＬ＃Ｅ～＃Ｇ信号として選択する。そして、セレクタ２１は、ＤＱＳ＿ＤＬＬ＃Ｅ～＃Ｇ信号を、それぞれデータサンプリング回路Ｅ３６～Ｇ３８へ送信する。
　次に、セレクタ２１が位相ズレ判定回路４０から位相補正信号を受信した際の処理について、具体例を挙げて説明する。例えば、セレクタ２１は、ＤＬＹ＃７が出力した信号を基準クロックとして選択した際に、後述する位相ズレ判定回路４０から「－２」を示す位相補正信号を受信する。このような場合には、セレクタ２１は、直前に基準クロックとして選択した信号を出力するＤＬＹよりも２つ分前段に設置されたＤＬＹが出力する信号を新たな基準クロック信号として選択する。
　つまり、セレクタ２１は、ＤＬＹ＃７が出力した信号を基準クロック信号として選択した際に、「－２」を示す位相補正信号を受信した場合には、ＤＬＹ＃７よりも２つ前のＤＬＹ＃５が出力した信号を基準クロック信号として新たに選択する。
　また、例えば、セレクタ２１は、「＋２」を示す位相補正信号を受信した場合には、直前に基準クロックとして選択した信号を出力するＤＬＹよりも２つ分後段に設置されたＤＬＹが出力する信号を新たな基準クロック信号として選択する。例えば、セレクタ２１は、ＤＬＹ＃７が出力した信号を基準クロックとして選択した際に「＋２」を示す位相補正信号を受信した場合には、ＤＬＹ＃９が出力した信号を新たな基準クロック信号として選択する。
　このように、セレクタ２１は、位相ズレ判定回路４０から受信した位相補正信号に基づいて、ＤＬＬ回路がＤＱＳ信号に基づいて生成した複数の信号から新たな位相を有する基準クロックと複数のクロックとを選択する。このため、セレクタ２１は、後述する位相ズレ判定回路４０によってＤＱ信号とＤＱＳ信号との位相のズレが検出された場合には、位相のズレとは逆の方向に基準クロック信号の位相を即時に補正することができる。
　図２に戻って、データサンプリング回路Ａ３１～Ｇ３８は、クロック位相調整回路２０によって生成された基準クロックおよび複数のクロックのうち、それぞれ異なるクロックを用いて、ＤＱ信号からデータを取得する。以下、データサンプリング回路Ａ３１～Ｇ３８について詳しく説明する。
　なお、以下の説明では、高速データ受信回路１０は、ＤＱ＃０～＃３信号が多重化されたＤＱ信号を受信するものとする。また、図２では、各データサンプリング回路Ｂ３３～データサンプリング回路Ｇ３８の詳細な図示を省略したが、各データサンプリング回路Ｂ３３、Ｃ３４、Ｅ３６～Ｇ３８は、データサンプリング回路Ａ３１と同様の回路を有する。また、データサンプリング回路Ｄ３５は、比較器を有しておらず、ＤＱ信号から情報を取得するＦＦのみを有する。
　例えば、図２に示す例では、データサンプリング回路Ａ３１は、フリップフロップ（以下、単にＦＦとする。）＃０～＃３と比較器Ａ３２を有する。また、各ＦＦ＃０～＃３は、ＤＱ＃０信号～ＤＱ＃３信号と、クロック位相調整回路２０からＤＱＳ＿ＤＬＬ＃Ａ信号とを受信する。そして、各ＦＦ＃０～＃３は、受信したＤＱＳ＿ＤＬＬ＃Ａ信号の電圧値が所定の閾値よりも高い状態に遷移したことをトリガとして、ＤＱ＃０～＃３信号の電圧値を取り込む。つまり、各ＦＦ＃０～＃３は、クロック位相調整回路２０が生成したＤＱＳ＿ＤＬＬ＃Ａ信号が示すタイミングで、ＤＱ信号から情報を取得する。
　比較器Ａ３２は、データサンプリング回路Ａ３１の各ＦＦ＃０～＃３が取得した情報とともに、ＤＱ＃Ｄ０～Ｄ３を取得する。そして、比較器Ａ３２は、データサンプリング回路Ａ３１の各ＦＦ＃０～＃３が取得した情報と、データサンプリング回路Ｄ３５が取得した情報であるＤＱ＃Ｄ０～Ｄ３とが一致するか否かを判定する。
　ここで、データサンプリング回路Ｄ３５は、基準クロックとして選択されたＤＱＳ＿ＤＬＬ＃Ｄ信号を用いて、ＤＱ信号から情報を取得する。このため、比較器Ａ３２は、同一の信号から取得した情報であって、ＤＱＳ＿ＤＬＬ＃Ａ信号の位相に基づいて取得した情報と、基準クロックであるＤＱＳ＿ＤＬＬ＃Ｄ信号の位相に基づいて取得された情報とが一致するか否かを判別することとなる。その後、比較器Ａ３２は、データサンプリング回路Ａ３１が取得した情報と、ＤＱ＃Ｄ０～Ｄ３とが一致するか否かの判定結果を位相ズレ判定回路４０に通知する。
　データサンプリング回路Ｂ３３、データサンプリング回路Ｃ３４、データサンプリング回路Ｅ３６～Ｇ３８は、各回路が有する比較器を用いて、ＤＱ＃Ｄ０～Ｄ３と自装置が取得した情報とが一致するか否かを判別する。そして、データサンプリング回路Ｂ３３、データサンプリング回路Ｃ３４、データサンプリング回路Ｅ３６～Ｇ３８は、ＤＱ＃Ｄ０～Ｄ３と自装置が取得した情報とが一致するか否かの判定結果を位相ズレ判定回路４０に通知する。
　データサンプリング回路Ｄ３５は、クロック位相調整回路２０から受信したＤＱＳ＿ＤＬＬ＃Ｄ信号を用いて、ＤＱ信号から情報を取得する。そして、データサンプリング回路Ｄ３５は、取得した情報をＤＱ＃Ｄ０～Ｄ３として、他のデータサンプリング回路Ａ３１、Ｂ３３、Ｃ３４、Ｅ３６～Ｇ３８が有する比較器へ送信する。また、データサンプリング回路Ｄ３５は、ＤＱ＃Ｄ０～Ｄ３をメモリ５から受信した情報として、Ｉ／Ｏ装置制御回路１が有する他の回路へ出力する。
　このように、各データサンプリング回路Ａ３１～Ｃ３４は、データサンプリング回路Ｄ３５が用いる基準クロックよりも位相が進んだクロックを用いて、ＤＱ信号から情報を取得する。そして、各データサンプリング回路Ａ３１～Ｃ３４は、自装置が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致するか否かの判定結果を位相ズレ判定回路４０に通知する。
　また、各データサンプリング回路Ｅ３６～Ｇ３８は、データサンプリング回路Ｄ３５が用いる基準クロックよりも位相が遅いクロックを用いて、ＤＱ信号から情報を取得する。そして、各データサンプリング回路Ｅ３６～Ｇ３８は、自装置が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致するか否かの判定結果を位相ズレ判定回路４０に通知する。
　図２に戻って、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１、Ｂ３３、Ｃ３４、Ｅ３６～Ｇ３８が取得した情報とＤＱ＃Ｄ０～Ｄ３とがそれぞれ一致するか否かを判別する。そして、位相ズレ判定回路４０は、ＤＱ＃Ｄ０～Ｄ３と異なる情報が取得されていた場合には、一致しない情報を取得したデータサンプリング回路が用いた信号の位相とは逆の方向に、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を補正する。つまり、位相ズレ判定回路４０は、ＤＱＳ信号とＤＱ信号との位相のズレを検出し、検出した位相のズレを考慮した補正を行う。
　具体的には、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｇ３８が情報を取得する度に、各データサンプリング回路Ａ３１～Ｇ３８が有する各比較器からの通知を取得する。そして、位相ズレ判定回路４０は、取得した通知に基づいて、ＤＱ＃Ｄ０～Ｄ３と一致しない情報を取得した回路が存在するか否かを判定する。また、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｇ３８が取得した情報が全て一致する場合には、位相ズレの状態が補正不要な「状態０」であると判別する。
　また、位相ズレ判定回路４０は、ＤＱ＃Ｄ０～Ｄ３とは一致しない情報を取得した回路が存在する場合には、データサンプリング回路Ｃ３４、Ｅ３６が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致するか否かを判別する。また、位相ズレ判定回路４０は、各データサンプリング回路Ｃ３４、Ｅ３６が取得した情報がＤＱ＃Ｄ０～Ｄ３と一致する場合には、各データサンプリング回路Ａ３１～Ｃ３４が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致するか否かを判別する。あわせて、位相ズレ判定回路４０は、各データサンプリング回路Ｅ３６～Ｇ３８が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致するか否かを判別する。
　そして、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｃ３４又は各データサンプリング回路Ｅ３６～Ｇ３８が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致する場合には、位相ズレの状態が「状態１」であると判別する。また、位相ズレ判定回路４０は、位相ズレの状態が「状態１」であると判別した場合には、ＤＱ＃Ｄ０～Ｄ３とは一致しない情報を取得したデータサンプリング回路の数を計数する。
　また、位相ズレ判定回路４０は、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を基準として、ＤＱ＃Ｄ０～Ｄ３とは異なる情報を取得したデータサンプリング回路が用いたクロック信号の位相の向きを判別する。そして、位相ズレ判定回路４０は、判別した位相の向きと計数したデータサンプリング回路の数とを示す位相補正信号を生成し、生成した位相補正信号をクロック位相調整回路２０へ送信する。
　つまり、ＤＱ信号の位相がＤＱＳ信号の位相に比べて早い方向にずれた場合には、ＤＱＳ＿ＤＬＬ＃Ｄ信号よりも遅い位相を有するＤＱＳ＿ＤＬＬ＃Ｅ～＃Ｇ信号に基づいて取得した情報とＤＱＳ＿ＤＬＬ＃Ｄ信号に基づいて取得した情報とが一致しなくなる。また、ＤＱ信号の位相がＤＱＳ信号の位相に比べて遅い方向にずれた場合には、ＤＱＳ＿ＤＬＬ＃Ｄ信号よりも早い位相を有するＤＱＳ＿ＤＬＬ＃Ａ～＃Ｃ信号に基づいて取得した情報とＤＱＳ＿ＤＬＬ＃Ｄ信号に基づいて取得した情報とが一致しなくなる。
　このため、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｇ３８が有する比較器から取得した通知に基づいて、ＤＱＳ信号とＤＱ信号との位相ズレの大きさ及び向きを検出する。そして、位相ズレ判定回路４０は、検出した位相ズレの大きさ及び向きを示す位相補正信号を生成し、生成した位相補正信号をクロック位相調整回路２０へ送信する。
　ここで、ＤＱＳ信号とＤＱ信号との位相差があまりにも大きく、データサンプリング回路Ｃ３４、Ｅ３６が取得した情報が、ＤＱ＃Ｄ０～Ｄ３と異なる場合には、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を正確に補正できるとは言い難い。そこで、位相ズレ判定回路４０は、データサンプリング回路Ｃ３４、Ｅ３６が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致しない場合には、位相のズレの状態が補正可能ではない「状態２」であると判別する。このような場合には、高速データ受信回路１０は、稼働を一時中断して、初期位相補正処理を再度実行する。
　また、位相ズレ判定回路４０は、全てのデータサンプリング回路Ａ３１～Ｇ３８が取得した情報が一致する場合には、位相のズレの状態を補正しない「状態０」であると判別する。このような場合には、位相ズレ判定回路４０は、位相補正信号を生成せず、クロック位相調整回路２０が生成する各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を保持する。
　次に、具体例を用いて、位相ズレ判定回路４０が実行する処理の流れを説明する。例えば、位相ズレ判定回路４０は、データサンプリング回路Ａ３１およびデータサンプリング回路Ｂ３３の比較器から、ＤＱ＃Ｄ０～Ｄ３と一致しない情報を取得した旨の通知を取得する。また、位相ズレ判定回路４０は、データサンプリング回路Ｃ３４、Ｅ３６～Ｇ３８の比較器から、ＤＱ＃Ｄ０～Ｄ３と一致する情報を取得した旨の通知を取得する。
　このような例では、位相ズレ判定回路４０は、位相のズレの状態が「状態１」であると判別する。また、位相ズレ判定回路４０は、ＤＱＳ＿ＤＬＬ＃Ｄ信号よりも位相が進んだクロックを用いるデータサンプリング回路Ａ３１、Ｂ３２が、誤った情報を取得したと判別する。このような場合には、位相ズレ判定回路４０は、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相をクロック位相調整回路２０のＤＬＹ二つ分遅らせるため、「＋２」を示す位相補正信号を生成し、生成した位相補正信号をクロック位相調整回路２０に送信する。
　また、例えば、位相ズレ判定回路４０は、データサンプリング回路Ｇ３８の比較器のみからＤＱ＃Ｄ０～Ｄ３と一致しない情報を取得した旨の通知を取得する。このような例では、位相ズレ判定回路４０は、位相のズレの状態が「状態１」であると判別し、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相をＤＬＹ一つ分早めるため、「－１」を示す位相補正信号を生成し、生成した位相補正信号をクロック位相調整回路２０に送信する。
　また、例えば、位相ズレ判定回路４０は、データサンプリング回路Ａ３１、Ｂ３３、Ｃ３４の比較器からＤＱ＃Ｄ０～Ｄ３と一致しない情報を取得した旨の通知を取得する。このような例では、位相ズレ判定回路４０は、位相のズレの状態が補正可能ではない「状態２」であると判別する。このような場合には、高速データ受信回路１０は、稼働を一時中断して、初期位相補正処理を再度実行する。
　また、例えば、位相ズレ判定回路４０は、データサンプリング回路Ａ３１、Ｂ３３、Ｃ３４のいずれかの比較器とデータサンプリング回路Ｅ３６～Ｇ３８のいずれかの比較器から同時に一致しない情報を取得した旨の通知を取得する。このような例では、位相ズレ判定回路４０は、位相のズレが修復可能ではない「状態２」であると判別する。このような場合には、高速データ受信回路１０は、稼働を一時中断して、初期位相補正処理を再度実行する。
　このように、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｃ３４、Ｅ３６～Ｇ３８が取得した情報がＤＱ＃Ｄ０～Ｄ３と一致するか否かを判別する。そして、位相ズレ判定回路４０は、一致しない情報を取得したデータサンプリング回路の数と、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を基準として、一致しない情報を取得したデータサンプリング回路が用いたクロックの位相の向きを示す位相補正信号を生成する。その後、位相ズレ判定回路４０は、生成した位相補正信号をクロック位相調整回路２０へ送信する。
　つまり、位相ズレ判定回路４０は、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を基準として、一致しない情報を取得したデータサンプリング回路が用いたクロックの位相とは逆側に、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正する。このため、高速データ受信回路１０は、継続してＤＱ信号から情報を適切に取得することができる。
　近年、情報が送受信される速度の高速化に従って、データ信号とクロック信号との周波数が大きくなっており、データ信号の位相とクロック信号の位相とがずれやすくなる結果、信号波形品質（アイパターン）が劣化する傾向にある。つまり、データ信号の位相とクロック信号の位相とが必ずしも同一傾向で変動しない場合が増加している。このため、従来のＤＱＳ信号の位相と基準となるクロックの位相とのズレに応じてＤＱＳ信号の位相を補正する方法では、位相を調整できる限界に達している。
　一方、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｇ３８が取得した情報を比較することで位相のズレを検出し、検出した位相のズレに応じてＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正する。このため、高速データ受信回路１０は、データ信号とクロック信号との位相にズレが生じた場合にも、適切に情報を取得することができる。
　また、位相ズレ判定回路４０は、各データサンプリング回路Ａ３１～Ｇ３８が情報を取得する度に、継続してＤＱＳ信号とＤＱ信号との位相のズレを検出し、検出した位相のズレに応じて、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正し続ける。このため、位相ズレ判定回路４０は、位相のズレが「状態１」であるうちに、各信号ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を適切に補正し、位相のズレが「状態２」へと至ることを抑止できる。
　つまり、ＤＱＳ信号の位相とＤＱ信号の位相とのズレは、一度の読み取りサイクル単位ではごく僅かしか変化しない。つまり、ＤＱＳ信号とＤＱ信号との位相のズレは、メモリ５から継続してＤＱ信号を受信する過程において、「状態０」から「状態１」へと遷移し、その後「状態２」へと遷移する。しかし、位相ズレ判定回路４０は、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正し続けるので、各信号ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を適切に補正し、位相のズレが「状態２」へと至ることを抑止できる。
　結果として、高速データ受信回路１０は、ＤＱＳ信号とＤＱ信号とのタイミングマージンを保持し続けるとともに、再度の初期位相補正処理を不要とし、性能低下につながるシステム動作停止を回避することができる。
　次に、図４を用いて、初期位相補正処理について説明する。図４は、初期位相補正処理を説明するための図である。図４に示す例では、高速データ受信回路１０およびメモリ５は、あらかじめ定められた情報であるトレーニングパターンを記憶する。このような場合に、高速データ受信回路は、任意のデータサンプリング回路を用いて、メモリ５に記憶されたトレーニングパターンが格納されたＤＱ信号を受信する。
　ここで、高速データ受信回路１０は、メモリ５から送信されたＤＱＳ信号をクロック位相調整回路２０に伝達し、ＤＱＳ信号の位相を遅延させる。そして、高速データ受信回路１０は、位相をずらしたＤＱＳ信号を用いて、ＤＱ信号から情報を取得する。その後、高速データ受信回路１０は、比較器５０を用いて、あらかじめ記憶したトレーニングパターンと取得した情報とが一致するか否かを判別する。
　また、高速データ受信回路１０は、ＤＱＳ信号の位相を遅延させる量を逐次的に変更し、クロック位相調整回路２０が遅延させることができる全ての範囲について、記憶したトレーニングパターンと一致する情報を取得できるか否かを判別する。その後、高速データ受信回路１０は、クロック位相調整回路２０がＤＱＳ信号の位相を遅延させることができる全ての範囲のうち、トレーニングパターンと一致する情報を取得可能な範囲の中心を初期位相補正量として採用する。
　例えば、高速データ受信回路１０は、図５に外部受信信号として示すＤＱ信号とＤＱＳ信号とを受信する。このような場合には、図５中の位相調整＃１～＃４に示すように、高速データ受信回路１０は、ＤＱＳ信号の位相を遅延させる量を逐次的に変更し、遅延させた量がそれぞれ異なるＤＱＳ＿ＤＬＬ＃１～＃４を用いて、トレーニングパターンを取得する。図５に示す例では、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃１～＃３を用いた場合に、正確なトレーニングパターンを取得することとなる。
　このような場合には、高速データ受信回路１０は、正常にトレーニングパターンを取得することができる範囲のうち、中心となるＤＱＳ＿ＤＬＬ＃２が最適な位相であると判断する。その後、高速データ受信回路１０は、ＤＱＳ信号の位相を基準としてＤＱＳ＿ＤＬＬ＃２の遅延量を初期所定量として採用する。つまり、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃２として選択した信号をＤＱＳ＿ＤＬＬ＃Ｄ信号として選択する。図５は、初期位相補正処理における位相の補正量を説明するための図である。
　次に、図６～図１１を用いて、高速データ受信回路１０が各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正する処理について説明する。まず図６を用いて、ＤＱ信号とＤＱＳ信号との位相のズレの状態が「状態０」である場合の処理について説明する。図６は、状態０の場合に実行する補正処理を説明するための図である。
　ここで、図６中の破線は、データサンプリング回路Ｄ３５が情報を取得する位相のタイミングを示す。また、図６中の受信データＤＱ［０］～［３］中の×印は、多重化されたＤＱ＃０～＃３信号の情報が切り替わるタイミングを示す。つまり、図６中の受信データＤＱ［０］～［３］には、各ＤＱ＃０～＃３信号のデータアイが記載されている。また、図６中αは、各データサンプリング回路Ａ３１～Ｇ３８が情報を取得する位相のタイミングを示す。また、図６中のβは、各データサンプリング回路Ａ３１～Ｇ３８が取得した情報を示す。
　図６に示す例では、各データサンプリング回路Ａ３１～Ｇ３８が取得した情報は、「１０１０」で一致している。このため、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｇ３８が用いるＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相補正を行わず、次のデータアイから情報を取得する。
　次に、図７～図９を用いて、ＤＱＳ信号の位相がＤＱ信号の位相よりも遅延した場合の処理について説明する。図７は、状態１を説明するための図である。また、図８は、状態１の場合に実行する補正処理を説明するための図である。また、図９は、補正処理による補正結果を説明するための図である。
　図７に示す例では、各データサンプリング回路Ｆ３７、Ｇ３８の情報取得タイミングがＤＱ信号の情報が切り替わるタイミングと重複し、データサンプリング回路Ｄ３５とは異なる情報「１０００」を取得する。このため、高速データ受信回路１０はＤＱ信号とＤＱＳ信号との位相のズレが「状態１」であると判別する。
　このような場合には、図８に示すように、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相をＤＬＹ２つ分だけ早める。この結果、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｇ３８が情報を取得するタイミングをデータアイの中に収めることができるので、図９に示すように、位相のズレを「状態０」に戻すことができる。
　次に、図１０を用いて、ＤＱＳ信号の位相がＤＱ信号の位相よりも進んだ場合の処理について説明する。図１０は、補正処理と補正処理による結果を説明するための図である。図１０に示す例では、各データサンプリング回路Ａ３１、Ｂ３３の情報取得タイミングがＤＱ信号の情報が切り替わるタイミングと重複し、データサンプリング回路Ｄ３５とは異なる情報「１１１０」を取得する。このため、高速データ受信回路１０はＤＱ信号とＤＱＳ信号との位相のズレが「状態１」であると判別する。
　そこで、図１０に示すように、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相をＤＬＹ２つ分だけ遅延させる。この結果、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｇ３８が情報を取得するタイミングをデータアイの中に収めることができるので、図１０に示すように、位相のズレを「状態０」に戻すことができる。
　一方、図１１は、状態２の場合に実行する補正処理を説明するための図である。図１１に示すように、各データサンプリング回路Ｅ３６～Ｇ３８がデータサンプリング回路Ｄ３５とは異なる情報を取得した場合には、データサンプリング回路Ｄ３５が情報を取得するタイミングが、ＤＱ信号の情報が切り替わる境界までずれている。このような場合には、高速データ受信回路１０は、補正を行わずにＤＱ信号の受信を中止し、再度、初期位相補正処理を実行する。
　次に、図１２を用いて、高速データ受信回路１０が各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相を補正する量について説明する。図１２は、位相補正量を説明するための図である。また、図１２には、各データサンプリング回路Ａ３１～Ｃ３４、Ｅ３６～Ｇ３８によって取得された情報がデータサンプリング回路Ｄ３５によって取得された情報と一致するか否かの一例が示されている。
　図１２に示す例では、高速データ受信回路１０は、「状態０」の場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相の補正を行わない。一方、高速データ受信回路１０は、データサンプリング回路Ａ３１のみがデータサンプリング回路Ｄ３５と異なる情報を取得した場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相をＤＬＹ１つ分だけ遅くする。また、高速データ受信回路１０は、データサンプリング回路Ａ３１とデータサンプリング回路Ｂ３３がデータサンプリング回路Ｄ３５と異なる情報を取得した場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相をＤＬＹ２つ分だけ遅くする。
　また、高速データ受信回路１０は、データサンプリング回路Ｇ３８のみがデータサンプリング回路Ｄ３５と異なる情報を取得した場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相をＤＬＹ１つ分だけ早くする。また、高速データ受信回路１０は、データサンプリング回路Ｆ３７、Ｇ３８がデータサンプリング回路Ｄ３５と異なる情報を取得した場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相をＤＬＹ２つ分だけ早くする。また、高速データ受信回路１０は、「状態２」の場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相の補正を行わず、初期補正処理を実行する。
［高速データ受信回路の処理の流れ］
　次に、図１３を用いて、高速データ受信回路１０が実行する処理の流れを説明する。図１３は、実施例１に係る高速データ受信回路の処理の流れを説明するためのフローチャートである。図１３に示す例では、高速データ受信回路１０は、システムが起動されたことをトリガとして処理を開始する。
　まず、高速データ受信回路１０は、初期位相調整処理を実行する（ステップＳ１０１）。次に、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｇ３８が取得した情報を比較し、位相の変動を検出する（ステップＳ１０２）。次に、高速データ受信回路１０は、位相の変動が検出されたか否かを判別する（ステップＳ１０３）。
　そして、高速データ受信回路１０は、位相の変動が検出されていないと判別した場合には（ステップＳ１０３否定）、再度、位相の変動を検出する（ステップＳ１０２）。一方、高速データ受信回路１０は、位相の変動を検出したと判別した場合には（ステップＳ１０３肯定）、位相の変動が補正可能な範囲内であるか否かを判別する（ステップＳ１０４）。つまり、高速データ受信回路１０は、位相のズレが「状態１」であるか「状態２」であるかを判別する。
　次に、高速データ受信回路１０は、位相の変動が補正可能な範囲内ではないと判別した場合（ステップＳ１０４否定）、つまり、位相のズレが「状態２」であると判別した場合には、再度、初期位相調整処理を実行する（ステップＳ１０１）。一方、高速データ受信回路１０は、位相の変動が補正可能な範囲であると判別した場合には（ステップＳ１０４肯定）、つまり、位相のずれが「状態１」であると判別した場合には、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相を位相補正量だけ補正する（ステップＳ１０５）。
　その後、高速データ受信回路１０は、情報を受信する処理が終了したか否かを判別する（ステップＳ１０６）。そして、高速データ受信回路１０は、情報を受信する処理が終了した場合には（ステップＳ１０６肯定）、受信を終了し（ステップＳ１０７）、その後、処理を終了する。一方、高速データ受信回路１０は、情報受信する処理が終了していない場合には（ステップＳ１０６否定）、再度位相の変動を観測する（ステップＳ１０２）。
　次に、図１４を用いて、位相変動観測処理（図１３中ステップＳ１０２）の流れについて詳しく説明する。図１４は、位相変動観測処理の流れを説明するためのフローチャートである。図１４に示す例では、高速データ受信回路１０は、初期位相調整処理を実行したことをトリガとして（図１３中ステップＳ１０１）、処理を開始する。
　まず、高速データ受信回路１０は、各データサンプリング回路Ａ３１、Ｂ３３、Ｃ３４、Ｅ３６～Ｇ３８によって取得された各情報とデータサンプリング回路Ｄ３５によって取得された情報とを比較する（ステップＳ２０１）。次に、高速データ受信回路１０は、各データサンプリング回路Ａ３１、Ｂ３３、Ｃ３４、Ｅ３６～Ｇ３８によって取得された全ての情報がデータサンプリング回路Ｄ３５によって取得された情報と一致するか否かを判別する（ステップＳ２０２）。つまり、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｇ３８によって取得されたすべての情報が一致するか否かを判別する。
　そして、高速データ受信回路１０は、取得されたすべての情報が一致しないと判別した場合には（ステップＳ２０２否定）、データサンプリング回路Ｃ３４～Ｅ３６が取得した情報が一致するか否かを判別する（ステップＳ２０３）。つまり、高速データ受信回路１０は、基準面であるＤＱ＃Ｄ０～Ｄ３と、データサンプリング回路Ｃ３４、Ｅ３６が取得した各情報が一致するか否かを判別する。
　次に、高速データ受信回路１０は、データサンプリング回路Ｃ３４～Ｅ３６が取得した情報が一致すると判別した場合は（ステップＳ２０３肯定）、基準面が取得した情報と前後どちらか片方のサンプリング値が全部一致するか否か判別する（ステップＳ２０４）。つまり、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｃ３４又は各データサンプリング回路Ｅ３６～Ｇ３８が取得した情報とＤＱ＃Ｄ０～Ｄ３とが一致するか否かを判別する。
　そして、高速データ受信回路１０は、基準面が取得した情報と前後どちらか片方のサンプリング値が全部一致すると判別した場合には（ステップＳ２０４肯定）、位相ズレが「状態１」であると判断する（ステップＳ２０５）。また、高速データ受信回路１０は、位相補正量を算出し（ステップＳ２０６）、その後、位相変動観測処理を終了する。
　また、高速データ受信回路１０は、データサンプリング回路Ｃ３４～Ｅ３６が取得した情報が一致しないと判別した場合は（ステップＳ２０３否定）、位相ズレが「状態２」であると判断する（ステップＳ２０７）。また、高速データ受信回路１０は、基準面が取得した情報と前後どちらか片方のサンプリング値が一致しないと判別した場合には（ステップＳ２０４否定）、位相ズレが「状態２」であると判断する（ステップＳ２０７）。その後、高速データ受信回路１０は、位相変動観測処理を終了する。
　また、高速データ受信回路１０は、各データサンプリング回路Ａ３１～Ｇ３８によって取得されたすべての情報が一致した場合には（ステップＳ２０２肯定）、位相ズレが「状態０」であると判断する（ステップＳ２０８）。その後、高速データ受信回路１０は、位相変動観測処理を終了する。
[実施例１の効果]
　上述したように、実施例１に係る高速データ受信回路１０は、互いに位相が異なる複数のクロックを生成し、それぞれ異なるクロックを用いて、受信したＤＱ信号から複数のデータを取得する。また、高速データ受信回路１０は、取得した各データがそれぞれ一致するか否かを判定し、他のデータと一致しないデータが存在すると判定した場合には、データの不一致が発生しない方向に生成するクロックの位相を補正する。
　このため、高速データ受信回路１０は、ＤＱ信号等のデータ信号から情報を適切に取得することができる。つまり、高速データ受信回路１０は、受信したＤＱ信号からそれぞれ異なる位相を有するクロック信号で情報を取得し、取得した情報が一致するか否かを判別することで、位相のズレを検出する。その後、高速データ受信回路１０は、位相のズレを検出した場合には、検出した位相のズレを打ち消す方向へ生成するクロック信号の位相を補正するので、ＤＱＳ信号とＤＱ信号との位相に異なる変動が生じた場合にも、情報を適切に取得することができる。
　また、高速データ受信回路１０は、ＤＱＳ信号に基づいて、段階的に位相が異なるクロックであるＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号を生成し、生成したＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号を用いて、ＤＱ信号から情報を取得する。また、高速データ受信回路１０は、基準となるＤＱＳ＿ＤＬＬ＃Ｄ信号を用いて取得した情報と他のＤＱＳ＿ＤＬＬ＃Ａ～＃Ｃ，＃Ｅ～＃Ｇ信号を用いて取得した情報とが一致するか否かを判別する。
　そして、高速データ受信回路１０は、基準となる情報と一致しない情報が存在する場合には、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を基準として、一致しない情報を取得した際に用いたクロックの位相とは逆の方向に、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相を補正する。このため、高速データ受信回路１０は、ＤＱ信号等のデータ信号から情報を適切に取得することができる。
　つまり、高速データ受信回路１０は、それぞれ位相が異なる複数のクロックを用いて情報を取得し、ＤＱＳ＿ＤＬＬ＃Ｄ信号を用いて取得した信号と、他の情報とが一致するか否かを判別することで、ＤＱＳ信号とＤＱ信号との位相のズレを検出する。そして、高速データ受信回路１０は、検出した位相のズレに応じて、情報を取得するタイミングを補正するので、温度や電圧等の動作環境の変化等による信号揺らぎによってＤＱＳ信号とＤＱ信号との位相に異なる変動が生じた場合にも、情報を適切に取得できる。
　また、高速データ受信回路１０は、基準面であるデータサンプリング回路Ｄ３５が取得する情報に位相変動の影響が発生するよりも先に、位相変動を検出し、各クロックの位相を補正することができる。このため、高速データ受信回路１０は、適切な情報を継続して取得することができる。また、高速データ受信回路１０は、稼働中に位相の補正を適切に行う事ができるので、稼働中に初期位相補正を行うことによる受信処理の中断を発生させず、信頼性の高いシステムの構築を可能とする。
　また、高速データ受信回路１０は、ＤＬＬ回路を用いて、受信したＤＱＳ信号から段階的に位相が異なる複数の信号を生成し、位相ズレの大きさと向きとに基づいて、生成された信号の中から新たなＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号を選択する。このため、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号が有する位相の補正を即時に行う事ができる結果、受信するＤＱ信号とＤＱＳ信号との周波数が高く、データアイが狭くなる場合にも、信頼性の高いデータ受信を行う事ができる。また、高速データ受信回路１０は、複雑な回路を不要とすることができる。
　また、高速データ受信回路１０は、ＤＬＬ回路から出力された複数の信号のうち、一つの信号を基準クロックであるＤＱＳ＿ＤＬＬ＃Ｄ信号として選択する。そして、高速データ受信回路は、ＤＱＳ＿ＤＬＬ＃Ｄ信号よりも進んだ位相を有する信号をＤＱＳ＿ＤＬＬ＃Ａ～＃Ｃ信号とし、ＤＱＳ＿ＤＬＬ＃Ｄ信号よりも送れた位相を有する信号をＤＱＳ＿ＤＬＬ＃Ｅ～＃Ｇ信号として選択する。
　このため、高速データ受信回路１０は、ＤＱＳ信号の位相とＤＱ信号の位相とがずれる方向に係らず位相変動の兆候を検出することができる。結果として、高速データ受信回路１０は、ＤＱＳ信号の位相とＤＱ信号の位相とがずれる方向に係らず、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正し、適切な情報を継続して取得することができる。
　また、高速データ受信回路１０は、データサンプリング回路Ｄ３５とは異なる情報を取得したデータサンプリング回路の数を計数する。また、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃Ｄ信号の位相を基準として、データサンプリング回路Ｄ３５とは異なる情報を取得したデータサンプリング回路において、用いられた信号の位相の向きを判別する。
　そして、高速データ受信回路１０は、ＤＱＳ＿ＤＬＬ＃Ｄ信号として選択された信号を基準として、判別された位相の向きとは反対の方向に、計数された数と同じ段数だけ位相がずれた信号を新たなＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号として選択する。
　このため、高速データ受信回路１０は、適切な位相の補正を行う事ができる。つまり、高速データ受信回路１０は、位相ズレの量に応じて、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正するので、各データサンプリング回路Ａ３１～Ｇ３８が情報を取得するタイミングを、ＤＱ信号のデータアイの範囲内に収めることができる。
　これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例２として本発明に含まれる他の実施例を説明する。
（１）補正の方法について
　上述した高速データ受信回路１０は、位相ズレを検出した場合には、検出した位相ズレの量と同じ量だけ各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を補正した。しかし、実施例は、これに限定されるものではない。例えば、高速データ受信回路１０は、位相ズレを検出した場合には、位相がズレた方向とは反対の方向に、ＤＱ信号の半周期分だけ異なる位相を有する信号を、新たなＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号として選択してもよい。
　例えば、図１５は、補正処理の他の例を説明するための図である。図１５に示す例では、データサンプリング回路Ｆ３７、Ｇ３８がデータサンプリング回路Ｄ３５とは異なる情報を取得した。このような場合には、実施例２に係る高速データ受信回路１０ａは、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を、ＤＱ信号の位相の半分だけ進めるように選択しなおしてもよい。
　具体的には、高速データ受信回路１０ａは、初期位相調整処理において、ＤＱ信号の情報が切り替わるタイミングの周期を判別し、判別した周期の半周期分だけ信号の位相を遅延させるＤＬＹの数を計数する。そして、図１５に示す例では、高速データ受信回路１０ａは、ＤＱＳ＿ＤＬＬ＃Ｄ信号として選択した信号を基準に、計数した数だけ前段のＤＬＹから出力された信号を新たなＤＱＳ＿ＤＬＬ＃Ｄ信号として選択しなおす。
　また、高速データ受信回路１０ａは、データサンプリング回路Ａ３１、Ｂ３３がデータサンプリング回路Ｄ３５とは異なる情報を取得した場合には、計数した数だけ後段のＤＬＹから出力された信号を新たなＤＱＳ＿ＤＬＬ＃Ｄ信号として選択しなおす。
　つまり、図１５中γに示すように、いずれかのデータサンプリング回路において、データサンプリング回路Ｄ３５とは異なる情報が取得された場合には、情報を取得するタイミングとＤＱ信号の情報が切り替わるタイミングとが近づいてしまっていると考えられる。そこで、高速データ受信回路１０ａは、図１５中に示すように、位相ズレが検出された場合には、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇ信号の位相を、検出された位相ズレと反対の方向に、ＤＱ信号の位相の半分だけ進めるように選択しなおす。
　このため、高速データ受信回路１０ａは、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相を補正する回数を少なくすることができる。また、高速データ受信回路１０ａは、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相差を小さくしても、適切な位相補正を行う事ができるため、ＤＬＬ回路の規模を小さくすることができる。
　また、高速データ受信回路１０ａは、各ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇの位相差を小さくしても、適切な位相補正を行う事ができるため、ＤＱ信号の周波数が大きい場合にも、データアイの適切な範囲内で情報を取得することができる。
（２）受信する信号について
　上述した高速データ受信回路１０、１０ａは、ＤＱ信号とＤＱＳ信号とを受信し、受信したＤＱＳ信号に基づくタイミングで、ＤＱ信号から情報を取得していた。しかし、実施例はこれに限定されるものではなく、ＤＱ信号とＤＱＳ信号とを用いるプロトコル以外にも、データが格納された信号とデータが格納されたタイミングを示す信号とを用いるプロトコルに適宜適用してよい。
（３）クロック位相調整回路について
上述したクロック位相調整回路２０は、受信したＤＱＳ信号に基づいて、複数の異なる位相を有するクロック信号ＤＱＳ＿ＤＬＬ＃Ａ～Ｇを生成していた。しかし、実施例は、これに限定されるものではない。
　例えば、クロック位相調整回路２０は、ＤＱＳ信号の位相に係らず、単に、所定の周波数を有しそれぞれ位相をずらした複数のＤＱＳ＿ＤＬＬ＃Ａ～Ｇ信号を出力する。ここで、クロック位相調整回路２０が最初に出力する各信号の位相は、上述した初期位相補正処理によって決定される。その後、クロック位相調整回路２０は、位相ズレ判定回路４０によって通知された位相補正信号に基づいて、出力する各信号の位相を補正することとしてもよい。
（４）データサンプリング回路について
　上述した高速データ受信回路１０、１０ａは、ＤＱ信号から情報を取得する複数のデータサンプリング回路Ａ３１～Ｇ３８を有していた。しかし、実施例はこれに限定されるものではなく、高速データ受信回路１０、１０ａは、複数のデータサンプリング回路であれば、任意の数のデータサンプリング回路を有してもよい。
　また、上述した高速データ受信回路１０、１０ａは、データサンプリング回路Ｄ３５を基準面とし、ＤＱ＃Ｄ０～Ｄ３と他の回路が取得した情報とが一致するか否かを判別した。しかし、実施例はこれに限定されるものではなく、例えば、高速データ受信回路１０、１０ａは、任意のデータサンプリング回路を基準面としてよい。
　また、上述した高速データ受信回路１０、１０ａは、データサンプリング回路Ｄ３５に比較器を有していなかった。しかし、実施例はこれに限定されるものではない。例えば、全てのデータサンプリング回路に対して同一の回路を適用し、選択された一つの回路を基準面としてよい。
（５）ＤＬＬ回路について
　上述した高速データ受信回路１０、１０ａは、ＤＬＬ回路を用いて、受信したＤＱＳ信号から段階的に位相が異なる複数のクロックＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇを生成した。しかし、実施例はこれに限定されるものではなく、例えば、高速データ受信回路１０、１０ａは、受信したＤＱＳ信号に基づいて、段階的に位相が異なる複数のクロックを生成する任意の方法を用いて、ＤＱＳ＿ＤＬＬ＃Ａ～＃Ｇを生成してよい。
（６）プログラム
　ところで、実施例１に係る高速データ受信回路１０は、ハードウェアを利用して各種の処理を実現する場合を説明した。しかし、実施例はこれに限定されるものではなく、あらかじめ用意されたプログラムをデータ信号とクロック信号とを受信する情報処理装置やＩ／Ｏ（Input　Output）装置制御回路で実行することによって実現するようにしてもよい。そこで、以下では、図１６を用いて、実施例１に示した高速データ受信回路と同様の機能を有するプログラムを実行するコンピュータの一例を説明する。図１６は、データ受信プログラムの一例を説明するための図である。
　図１６に例示されたコンピュータ２００は、ＲＡＭ（Random　Access　Memory）１２０、ＲＯＭ（Read　Only　Memory）１３０、ＣＰＵ（Central　Processing　Unit）１４０がバス１７０で接続される。さらにバス１７０には、データ信号とクロック信号とを受信するためのＩ／Ｏ１５０が接続される。
　ＲＯＭ１３０には、生成プログラム１３１、取得プログラム１３２、判定プログラム１３３、補正プログラム１３４があらかじめ保持される。ＣＰＵ１４０が各プログラム１３１～１３４をＲＯＭ１３０から読み出して実行することによって、図１６に示す例では、各プログラム１３１～１３４は、生成プロセス１４１、取得プロセス１４２、判定プロセス１４３、補正プロセス１４４として機能する。なお、各プロセス１４１～１４４は、図２に示した各部１０～４０と同様の機能を発揮する。
　なお、本実施例で説明したデータ受信プログラムは、あらかじめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。このプログラムは、インターネットなどのネットワークを介して配布することができる。また、このプログラムは、ハードディスク、フレキシブルディスク（ＦＤ）、ＣＤ－ＲＯＭ（Compact　Disc　Read　Only　Memory）、ＭＯ（Magneto　Optical　Disc）、ＤＶＤ（Digital　Versatile　Disc）などのコンピュータで読取可能な記録媒体に記録される。また、このプログラムは、コンピュータによって記録媒体から読み出されることによって実行することもできる。また、このプログラムは、ＡＳＩＣ、ＦＰＧＡ、ＳｏＣ（System-on-a-chip）などのワンチップ上で実行されるマイクロコードとして実行することもできる。
　１　Ｉ／Ｏ装置制御回路
　１０　高速データ受信回路
　２０　クロック位相調整回路
　２１　セレクタ
　３０　位相ズレ検出回路
　３１　データサンプリング回路Ａ
　３２　比較器Ａ
　３３　データサンプリング回路Ｂ
　３４　データサンプリング回路Ｃ
　３５　データサンプリング回路Ｄ
　３６　データサンプリング回路Ｅ
　３７　データサンプリング回路Ｆ
　３８　データサンプリング回路Ｇ
　４０　位相ズレ判定回路
　５０　比較器

Claims (9)

  1. 　互いに位相が異なる複数のクロックを生成する生成部と、
    　前記生成部によって生成された複数のクロックのうち、それぞれ異なるクロックを用いて、受信したデータ信号からデータを取得する複数の取得部と、
    　前記複数の取得部によって取得された各データがそれぞれ一致するか否かを判定する判定部と、
    　前記判定部によって前記複数の取得部によって取得された各データに他のデータと一致しないデータが存在すると判定された場合に、データの不一致が発生しない方向に前記複数のクロックの位相を補正する補正部と、
    　を有することを特徴とするデータ受信回路。
  2. 　前記生成部は、前記複数のクロックとして基準クロックおよび当該基準クロックと段階的に位相が異なる複数のクロックを生成し、
    　前記取得部は、前記生成部によって生成された基準クロック及び複数のクロックのうち、それぞれ異なるクロックを用いて、受信したデータ信号からデータを取得し、
    　前記判定部は、前記複数の取得部によって取得された各データのうち、前記基準クロックを用いて取得したデータと他のデータとがそれぞれ一致するか否かを判定し、
    　前記補正部は、前記判定部によって前記基準クロックを用いて取得したデータと一致しないと判定されたデータが存在する場合には、前記基準クロックの位相を基準として、前記一致しないデータを取得した際に用いたクロックの位相とは逆の方向に、前記基準クロックと複数のクロックとの位相を補正する
    　ことを特徴とする請求項１に記載のデータ受信回路。
  3. 　前記生成部は、
    　受信したクロック信号の位相を段階的に変更した複数の信号を出力するＤＬＬ回路と、
    　前記ＤＬＬ回路から出力された複数の信号から、前記基準クロックと複数のクロックとを選択し、選択した各信号を出力するセレクタと
    　を有し、
    　前記補正部は、前記基準クロックを用いて取得したデータと一致しないと判定されたデータが存在する場合には、前記基準クロックの位相を基準として該一致しないデータを取得した際に用いたクロックの位相の向きと、該一致しないデータの数とを示す位相補正信号を前記生成部に送信し、
    　前記セレクタは、前記補正部から送信された位相補正信号に応じて、新たな基準クロックと複数のクロックとを選択することを特徴とする請求項１又は２に記載のデータ受信回路。
  4. 　前記セレクタは、前記ＤＬＬ回路から出力された複数の信号から一つの信号を基準クロックとして選択するとともに、当該基準クロックの位相よりも進んだ位相を有する複数の信号と、当該基準クロックの位相よりも遅れた位相を有する複数の信号とをクロックとして選択することを特徴とする請求項３に記載のデータ受信回路。
  5. 　前記セレクタは、前記位相補正信号を受信した場合には、直前に基準クロックとして選択した信号の位相を基準として、当該位相補正信号が示す向きとは反対の方向に、当該位相補正信号が示す数と同じ段数だけ位相がずれた信号を新たな基準クロックとして選択することを特徴とする請求項３に記載のデータ受信回路。
  6. 　前記セレクタは、前記位相補正信号を受信した場合には、直前に基準クロックとして選択した信号の位相を基準として、当該位相補正信号が示す向きとは反対の方向に、前記データ信号の半周期分だけ位相がずれた信号を、新たな基準クロックとして選択することを特徴とする請求項３に記載のデータ受信回路。
  7. 　互いに位相が異なる複数のクロックを生成する生成部と、
    　前記生成部によって生成された複数のクロックのうち、それぞれ異なるクロックを用いて、受信したデータ信号からデータを取得する複数の取得部と、
    　前記複数の取得部によって取得された各データがそれぞれ一致するか否かを判定する判定部と、
    　前記判定部によって前記複数の取得部によって取得された各データに、他のデータと一致しないデータが存在すると判定された場合に、データの不一致が発生しない方向に前記複数のクロックの位相を補正する補正部と、
    　を有することを特徴とするデータ受信回路と、
    　Ｉ／Ｏ装置制御回路と、
    　Ｉ／Ｏ装置と
    　を備えることを特徴とする情報処理装置。
  8. 　データ信号を受信する情報処理装置によって実行されるプログラムであって、
    　互いに位相が異なる複数のクロックを生成する生成手順と、
    　前記生成手順によって生成された複数のクロックのうち、それぞれ異なるクロックを用いて、前記受信したデータ信号から複数のデータを取得する取得手順と、
    　前記取得手順によって取得された各データがそれぞれ一致するか否かを判定する判定手順と、
    　前記判定手順によって前記取得手順によって取得された複数のデータに他のデータと一致しないデータが存在すると判定された場合に、データの不一致が発生しない方向に前記複数のクロックの位相を補正する補正手順と、
    　を実行させることを特徴とするデータ受信プログラム。
  9. 　データ信号を受信する情報処理装置によって実行される方法であって、
    　互いに位相が異なる複数のクロックを生成する生成し、
    　前記生成した複数のクロックのうち、それぞれ異なるクロックを用いて、前記受信したデータ信号から複数のデータを取得し、
    　前記取得した各データがそれぞれ一致するか否かを判定し、
    　前記取得した各データに他のデータと一致しないデータが存在すると判定した場合に、データの不一致が発生しない方向に前記生成する複数のクロックの位相を補正することを特徴とするデータ受信方法。
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