JP2002531966A

JP2002531966A - ビット対ビットのタイミング補正を用いる高速データキャプチャ方法および装置ならびにメモリデバイス

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Publication number: JP2002531966A
Application number: JP2000585774A
Authority: JP
Inventors: ブレントキース，
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1998-11-30
Filing date: 1999-11-24
Publication date: 2002-09-24
Also published as: KR20010101095A; EP1137996B1; KR100706563B1; AU1921200A; US6430696B1; EP1137996A1; DE69906793T2; DE69906793D1; WO2000033200A1

Abstract

(57)【要約】バスキャプチャ回路は、バスのラインに与えられるデジタル信号をキャプチャする。バスキャプチャ回路は、外部クロック信号に応答して、内部クロック信号を発生するクロック遅延回路を含む。内部クロック信号は、複数のラッチをクロックするように与えられる。各ラッチは、クロック遅延回路からの内部クロック信号に応答して入力端子に与えられるデジタル信号をラッチする。バスキャプチャ回路は、複数の信号遅延回路をさらに含み、バスラインとラッチの入力端子との間に接続されている。各信号遅延回路は、対応するバスラインに与えられるデジタル信号に対しての遅延時間を有する遅延デジタル信号を発生して、遅延デジタル信号を対応するラッチの入力端子に対して与える。制御回路は、信号遅延回路の入力に与えられるデジタル信号のデータアイの関数として各信号遅延回路の遅延時間を調節する

Description

【発明の詳細な説明】

【０００１】（技術分野）本発明は一般的に、集積回路デバイス、より詳細には、高速のデータ転送速度
でデジタル信号のようなキャプチャの際に内部クロック信号を使用可能にするた
めに、多くのデジタル信号のそれぞれの時間遅延を独立して調整する回路および
方法に関係する。

【０００２】（発明の背景）従来のコンピュータシステムは、種々のメモリデバイスと結合したプロセッサ
（図示せず）を備え、そのメモリデバイスはプロセッサに指令を伝統的に記憶す
る読み取り専用メモリ（「ＲＯＭ」）、および、プロセッサがデータを書き込む
ことができ、かつプロセッサがデータを読み取ることができるシステムメモリを
備える。プロセッサはまた、外部キャッシュメモリとも通信し得る。この外部キ
ャッシュメモリは一般に、スタティックランダムアクセスメモリ（「ＳＲＡＭ」
）である。プロセッサはまた、入力デバイス、出力デバイスおよびデータ記憶デ
バイスとも通信する。

【０００３】プロセッサは一般に、比較的高速で動作する。Ｐｅｎｔｉｕｍ（登録商標）お
よびＰｅｎｔｉｕｍ（登録商標）ＩＩマイクロプロセッサのようなプロセッ
サは現在、少なくとも４００ＭＨｚのクロック速度で動作することが可能である
。しかしながら、現存するコンピュータシステムの残りの構成要素は、ＳＲＡＭ
キャッシュを除いては、プロセッサの速度で動作することができない。そういう
訳で、システムメモリデバイス、および入力デバイス、出力デバイス、およびデ
ータ記憶デバイスは、プロセッサバスに直接接続されていない。代わりに、シス
テムメモリデバイスは一般に、メモリコントローラ、バスブリッジ（ｂｕｓｂ
ｒｉｄｇｅ）またはそれと同様のデバイス、および入力デバイス、出力デバイス
を介してプロセッサバスに接続され、データ記憶デバイスは、バスブリッジを介
してプロセッサバスに接続されている。メモリコントローラは、システムメモリ
デバイスがプロセッサのクロック周波数より実質的に低いクロック周波数で動作
することを可能にする。同様に、バスブリッジは、入力デバイス、出力デバイス
およびデータ記憶デバイスが実質的により低い周波数で動作することを可能にす
る。現在、例えば、３００ＭＨｚのクロック周波数を備えるプロセッサは、シス
テムメモリデバイスおよび別の構成要素を制御する６６ＭＨｚのクロック周波数
を備えるマザーボード上に実装され得る。

【０００４】システムメモリへのアクセスは、プロセッサにとって頻繁な動作である。例え
ば、６６ＭＨｚで動作するシステムメモリデバイスからデータを読み取るための
、またはシステムメモリデバイスへデータを書きこむための、例えば、３００Ｍ
Ｈｚで動作するプロセッサに要求される時間は、非常に速度を遅くする。その速
度とは、プロセッサが自身の動作を果すことができる速度である。したがって、
多くの尽力が、システムメモリデバイスの動作速度を上昇させるために充てられ
てきた。

【０００５】システムメモリデバイスは一般に、ダイナミックランダムアクセスメモリ（「
ＤＲＡＭ」）である。はじめに、ＤＲＡＭは、非同期式であり、したがって、マ
ザーボードのクロック周波数でさえも動作しなかった。実際には、非同期式のＤ
ＲＡＭへのアクセスは、ＤＲＡＭがメモリ転送を完了するまで、プロセッサを停
止するために生成される待ち状態を、しばしば要求した。しかしながら、非同期
式のＤＲＡＭの動作速度は、バーストのようなイノベーション、および各メモリ
アクセスのＤＲＡＭに与えられるアドレスを要求しないページモードＤＲＡＭを
介して、首尾よく上昇された。より最近では、同期式のダイナミックランダムア
クセスメモリ（「ＳＤＲＡＭ」）が、マザーボードのクロック速度でデータのパ
イプライン転送を可能にするために開発されてきた。しかしながら、ＳＤＲＡＭ
でさえも、現在利用可能なプロセッサのクロック速度で動作することができない
。したがって、ＳＤＲＡＭは、プロセッサバスに直接接続され得ないが、その代
わりに、メモリコントローラ、バスブリッジまたはそれと同様のデバイスを介し
て、プロセッサバスとインターフェイスする必要がある。プロセッサの動作速度
とＳＤＲＡＭの動作速度との間の不一致は、プロセッサがシステムメモリへの動
作要求アクセスを完了し得る速度を制限するために継続する。

【０００６】この動作速度の不一致に対する解決策が、同期式のリンクアーキテクチャとし
て公知のコンピュータアーキテクチャの形成において提案されてきた。この同期
式のリンクアーキテクチャにおいて、システムメモリは、プロセッサバスまたは
メモリコントローラのどちらかを直接介して、プロセッサに結合され得る。シス
テムメモリに与えられる個々のアドレスおよび制御信号を要求するよりはむしろ
、同期式のリンクメモリデバイスは、制御情報およびアドレス情報の両方を含む
コマンドパケットを受け取る。続いて、同期式のリンクメモリデバイスは、プロ
セッサバスのデータバスポーションに直接結合され得るデータバスにデータを出
力するか、または受け取る。

【０００７】同期式のリンクアーキテクチャを用いたコンピュータシステム１０の例が、図
１に示されている。コンピュータシステム１０は、メモリコントローラ１８およ
びシステムメモリバス２３を介して、３つのパケット化された（ｐａｃｋｅｔｉ
ｚｅｄ）または同期式のリンクダイナミックランダムアクセスメモリ（「ＳＬＤ
ＲＡＭ」）デバイス１６ａ〜１６ｃに対するシステムメモリバス２３に接続され
たプロセッサバス１４を有するプロセッサ１２を備える。コンピュータシステム
１０はまた、キーパッドまたはマウスのような１つ以上の入力デバイス２０を備
え、この入力デバイス２０は、業界標準アーキテクチャ（「ＩＳＡ」）バスまた
は周辺機器構成要素相互接続（「ＰＣＩ」）バスのようなバスブリッジ２２およ
び拡張バス２４を介して、プロセッサ１２に結合されている。入力デバイス２０
は、オペレータまたは電子デバイスがコンピュータシステム１０にデータを入力
することを可能にする。１つ以上の出力デバイス３０は、表示するためにプロセ
ッサ１２に結合されるか、またはそうでない場合はプロセッサ１２によって生成
したデータを出力する。出力デバイス３０は、拡張バス２４、バスブリッジ２２
およびプロセッサバス１４を介してプロセッサ１２に接続されている。出力デバ
イス２４の例には、プリンタおよびビデオディスプレイ装置が挙げられる。１つ
以上のデータ記憶デバイス３８は、プロセッサバス１４、バスブリッジ２２、お
よび記憶媒体（図示せず）にデータを記憶するまたは記憶媒体からデータを取り
出すための拡張バス２４を介して、プロセッサ１２に結合されている。記憶デバ
イス３８および記憶媒体の例には、固定されたディスクドライブ、フロッピー（
登録商標）ディスクドライブ、カセットテープおよびコンパクトディスク読み取
り専用メモリドライブが挙げられる。

【０００８】動作中に、プロセッサ１２は、プロセッサバス１４を介して、メモリコントロ
ーラ１８にデータ転送コマンドを送る。次に、メモリコントローラ１８は、シス
テムメモリバス２３を介して、制御情報およびアドレス情報の両方を含むメモリ
デバイス１６ａ〜１６ｃのコマンドパケットを送ることで、メモリデバイス１６
ａ〜１６ｃと通信する。データは、システムメモリバス２３のデータバスポーシ
ョンを介して、メモリコントローラ１８とメモリデバイス１６ａ〜１６ｃとの間
で結合されている。読み取り動作の間、データは、メモリバス２３によって、パ
ケット化されたメモリデバイス１６ａ〜１６ｃからメモリコントローラ１８まで
転送される。次に、このメモリコントローラ１８は、プロセッサ１４によって、
プロセッサ１２にデータを転送する。プロセッサ１２は、プロセッサバス１４に
よって、メモリコントローラ１８に書き込みデータを転送する。次に、メモリコ
ントローラ１８は、システムメモリバス２３によって、パケット化されたメモリ
デバイス１６ａ〜１６ｃに書き込みデータを転送する。メモリデバイス１６ａ〜
１６ｃはすべて、システムメモリバス２３の同じ導体に結合されているが、同時
にメモリデバイス１６ａ〜１６ｃの１つのだけが、一度にデータを読み取るかま
たは書き込み、それにより、メモリバス２３に関するバス競合を避けられる。バ
ス競合は、独自の識別子を有するシステムメモリバス２３上のメモリデバイス１
６ａ〜１６ｃのそれぞれによって避けられ、コマンドパケットは、これらの構成
要素の１つのみを選択する識別コードを有する。

【０００９】コンピュータシステム１０はまた、多くの他の構成要素および信号ラインをも
備え、これらは、簡潔さのために、図１から省略されている。例えば、メモリデ
バイス１６ａ〜１６ｃはまた、内部タイミング信号を与えるためのコマンドクロ
ック信号を受け取り、メモリデバイス内およびメモリデバイス外にデータをクロ
ッキングするそれぞれのデータクロック信号を受け取りおよび与え、以下でより
詳細に説明されるように、コマンドパケットの開始を示すＦＬＡＧ信号もまた受
け取る。

【００１０】パケット化されたメモリデバイスのための典型的なコマンドパケットＣＡ＜０
：３９＞が、図２に示されており、それぞれが１０ビットのデータを有する４つ
のコマンドパケットワードＣＡ＜０：９＞によって形成されている。以下でより
詳細に説明されるように、各パケットワードＣＡ＜０：９＞は、１０本のライン
ＣＡ０〜ＣＡ９を有するコマンドバスＣＡに付与されている。図２において、コ
マンドパケットＣＡ＜０：３９＞を包含する４つのパケットワードＣＡ＜０：９
＞は、ＰＷ_１〜ＰＷ_４と表される。第１のパケットワードＰＷ_１は、コマンドパ
ケットの意図された受け取り先（ｒｅｃｉｐｉｅｎｔ）であるパケット化された
メモリデバイス１６ａ〜１６ｃを識別する７ビットのデータを有する。以下で説
明されるように、パケット化されたメモリデバイス１６ａ〜１６ｃのそれぞれは
、第１のパケットワードＰＷ_１で７ＩＤビットに匹敵する独自のＩＤコードが与
えられる。したがって、パケット化されたメモリデバイス１６ａ〜１６ｃのすべ
ては、コマンドパケットＣＡ＜０：３９＞を受け取り、第１のパケットワードＰ
Ｗ_１の７ＩＤビットに一致するＩＤコードを有するパケット化されたメモリデバ
イスだけが、パケットに応答する。

【００１１】第１のパケットワードＰＷ_１の残り３ビットおよび第２のパケットワードＰＷ _２の３ビットは、６ビットのコマンドを有する。典型的なコマンドは、種々のモ
ード（例えば、メモリセルのページまたはバンクへのアクセス）での読み取りお
よび書き込みである。第２のパケットワードＰＷ_２の残り７ビット、および、第
３のパケットワードＰＷ_３および第４のパケットワードＰＷ_４のポーションは、
メモリ転送のためのバンクアドレス、行アドレスおよび列アドレス、または、複
数ビットのメモリ転送の先頭を特定する２０ビットのアドレスを有する。１つの
実施形態において、２０ビットのアドレスが、３ビットのバンクアドレス、１０
ビットの行アドレスおよび７ビットの列アドレスに分割される。図２に示される
コマンドパケットは、それぞれが１０ビットまでの４つのパケットワードＰＷ_１〜ＰＷ_４から構成されるが、コマンドパケットは、より少ないまたはより多いパ
ケットワード数を含み得、かつ、各パケットワードは、より少ないまたはより多
いビット数を含み得るということが理解される。

【００１２】メモリデバイス１６ａは、図３のブロック図の形式で示される。メモリデバイ
ス１６ａ〜１６ｃのそれぞれは、コマンドクロック信号ＣＣＬＫを受け取るクロ
ック発生装置回路を有し、メモリデバイス１６ａにおける種々の動作のタイミン
グを制御するために、多くの別のクロック信号およびタイミング信号を生成する
。メモリデバイス１６ａはまた、内部クロック信号ＩＣＬＫ、１０ビットのコマ
ンドバスＣＡ上のコマンドパケットワードＣＡ＜０：９＞およびＦＬＡＧ信号を
受け取る端末５２を受け取る、コマンドバッファ４６およびアドレスキャプチャ
回路４８を含む。クロック発生装置４０は、ＣＣＬＫ信号に応答してＩＣＬＫ信
号を生成し、そのＩＣＬＫ信号は、ＣＣＬＫ信号に対して位相シフトを有する。
メモリコントローラ（図示せず）または別のデバイスは、通常、コマンドクロッ
ク信号ＣＣＬＫと一致するメモリデバイス１６ａに、転送コマンドパケットワー
ドＣＡ＜０：９＞を転送する。上記で説明されたように、一般に４つの１０ビッ
トパケットワードＰＷ_１〜ＰＷ_４を含むコマンドパケットＣＡ＜０：３９＞は、
各メモリ転送のための制御情報およびアドレス情報を含む。ＦＬＡＧ信号は、各
パケットワードＣＡ＜０：９＞と同時に転送され、コマンドパケットＣＡ＜０：
３９＞の開始を識別する。ＦＬＡＧ信号はまた、以下でより詳細に記述されるよ
うに、動作の初期化モードの開始を信号で伝える。

【００１３】パケットがメモリデバイス１６ａまたは他の（ｓｏｍｅｏｔｈｅｒ）メモリ
デバイス１６ｂ、ｃに向けれられているかを決定するために、コマンドバッファ
４６は、ＩＣＬＫ信号に応答するコマンドバスＣＡから、コマンドパケットＣＡ
＜０：３９＞をラッチし、ＩＤレジスタ５６からの識別するデータに対してコマ
ンドパケットの少なくとも一部を比較する。コマンドバッファ４６が、コマンド
パケットがメモリデバイス１６ａに向けられたということを判定する場合、続い
て、コマンドバッファ４６は、コマンドデコーダおよびシーケンサ６０に対する
パケットのコマンドポーションを与える。コマンドデコーダおよびシーケンサ６
０は、メモリ転送の間、メモリデバイス１６ａの動作を制御するための多くの内
部制御信号を生成する。

【００１４】アドレスキャプチャ回路４８はまた、コマンドバスＣＡからコマンドパケット
ＣＡ＜０：３９＞を受け取り、コマンドパケットにおけるアドレスポーションに
対応する２０ビットのアドレスを出力する。アドレスは、アドレスシーケンサ６
４に与えられ、このアドレスシーケンサ６４は、バス６６に対応する３ビットの
バンクアドレスを、バス６８に１０ビットの行アドレスを、バス７０に７ビット
の列アドレスを生成する。行アドレスおよび列アドレスは、以下でより詳細に記
述されるように、行アドレスパスおよび列アドレスパスによって処理される。

【００１５】従来のＤＲＡＭの問題の１つは、ＤＲＡＭアレイの回路部をあらかじめ充電し
、平衡にするするために必要な時間が原因である、比較的遅い速度である。図３
に示されるパケット化されたメモリデバイス１６ａは、複数のメモリバンク８０
（この場合、８つのメモリバンク８０ａ〜８０ｈ）を使って、この問題を大きく
回避する。１つのバンク８０ａからの読み取りの後、残りのバンク８０ｂ〜８０
ｈがアクセスされている間、バンク８０ａはあらかじめ充電され得る。メモリバ
ンク８０ａ〜８０ｈのそれぞれは、行ラッチ／デコーダ／ドライバ８２ａ〜８２
ｈのそれぞれから行アドレスを受け取る。行ラッチ／デコーダ／ドライバ８２ａ
〜８２ｈの全ては、プレデコーダ８４から、同じ行アドレスを受け取り、次に、
このプレデコーダ８４は、行アドレスレジスタ８６またはマルチプレクサ９０に
よって判定される際のリフレッシュカウンタ８８のどちらか一方から行アドレス
を受け取る。しかしながら、行ラッチ／デコーダ／ドライバ８２ａ〜８２ｈの１
つのみが、バンクアドレスレジスタ９６からのバンクアドレスの関数としてバン
ク制御ロジック９４によって判定された場合、任意の時間でアクティブである。

【００１６】バス７０の列アドレスは、列ラッチ／デコーダ１００に利用され、この列ラッ
チ／デコーダ１００は、Ｉ／Ｏゲーティング回路１０２に、Ｉ／Ｏゲーティング
信号を与える。Ｉ／Ｏゲーティング回路１０２は、センス増幅器１０４を経由し
てメモリバンク８０ａ〜８０ｈの列とインターフェイスする。センス増幅器１０
４、および、読み取りデータパス１１０および書き込みデータパス１１２を含む
データパスサブシステム１０８までのＩ／Ｏゲーティング回路１０２を経由して
メモリバンク８０ａ〜８０ｈに、またはメモリバンク８０ａ〜８０ｈからデータ
を接続する。読み取りデータパス１１０は、Ｉ／Ｏゲーティング回路１０２から
データを記憶する読み取りラッチ１２０を含む。

【００１７】図３に示されているメモリデバイス１６ａにおいて、７２ビットのデータが読
み取りラッチ１２０に記憶される。続いて、読み取りラッチは、出力マルチプレ
クサ１２２に４つの１８ビットのデータワードを与え、この出力マルチプレクサ
１２２は、読み取りＦＩＦＯバッファ１２４に１８ビットのデータワードのそれ
ぞれを連続的に与える。連続する１８ビットのデータワードは、内部クロック信
号ＩＣＬＫから生成されるクロック信号ＲＣＬＫによって読み取りＦＩＦＯバッ
ファ１２４へとクロックされる。続いて、１８ビットのデータワードは、プログ
ラマブル遅延回路１２６を経由して、ＲＣＬＫ信号と接続することで得られるク
ロック信号によって読み取りＦＩＦＯバッファ１２４を外れて（ｏｕｔ）クロッ
クされる。メモリデバイスからのデータが、適切な時間にメモリコントローラ、
プロセッサ、または別のデバイス（図３に図示されず）によって受け取られるた
めに、プログラマブル遅延回路１２６は、メモリデバイス１６ａを初期化してい
る間プログラムされる。ＦＩＦＯバッファ１２４は、ドライバ回路１２８に連続
して１８ビットのデータワードを与え、次に、このドライバ回路１２８は、プロ
セッサバス１４（図１参照）の一部を形成するデータバスＤＱに１８ビットのデ
ータワードを与える。ドライバ回路１２８はまた、データクロックライン１３２
および１３３のそれぞれに、２つのデータクロック信号ＤＣＬＫ０およびＤＣＬ
Ｋ１のうちの１つを与える。データクロック信号ＤＣＬＫ０およびＤＣＬＫ１は
、データバスＤＱのデータを読み取るプロセッサ１２のようなデバイスが、デー
タと同期化されることを可能にする。コマンドパケットＣＡ０〜ＣＡ９のコマン
ドポーションにおける個々のビットは、２つのデータクロックＤＣＬＫ０および
ＤＣＬＫ１のどちらが、ドライバ回路１２８によって与えられるかを判定する。
クロック信号ＣＣＬＫ、ＤＣＬＫ０およびＤＣＬＫ１のそれぞれは、真の信号（
ｔｒｕｅｓｉｎａｌ）および相補的信号（ｃｏｍｐｌｅｍｅｎｔａｒｙｓｉ
ｇｎａｌ）を含む異なるクロック信号であるが、説明を簡単にするために、各ク
ロックの１つの信号のみだけが示され、記述されることが注意されるべきである
。

【００１８】書き込みデータパス１１２は、データバス１３０に接続されている受け取りバ
ッファ１４０を含む。受け取りバッファ１４０は、データバスＤＱから４つの入
力レジスタ１４２まで、１６ビットのデータワードを連続的に与え、この４つの
入力レジスタ１４２のそれぞれは、クロック発生装置回路１４４からの信号によ
って、選択的にエネーブルされる。クロック発生装置回路１４４は、データクロ
ック信号ＤＣＬＫ０およびＤＣＬＫ１の選択された一方に応答して、これらのエ
ネーブル信号を生成する。メモリコントローラまたはプロセッサは、データクロ
ックＤＣＬＫ０またはＤＣＬＫ１のどちらが、メモリデバイス１６ａに与えられ
たコマンドパケットＣＡ＜０：３９＞のコマンドポーションを用いる動作を書き
込む間に利用されるかを判定する。コマンドクロック信号ＣＣＬＫおよびコマン
ドパケットの場合、メモリコントローラまたは別のデバイス（図示せず）は、通
常、データクロック信号ＤＣＬＫ０およびＤＣＬＫ１の選択された一方と同時に
、メモリデバイス１６ａにデータを転送する。入力レジスタ１４２が適切な時間
に書き込みデータをキャプチャし得るように、クロック発生装置１４４は、デー
タクロック信号ＤＣＫＬ０およびＤＣＬＫ１の選択された一方に関係した入力レ
ジスタ１４２に与えられたクロック信号のタイミングを調整するために初期化さ
れる間、プログラムされる。選択されたデータクロックＤＣＬＫ０およびＤＣＬ
Ｋ１に応答する生成されたクロック信号に応答して、入力レジスタ１４２は、４
つの１６ビットのデータワードを連続的に記憶し、それらを組み合わせて書き込
みＦＩＦＯバッファ１４８に与えられた１つの６４ビットのデータワードにする
。書き込みＦＩＦＯバッファ１４８は、書き込みラッチおよびドライバ１５０に
、６４ビットの書き込みデータを連続的に与えるために、クロック発生装置１４
４および内部書き込みクロックＷＣＬＫからの信号によってクロックされる。書
き込みラッチおよびドライバ１５０は、Ｉ／Ｏゲーティング回路１０２およびセ
ンス増幅器１０４によって、メモリバンク８０ａ〜８０ｈの１つに６４ビットの
書き込みデータを与える。

【００１９】上記で述べられたように、同期式のリンクアーキテクチャの目的は、プロセッ
サとメモリデバイスとの間で、極めて速いレートでデータ転送が行えるようにす
ることである。本明細書中で用いられた表現「データ転送」は、メモリデバイス
１６ａに、およびメモリデバイス１６ａから転送された全てのデジタル信号を含
み、このため、ＣＡおよびＤＱバスの信号、ならびにＦＬＡＧ信号を含むことが
注意されるべきである。データ転送レートが増加するにつれ、メモリデバイス１
６ａに転送される信号間に要求されるタイミングを維持することがより難しくな
ってくる。例えば、上記で述べられたようにコマンドパケットＣＡ＜０：３９＞
は、通常、コマンドクロック信号ＣＣＬＫと同時にメモリデバイス１６ａに転送
され、データは、通常、データクロック信号ＤＣＬＫ０およびＤＣＬＫ１の選択
された一方と同時に、メモリデバイス１６ａに転送される。しかしながら、不同
の（ｕｎｅｑｕａｌ）信号遅延および別の要因のために、コマンドパケットワー
ドＣＡ＜０：９＞は、コマンドクロック信号ＣＣＬＫと同時にメモリデバイス１
６ａに到達し得ず、書き込みデータパケットワードＤＱ＜０：１７＞は、選択さ
れたデータクロック信号ＤＣＬＫ０またはＤＣＬＫ１と同時にメモリデバイス１
６ａに到達し得ない。さらに、これらの信号が、互いに同時にメモリデバイス１
６ａと実際に接続されたとしても、いったんこれらの信号が、メモリデバイス内
の回路に接続すると、このタイミングは取りそこなわれ得る。例えば、内部信号
は、メモリデバイス１６ａ内の種々の回路部に伝えるための時間を必要とし、信
号経路の長さの差異が、信号が回路部に達する時間に差異を生じさせ得、信号ラ
インの容量性ローディング（ｃａｐａｃｉｔｉｖｅｌｏａｄｉｎｇ）の差異が
また、信号が回路部に達する時間に差異を生じさせ得る。

【００２０】変化する到達時間に関連した問題は、高速なデータ転送レートで有意になり得
、パケット化されたメモリデバイスの動作速度を最終的に制限し得る。例えば、
コマンドクロックＣＣＬＫから得られた内部クロックＩＣＬＫが、適切な時間に
ラッチされるコマンドパケットＣＡ＜０：３９＞を含むパケットワードＣＡ＜０
：９＞のそれぞれを生じない場合、メモリデバイス１６ａの動作におけるエラー
が起こり得る。コマンドクロック信号ＣＣＬＫに関係する内部クロック信号ＩＣ
ＬＫのタイミングまたは位相シフトは、ＩＣＬＫ信号がパケットワード＜０：９
＞を含むそれぞれのコマンド信号ＣＡ＜０＞〜ＣＡ＜９＞を首尾よくラッチング
することに用いられることが可能となる値を有しなければならない。同じことは
、ＤＣＬＫ０およびＤＣＬＫ１信号から誘導された真のそれぞれの内部クロック
信号であり、これらの内部クロック信号は、データバスＤＱに与えられたラッチ
信号ＤＱ＜０＞〜ＤＱ＜１７＞に利用される。

【００２１】データ転送レートが増加するにつれ、パケットワードＣＡ＜０：９＞の信号Ｃ
Ａ＜０＞〜ＣＡ＜９＞それぞれが有効である期間は、当業者によって理解される
ように、対応する量によって短くなる。もっと正確に言えば、ＣＡ＜０＞〜ＣＡ
＜９＞信号のそれぞれのデータウィンドウまたは「アイ（ｅｙｅ）」は、より高
速なデータ転送レートで減少し、同じことは、データバスＤＱに与えられたそれ
ぞれのデータ信号ＤＱ＜０＞〜ＤＱ＜１７＞に対して真である。以下の議論は、
ＣＡ＜０＞〜ＣＡ＜９＞信号およびＤＱ＜０＞〜ＤＱ＜１７＞信号の両方を適用
するが、ＣＡ＜０＞〜ＣＡ＜９＞信号のみが、より詳細に議論されている。当業
者に理解されるように、信号のタイミングスキュー（ｓｋｅｗ）が考慮された後
、ＣＡ＜０＞〜ＣＡ＜９＞信号のそれぞれのデータアイは、各信号が有効になる
実際の期間を定義する。ＣＡ＜０＞〜ＣＡ＜９＞信号のタイミングスキューは、
種々のタイミングエラー（例えば、ＣＡバスのライン上のローディングおよびこ
のようなラインの物理長）から生じる。図４は、多数のＣＡ＜０＞〜ＣＡ＜９＞
信号のデータアイ、メモリコントローラ１８によって、コマンドバスＣＡに与え
られる同じパケットワードＣＡ＜０：９＞にあるＣＡ＜０＞〜ＣＡ＜９＞信号の
それぞれを示すタイミング図である。実線は、理想的なＣＡ＜０＞、ＣＡ＜1＞
およびＣＡ＜９＞信号を示し、破線は、実際のＣＡ＜０＞、ＣＡ＜1＞およびＣ
Ａ＜９＞信号の潜在的なタイミングスキューを示す。ＣＡ＜０＞、ＣＡ＜1＞お
よびＣＡ＜９＞信号のデータアイＤＥは、それぞれ時間間隔ｔ_０〜ｔ_３、ｔ_１〜
ｔ_４およびｔ_５〜ｔ_７によって定義されている。タイミングスキューは、ＣＡ＜
０＞、ＣＡ＜1＞およびＣＡ＜９＞信号のデータアイＤＥを減少し、それによっ
て、これらの信号それぞれが首尾よくキャプチャされ得る間の有効な期間を減少
する。

【００２２】与えられた信号ＣＡ＜０＞〜ＣＡ＜９＞のデータアイが、高速なデータ転送レ
ートで減少するにつれ、各パケットワードＣＡ＜０：９＞の１つ以上のこれらの
信号は、パケットワードのすべての信号がメモリデバイス１６ａで同時に有効で
あるとは限らない到達時間を有し、そのため、内部クロック信号ＩＣＬＫによっ
て首尾よくキャプチャされ得ないということが可能である。例えば、図４におい
て、時間ｔ_０〜ｔ_３からのＣＡ＜０＞信号のデータアイＤＥは、時間ｔ_５〜ｔ_７からのＣＡ＜９＞信号のデータアイと重なっていない。この状況において、パケ
ットワードＣＡ＜０：９＞は、ＩＣＬＫ信号に応答して首尾よくキャプチャされ
得ないために、信号ＣＡ＜０＞およびＣＡ＜９＞は両方とも、同時に、メモリデ
バイス１６ａで有効ではない。時間ｔ_２でのＩＣＬＫ信号の移行は、ＣＡ＜０＞
およびＣＡ＜１＞信号を首尾よくキャプチャし得るが、ＣＡ＜９＞信号をキャプ
キャし得ず、逆に、時間ｔ_６でのＩＣＬＫ信号の移行、ＣＡ＜９＞信号を首尾よ
くキャプチャし得るが、すでに無効となったＣＡ＜０＞およびＣＡ＜１＞信号を
キャプチャし得ない。

【００２３】極めて高速なデータ転送レートで、パケット化されたメモリデバイスに与えら
れた首尾よくキャプチャする信号のための必要性がある。その上、前述の議論は
、ＳＬＤＲＡＭのようなパケット化されたメモリデバイスに関するが、同様の問
題が、別のタイプのメモリデバイスを含む別のタイプの集積回路、および極めて
高速なデータ転送レートでバスに与えられたデジタル信号をキャプチャする任意
のシステムにおいて存在する。

【００２４】（発明の要旨）本発明の１つの側面によれば、バスキャプチャ回路は各バスの回線上に与えら
れるデジタル信号を取り込む。各ラッチは入力および出力端末を有し、クロック
信号に応答する入力端末で与えられるデジタル信号をラッチする。バスキャプチ
ャ回路は複数個の信号遅延回路をさらに含み、各信号遅延回路は各バス回線と各
ラッチの入力端末の間で結合される。各信号遅延回路は、対応バス回線上で与え
られるデジタル信号と比較して遅延時間を有する遅延デジタル信号を発生させ、
遅延デジタル信号を対応ラッチの入力端末に与える。制御回路は信号遅延回路お
よびラッチの出力端末に結合される。制御回路は、各信号遅延回路の遅延時間を
、信号遅延回路の入力で与えられたデジタル信号のデータアイ（ｄａｔａｅｙ
ｅ）の関数として調整する。前記方法で、バスキャプチャ回路は各信号遅延回路
の各遅延時間を調整し、それは例えば、対応するラッチが、与えられたクロック
信号に応答する信号遅延回路からの遅延デジタル信号出力を連続的にラッチする
ことである。

【００２５】本発明の第２の側面によれば、制御回路はまたオペレーションの監視モードで
動作して、外部クロック信号のデータアイでシフトを検出する。制御回路がその
ようなシフトを検出した場合、遅延調整時間により、制御回路は全信号遅延回路
の遅延時間を調整する。本発明の他の側面によれば、バスキャプチャ回路はパケ
ット化されたメモリデバイス（例えば、ＳＬＤＲＡＭ）中に含まれ、初期化モー
ドの動作の間に動作し、前記信号遅延回路の入力で与えられるデジタル信号のデ
ータアイの関数として、各信号遅延回路の遅延時間を調整する。

【００２６】（発明の詳細な説明）図５は、本発明の１つの実施形態についてのビット対ビットタイミング補正回
路５００の機能ブロック図である。ビットトゥビットタイミング補正回路５００
は典型的に、図３のパケット化されたメモリデバイス１６ａ中のコマンドバッフ
ァ４６、アドレスキャプチャ回路４８および書き込みデータパスサーキットリ１
１２中に含まれるが、他の型のメモリデバイスを含む任意の型の集積回路に含ま
れ得る。動作上、ビット対ビットタイミング補正回路５００は２つのモード（初
期化モードおよび監視モード）において動作する。初期化モードの動作の間、ビ
ット対ビットタイミング補正回路５００は、各ＣＡ＜０＞〜ＣＡ＜９＞について
の各時間遅延およびコマンドバスＣＡで与えられるＦＬＡＧ信号を単独で調整し
、それによりこれらの信号はコマンドクロック信号ＣＣＬＫに応答して生成され
る内部クロック信号により連続的に取り込まれ得る、そしてビット対ビットタイ
ミング補正回路５００は同様の方法で動作し、データ信号ＤＱ＜０＞〜ＤＱ＜１
７＞各々に関する各時間遅延を単独で調整し、それにより以下でより詳細に説明
され得るように、前記信号はＤＣＬＫ０およびＤＣＬＫ１信号に応答して生成さ
れる各内部クロック信号により連続的に取り込まれ得る。監視モードの動作の間
、ビット対ビットタイミング補正回路５００は、前記シフトは検出され、その結
果ビット対ビットタイミング補正回路５００に含まれるパケット化されたメモリ
デバイス１６ａの通常の動作の間のこれらの信号の連続的なキャプチャが維持さ
れる（これらは、以下でより詳細に説明され得る）場合、コマンドクロック信号
ＣＣＬＫのデータアイにおけるシフトを検出し、ＣＡ＜０＞〜ＣＡ＜９＞、ＤＱ
＜０＞〜ＤＱ＜１７＞およびＦＬＡＧ信号の各々に関する以前に決定された時間
遅延を調整する。

【００２７】ビット対ビットタイミング補正回路５００は複数個のデータ受信器５０２ａ〜
５０２ｋを含み、各データ受信器５０２ａ〜５０２ｋはコマンドバスＣＡに与え
たコマンド信号ＣＡ＜０＞〜ＣＡ＜９＞の各１つを受信する。各データ受信器５
０２ａ〜５０２ｋは、各データ受信器５０２ａ〜５０２ｋの入力に与えた対応コ
マンド信号ＣＡ＜０＞〜ＣＡ＜９＞に応答する各出力信号ＣＡＩＮ＜０＞〜ＣＡ
ＩＮ＜９＞を発生させる。データ受信器５０２ａ〜５０２ｋは従来のデータ受信
器のように動作し、各データ受信器は、各データメンバの入力に与えられる対応
するＣＡ＜０＞〜ＣＡ＜９＞と同一の倫理レベルの電圧に対応するＣＡＩＮ＜０
＞〜ＣＡＩＮ＜９＞を各データ受信器の出力上で駆動させ、その間、入力信号と
出力信号との間で最小時間遅延を導入する。データ受信器５０２ｋは同様の方法
で動作し、データ受信器５０２ｋの入力でＦＬＡＧ信号を受信し、受信されたＦ
ＬＡＧ信号に応答するデータ受信器５０２ｋの出力でＦＬＡＧＩＮ信号を発生さ
せる。各データ受信器５０２ａ〜５０２ｋについて利用され得るデータ受信器は
、「ＬＯＷＳＫＥＷＤＩＦＦＥＲＥＮＴＩＡＬＲＥＣＥＩＶＥＲＷＩＴ
ＨＤＩＳＡＢＬＥＦＥＡＴＵＲＥ」と題されたＢｒｅｎｔＫｅｅｔｈらに
よる米国特許出願第０９／１４０，８５７号に詳細に記載されている。本明細書
中、同出願を参考のため援用する。

【００２８】データ受信器５０２ａ〜５０２ｋからのＣＡＩＮ＜０＞〜ＣＡＩＮ＜９＞信号
およびＦＬＡＧＩＮ信号は、コマンド取り込みブロック５０４に適用され、コマ
ンド取り込みブロック５０４は、各遅延時間により前記受信されたコマンド信号
の各々を遅延させ、ここでより詳細に説明するように遅延コマンド信号ＣＡＤＥ
Ｌ＜０＞〜ＣＡＤＥＬ＜９＞およびＦＬＡＧＤＥＬを生成する。コマンドキャプ
チャブロック５０４は複数個のコマンド遅延リング（ｃｏｍｍａｎｄｄｅｌａ
ｙｒｉｎｇ）５０６ａ〜５０６ｋを含み、各コマンド遅延リングはＣＡＩＮ＜
０＞〜ＣＡＩＮ＜９＞およびＦＬＡＧＩＮ信号の各１つを受信し、また複数個の
制御信号５１０および選択ワードＳＥＬ（ｓｅｌｅｃｔｉｏｎｗｏｒｄＳＥ
Ｌ）＜０：４＞を初期化制御回路５０８から受信する。動作上、コマンド遅延リ
ング５０６ａ〜５０６ｋの各々は、対応する遅延コマンド信号ＣＡＤＥＬ＜０＞
〜ＣＡＤＥＬ＜９＞およびＦＬＡＧＤＥＬを生成し、それら遅延コマンド信号は
、適応したＣＡＩＮ＜０＞〜ＣＡＩＮ＜９＞およびＦＬＡＧＩＮ信号に対して多
様または調整可能な遅延時間を有する。例えば、コマンド遅延リング５０６ａは
ＣＡＤＥＬ＜０＞信号を生成し、ＣＡＤＥＬ＜０＞信号は、コマンド遅延リング
５０６ａの入力に適応したＣＡＩＮ＜０＞信号と比較して調整可能な遅延時間を
有する。コマンド遅延リング５０６ａ〜５０６ｋの各遅延時間の値は、初期化モ
ードの動作の間制御回路５０８および監視モードの動作の間、監視回路５１２に
より決定される。初期化モードの間、制御回路５０８は、選択コマンド遅延リン
グに応答する値を有するＳＥＬ＜０：４＞ワードを適用することによりコマンド
遅延リング５０６ａ〜５０６ｋの１つを選択し、その後、制御信号５１０を生成
して対応する時間延長の値を調整する。制御回路５０８からの制御信号５１０は
、選択コマンド遅延リング５０６ａ〜５０６ｋの遅延時間を唯一調整し、非選択
コマンド遅延リング全体により無視されることに留意すべきである。監視モード
の動作において、コマンド遅延リング５０６ａ〜５０６ｋのいずれもがＳＥＬ＜
０：４＞ワードにより選択されず、監視回路５１２は複数個の制御信号５１４を
各コマンド遅延リング５０６ａ〜５０６ｋに与え、同じ所定量のコマンド遅延リ
ング５０６ａ〜５０６ｋの各遅延時間を調整する。制御信号５１４の発生におい
て、監視回路５１２はＣＣＬＫ信号に応答するデータ受信器５４２により発生し
たクロック信号ＣＣＬＫＭのデータアイをサンプルリングし、以下により詳細に
説明されるようにこのデータアイでシフトを検出する。初期化制御回路５０８は
イネーブル信号

【００２９】

【数１】

【００３０】を与え、監視モードの動作を開始するため監視回路５１２をアクティブにする。
選択コマンド遅延リング５０６ａ〜５０６ｋの遅延時間のみが調整される初期化
モードと対照的に、監視モードの間、全コマンド遅延リング５０６ａの各遅延時
間は、同じ所定量だけ調整される。初期化および監視モード両方の間、コマンド
遅延リング５０６ａ〜５０６ｋの動作は以下で詳細に記述され得る。

【００３１】複数のシフトレジスタ５１６ａ〜５１６ｋは、シフトレジスタの入力上で遅延
信号ＣＡＤＥＬ＜０＞〜ＣＡＤＥＬ＜９＞およびＦＬＡＧＤＥＬをそれぞれ受信
し、遅延コマンドクロック信号ＣＣＬＫＤによりクロックされる。各シフトレジ
スタ５１６ａ〜５１６ｋは４つの工程を含み、シフトレジスタの入力に与えられ
た対応遅延信号ＣＡＤＥＬ＜０：９＞およびＦＬＡＧＤＥＬをＣＣＬＫＤ信号の
各立ち上がりエッジ遷移に応答する第１段階、およびＣＣＬＫＤ信号の各立ち下
がりエッジ遷移に応答する第２段階にシフトする。その後、第１段階の信号は、
ＣＣＬＫＤ信号の次の立ち上がりエッジ遷移および第１段階にシフトされる新た
な遅延信号に応答して、第１段階から第３段階にシフトする。その後、第２段階
の信号は、ＣＣＬＫＤ信号および第２段階にシフトされる新たな遅延信号の次の
立ち上がりエッジに応答して第２段階から第４段階にシフトされる。各レジスタ
５１６ａ〜５１６ｋは、対応する４ビットのワードＣＡＤＥＬ０＜０：３＞〜Ｃ
ＡＤＥＬ９＜０：３＞およびＦＬＡＧＤＥＬ＜０：３＞のような４つの記憶され
た信号を制御回路５０８に出力する。補正回路５００を含むパケット化されたメ
モリデバイス１６ａの通常の動作の間、ＣＡＤＥＬ＜０：９＞信号は、レジスタ
（図示せず）に記憶され、メモリデバイス１６ａの動作を制御するために利用さ
れる（これらは当業者に理解され得る）。遅延回路５１８は、クロック受信器５
２０から受信される内部コマンドクロック信号ＣＣＬＫＩＮに応答するＣＣＬＫ
Ｄ信号を生成し、ＣＣＬＫＤ信号はＣＣＬＫＩＮ信号に対して所定の時間遅延を
有する。クロック受信器５２０は、クロック受信器５２０の入力に与えられるコ
マンドクロック信号ＣＣＬＫに応答しＣＣＬＫＩＮ信号を発生する。クロック受
信器５２０は、データ受信器５０２ａ〜５０２ｋについて以前に記述した信号と
同様の様式で動作し、与えられたＣＣＬＫ信号に関連する最小時間遅延を有する
クロック受信器５２０上でＣＣＬＫＩＮ信号が発生する。

【００３２】動作上、遅延回路５１８およびクロック受信器５２０は、共同して動作しＣＣ
ＬＫ信号に対して所定の時間遅延を有するシフトレジスタ５１６ａ〜５１６ｋを
クロックする。シフトレジスタ５１６ａ〜５１６ｋはＣＣＬＫＩＮ信号の代わり
としてＣＣＬＫＤ信号によりクロックされ、ＣＡ＜０＞〜ＣＡ＜９＞およびＦＬ
ＡＧ信号は、ラッチ５１６ａ〜５１６ｋにより適切に取り込まれることを保証す
るために遅延リング５０６ａ〜５０６ｋにより遅延されなければならないことを
保証する。言い換えるならば、コマンド遅延リング５０６ａ〜５０６ｋは唯一Ｃ
Ａ＜０＞〜ＣＡ＜９＞およびＦＬＡＧ信号を遅延し得、これら信号を発生させな
い、そのためＣＣＬＫ信号は、ＣＣＬＫ信号の特定の遷移がＣＡＤＥＬ＜０：９
＞を十分に取り込むために利用され得ることを保証する十分な量だけ遅延されな
ければならず、当業者に理解されるようにＣＡ＜０：９＞に応答して遅延リング
５０６ａ〜５０６ｋによって発生され、ＦＬＡＧ信号はＣＣＬＫ信号の所定の遷
移と一致して送信される。

【００３３】ビット対ビットタイミング補正回路５００は複数のデータ受信器５２２ａ〜５
２２ｒをさらに含み、各データ受信器５２２ａ〜５２２ｒはデータバスＤＱに適
用したデータ信号ＤＱ＜０＞〜ＤＱ＜１７＞信号の各１つを受信する。データ受
信器５２２ａ〜５２２ｒは、同様の方法でデータ受信器５０２ａ〜５０２ｋにつ
いて以前に記述された方法と同じ方法で動作し、出力信号ＤＱＩＮ＜０＞〜ＤＱ
ＩＮ＜１７＞を対応ＤＱ＜０＞〜ＤＱ＜１７＞信号に応答して、それぞれ生成す
る。データ受信器５２２ａ〜５２２ｒからのＤＱＩＮ＜０＞〜ＤＱＩＮ＜１７＞
信号は、複数個のデータ遅延リング５２４ａ〜５２４ｒにそれぞれ与えられ、デ
ータキャプチャブロック５２６を形成する。各データ遅延リング５２４ａ〜５２
４ｒは、対応する一対の第１遅延データ信号Ｄ０ＤＥＬ＜０：１７＞および第２
の遅延データ信号Ｄ１ＤＥＬ＜０：１７＞を生成し、それら第１第２データは、
データ遅延リング５２４ａ〜５２４ｒの入力に与えた、対応するＤＱＩＮ＜０＞
〜ＤＱＩＮ＜１７＞に対する各時間遅延を有する。例えば、データ遅延リング５
２４ａは、データ遅延リング５２４ａの入力に与えるＤＱＩＮ＜０＞信号に対し
て第１の時間遅延を有する第１の遅延データ信号Ｄ０ＤＥＬ＜０＞を生成し、Ｄ
ＱＩＮ＜０＞信号に対して第２の時間遅延を有する第２の遅延データ信号Ｄ１Ｄ
ＥＬ＜０＞を生成する。初期化制御回路５０８は制御信号５１０およびＳＥＬ＜
０：４＞ワードをデータ遅延リング５２４ａ〜５２４ｒに与え、データ遅延リン
グ５２４ａ〜５２４ｒの動作を初期化モードおよび監視モードで制御し、Ｄ０Ｄ
ＥＬ＜０：１７＞信号の各第１時間遅延を、コマンド遅延リング５０６ａ〜５０
６ｋについて以前に記述したように調整する。さらに、初期化モードの間、以下
により詳細に説明され得るように制御回路５０８は時間遅延オフセットワードを
選択データ遅延リング５２４ａ〜５２４ｒに与え、Ｄ０ＤＥＬ信号の時間遅延が
決定された後に、Ｄ１ＤＥＬ＜０＞信号の時間遅延を調整する。データ遅延リン
グ５２４ａ〜５２４ｒはまた、以下に詳細に示されるように、制御信号５１４を
監視回路５１２から受信し、動作の監視モードの間、データ遅延リング５２４ａ
〜５２４ｒの各時間遅延を調整する。

【００３４】シフトレジスタ５２８ａ〜５２８ｒの第１群は遅延時間信号Ｄ１ＤＥＬ＜０＞
〜Ｄ１ＤＥＬ＜１７＞をそれぞれ受信し、各シフトレジスタは４つの工程を含む
。クロック受信器５３２および遅延回路５３０は、クロック受信器５２０および
遅延回路５１８について以前に記述する方法で動作し、ＤＣＬＫ１信号に対する
所定の時間遅延を有する遅延データクロック信号ＤＣＬＫ１Ｄを用い各レジスタ
５２８ａ〜５２８ｒをクロックする。各シフトレジスタ５２８ａ〜５２８ｒはシ
フトレジスタ５１６ａ〜５１６ｋと同一であり、適用Ｄ１ＤＥＬ＜０：１７＞信
号をＤＣＬＫ１Ｄ信号に応答する４つの各段階に連続的にシフトする同一の方法
で動作する。各レジスタ５２８ａ〜５２８ｒは、以下でより詳細に説明されるよ
うに４つのビットワードＤ１ＤＥＬ０＜０：３＞〜Ｄ１ＤＥＬ１７＜０：３＞に
対応するように、４つの記憶された遅延信号を出力し、これらのワードは初期化
制御回路５０８に適用され、初期化制御回路５０８はデータ遅延リング５２４ａ
〜５２４ｒについての各第２の時間遅延を決定する際、ワードを利用する。シフ
トレジスタ５２８ａ〜５２８ｒは、レジスタ５１６ａ〜５１６ｋをクロックする
ＣＣＬＫＤ信号に以前に議論されているようにＤＣＬＫ１Ｄ信号によりクロック
され、ＤＣＬＫ１信号の遅延したバージョンであり、ＤＣＬＫ１信号の特定の遷
移が、ＤＣＬＫ１信号の特定の遷移を用い同時発生的に送信されたＤＱ＜０：１
７＞信号に応答してデータ遅延リング５２４ａ〜５２４ｒにより発生した遅延デ
ータ信号Ｄ１ＤＥＬ＜０：１７＞を連続的に取り込むことを保証する。

【００３５】シフトレジスタ５３４ａ〜５３４ｒの第２群は、遅延データ信号Ｄ０ＤＥＬ＜
０＞〜Ｄ０ＤＥＬ＜１７＞それぞれをデータ遅延リング５２４ａ〜５２４ｒから
受信する。各シフトレジスタ５３４ａ〜５３４ｒはシフトレジスタ５１６ａ〜５
１６ｋおよび５２８ａ〜５２８ｒと同一であり、適用Ｄ０ＤＥＬ＜０：１７＞信
号を各段階に連続的にシフトする方法と同一の方法で動作し、４つの記憶された
遅延データ信号を対応する４つのビットワードＤ０ＤＥＬ＜０：３＞〜Ｄ０ＤＥ
Ｌ１７＜０：３＞として出力する同様の方法で動作する。Ｄ０ＤＥＬ＜０：３＞
〜Ｄ０ＤＥＬ１７＜０：３＞ワードは、以下においてより詳細に記述されるよう
に、初期化制御回路５０８に適用され、初期化制御回路５０８は、データ遅延リ
ング５２４ａ〜５２４ｒについて各第１の時間遅延を決定する際、前記ワードを
利用する。クロック受信器５３６および遅延回路５３８は、シフトレジスタ５３
４ａ〜５３４ｒをＤＣＬＫ０信号に対して所定の時間遅延を有する遅延データク
ロック信号ＤＣＬＫ０Ｄで、クロックするクロック受信器５３２および遅延回路
５３０と同一の方法で動作する。

【００３６】ビット対ビットタイミング補正回路５００は、ＦＬＡＧ信号は、タイミング補
正回路５００を含むパケット化されたメモリデバイスｌ６ａが初期モードの動作
に配置されたことを示す場合、ＦＬＡＧ信号を受信しキャリブレーション信号Ｃ
ＡＬを生成する同期検出回路５４８をさらに含む。上述のように、パケット化さ
れたメモリデバイス１６ａは、２つの連続１’ｓをＦＬＡＧ信号に適応すること
によって初期モードの動作に配置されている。従って、同期検出回路５４８は、
ＦＬＡＧ信号についての２つの連続バイナリ１’ｓを検出する場合、タイミング
補正回路５００を初期モードの動作に配置することで、検出回路５４８はアクテ
ィブＣＡＬ信号を初期化制御回路５０８に適用する。同期検出回路５４８につい
てのある実施形態のより詳細な説明は、Ｍａｎｎｉｎｇにより「ＭＥＴＨＯＤ
ＡＮＤＡＰＰＡＲＡＴＵＳＦＯＲＲＥＳＹＮＣＨＲＯＮＩＺＩＮＧＡ
ＰＬＵＲＡＬＩＴＹＯＦＣＬＯＣＫＳＩＧＮＡＬＳＵＳＥＤＩＮＬ
ＡＴＣＨＩＮＧＲＥＳＰＥＣＴＩＶＥＤＩＧＩＴＡＬＳＩＧＮＡＬＳＡ
ＰＰＬＩＥＤＴＯＡＰＡＣＫＥＴＩＺＥＤＭＥＭＯＲＹＤＥＶＩＣＥ
」と題された米国特許出願第０９／１４６，７１６号に記載されている。本明細
書中、同出願を参考のため援用する。

【００３７】動作中、ビット対ビットタイミング補正回路５００は２つのモード（初期化モ
ードおよびモニタリングモード）で作動する。ビット対ビットタイミング補正回
路５００を初期化モードで作動させるために、メモリコントローラ１８（図１）
が１５ビット反復擬ランダムビットシーケンスをコマンドバスＣＡの各ライン、
ＦＬＡＧ信号を受信するフラグライン、およびデータバスＤＱの各ラインに付加
する。これらのラインに付加され得る１つの１５ビット反復擬ランダムビットシ
ーケンスを以下の表１に示す。

【００３８】

【表１】

【００３９】表１からわかるように、１５ビット反復擬ランダムビットシーケンスは、コマ
ンドバスＣＡおよびデータバスＤＱの隣接したライン上で補数をとる。したがっ
て、例えば、シーケンスはラインＣＡ＜９＞上で００００、ＣＡ＜８＞上で１１
１１、ＣＡ＜７＞上で００００で始まり、各ラインに付加されたシーケンスは隣
接ラインに付加されたシーケンスの補数となる。反復擬ランダムビットシーケン
スにより、当業者に理解されるように４連続ビットが任意の他の４連続ビットと
誤解され得ないことが保証される。

【００４０】付加される１５ビット擬ランダムビットシーケンスに応答して、同期検出回路
５４８はＣＡＬ信号を活性化して、ビット対ビットタイミング補正回路５００を
初期化モードで作動させる。さらに詳細には、表１に示されるように、擬ランダ
ムビットシーケンスはＦＬＡＧ信号の連続する１で始まる。上記したように、Ｆ
ＬＡＧ信号に付加される２つの連続する１に応答して、同期検出回路５４８はＣ
ＡＬ信号を活性化して、ビット対ビットタイミング補正回路５００が初期化モー
ドで作動する。活性ＣＡＬ信号に応答して、初期化制御回路５０８が制御信号５
１０、ＯＦＦＳＥＴ＜０：３＞ワード、ＳＥＬ＜０：４＞ワードを生成し、これ
からさらに詳細に説明されるように、連続かつ独立してコマンド遅延リング５０
６ａ−５０６ｋおよびデータ時間遅延リング５２４ａ−５２４ｒのそれぞれの各
時間遅延を調整する。

【００４１】活性化ＣＡＬ信号の受信後、初期化制御回路５０８はＳＥＬ＜０：４＞ワード
を生成し、コマンド遅延リング５０６ａ−５０６ｋおよびデータ遅延リング５２
４ａ−５２４ｒの最初の１つを選択する。図５の実施形態では、初期化制御回路
５０８は初めにＳＥＬ＜０：４＞ワードの値を０００００に設定し、それにより
コマンド遅延リング５０６ａを選択する。上記したように、コマンド遅延リング
５０６ａ−５０６ｋおよびデータ時間遅延リング５２４ａ−５２４ｒのうち選択
された一方のみが、初期化制御回路５０８からの制御信号５１０に応答する。こ
のように、初期化制御回路５０８は、選択された遅延リングに対応するＳＥＬ＜
０：４＞ワードを生成して、その後、制御信号５１０を付加し選択された遅延リ
ングの時間遅延を調整することによって、コマンド遅延リング５０６ａ−５０６
ｋおよびデータ遅延リング５２４ａ−５２４ｒのそれぞれの各時間遅延を独立に
調整し得る。この点で、初期化制御回路５０８は制御信号５１０を選択されたコ
マンド遅延リング５０６ａに付加して、コマンド遅延リング５０６ａの遅延時間
を初期値に調整する。コマンド遅延リング５０６ａはその後、その入力で付加さ
れるＣＡＩＮ＜０＞信号に関する最初の時間遅延を有するＣＡＤＥＬ＜０＞信号
を発生させる。

【００４２】この点で、メモリコントローラ１８（図１）からのＣＡ＜０＞信号はデータレ
シーバ５０２ａを通じて付加され、コマンド遅延リング５０６ａの最初の時間遅
延により遅れる。この遅延された信号がＣＡＤＥＬ＜０＞信号としてシフトレジ
スタ５１６ａに付加される。シフトレジスタ５１６ａは連続してＣＣＬＫＤ信号
の各遷移に応答してＣＡＤＥＬ＜０＞信号をラッチし、ラッチされたＣＡＤＥＬ
０＜０：３＞ワードを初期化制御回路５０８に出力する。初期化制御回路５０８
はラッチされたＣＡＤＥＬ０＜０：３＞ワードのビットの各値を期待値と比較し
、この比較の結果を格納する。初期化制御回路５０８は、表１を参考にして上記
の信号に対する公知の１５ビット擬ランダムビットシーケンスからラッチされた
ＣＡＤＥＬ０＜０：３＞ワードの期待値を生成し得る。期待データを生成するた
めに利用され得る回路は、参考として本明細書中で援用されるＭａｎｎｉｎｇの
「ＭＥＴＨＯＤＡＮＤＡＰＰＡＲＡＴＵＳＦＯＲＧＥＮＥＲＡＴＩＮＧ
ＥＸＰＥＣＴＤＡＴＡＦＲＯＭＡＣＡＰＴＵＲＥＤＢＩＴＰＡＴ
ＴＥＲＮ，ＡＮＤＭＥＭＯＲＹＤＥＶＩＣＥＵＳＩＮＧＳＡＭＥ」とい
うタイトルの米国特許出願第０９／１４６，８６０号に開示される。本比較の結
果により、コマンド遅延リング５０６ａに対する最初の時間遅延が、シフトレジ
スタ５１６ａにおいてＣＡＤＥＬ＜０＞信号の成功したキャプチャーとなるかが
示される。言いかえれば、ラッチされたＣＡＤＥＬ０＜０：３＞ワードが期待値
を有する場合、コマンドバスＣＡに付加されるＣＡ＜０＞信号が、ＣＣＬＫＤ信
号に応答して、この信号がシフトレジスタ５１６ａにおいて首尾よくキャプチャ
ーされ得る量だけ遅れる。反対に、ＣＡＤＥＬ０＜０：３＞ワードがその期待値
を有しない場合、コマンド遅延リング５０６ａの最初の時間遅延がコマンドバス
ＣＡに付加されたＣＡ＜０＞信号の成功したキャプチャーが可能とならない。

【００４３】初期化制御回路５０８が最初の時間遅延でＣＡＤＥＬ０＜０：３＞ワードとの
比較の結果を格納した後、初期化制御回路５０８は制御信号５１０を付加しコマ
ンド遅延リング５０６ａの時間遅延を第２の値に増加する。コマンド遅延リング
５０６ａは、その後ＣＡ＜０＞信号を第２の時間遅延分だけ遅れさせ、再度ＣＡ
ＤＥＬ＜０＞信号を付加し、これはシフトレジスタ５１６ａへの第２の時間遅延
を有する。再度、シフトレジスタ５１６ａは、ＣＣＬＫＤ信号に応答してＣＡＤ
ＥＬ＜０＞信号をラッチし、ラッチされたＣＡＤＥＬ０＜０：３＞ワードを初期
化制御回路５０８に出力する。初期化制御回路５０８は前述したように動作し、
第２の時間遅延でＣＡＤＥＬ０＜０：３＞ワードのラッチされた値をこの信号の
期待値と比較し、この比較の結果を格納する。

【００４４】初期化制御回路５０８は、その後同じ方法で動作を続け、連続して、コマンド
遅延リング５０６ａの時間遅延を調整し、各時間遅延でラッチされたＣＡＤＥＬ
０＜０：３＞ワードをそのワードの期待値と比較する。それぞれのこのような比
較の結果を格納する。１実施形態では、初期化制御回路５０８はコマンド遅延リ
ング５０６ａの時間遅延を２２回調整し、各時間遅延でラッチされた各ＣＡＤＥ
Ｌ０＜０：３＞ワードの比較の結果を格納する。１実施形態では、遅延時間の間
の増分差がほぼ１００ピコ秒である。一旦、初期化制御回路５０８が相当する２
２回の結果の信号を格納すると、初期化制御回路５０８は、期待値を有するＣＡ
ＤＥＬ０＜０：３＞ワードをもたらす時間遅延の１つからコマンド遅延リング５
０６ａの最適時間遅延を選択する。コマンド遅延リング５０６ａの最適遅延時間
を決定するのに制御回路５０８が利用し得る類似した手順が、本明細書で参考と
して援用されるＢａｋｅｒらの米国特許出願第０８／８９０，０５５号でさらに
詳細に説明される。一旦、初期化制御回路５０８がコマンド遅延リング５０６ａ
の最適時間遅延を決定すると、初期化制御回路が制御信号５１０を発生し、コマ
ンド遅延リング５０６ａの時間遅延を最適値に調整する。

【００４５】コマンド遅延リング５０６ａの時間遅延をその最適値に調整した後、初期化制
御回路５０８はＳＥＬ＜０：４＞ワードの値を増加し、それによりコマンド遅延
リング５０６ｂ（図示せず）を選択する。初期化制御回路５０８はその後、前記
したのと同じ方法で動作し、コマンド遅延リング５０６ｂの時間遅延をその最適
値に調整する。言い換えれば、初期化制御回路５０８は制御信号５１０を発生し
てコマンド遅延リング５０６ｂの時間遅延の値を連続して調整し、対応するラッ
チされたそれぞれのＣＡＤＥＬ１＜０：３＞ワードをその期待値と比較し、対応
する得られた信号を格納する。時間遅延を２２回増加した後、初期化制御回路５
０８は再度、時間遅延の中からコマンド遅延リング５０６ｂの最適時間遅延を決
定し、これによりＣＡＤＥＬ１＜０：３＞ワードをうまくキャプチャーし、制御
信号５１０を発生してコマンド遅延リング５０６ｂの時間遅延をこの最適値に調
整する。コマンド遅延リング５０６ｂがＳＥＬ＜０：４＞ワードにより選択され
るので、コマンド遅延リング５０６ａは、他の全てのコマンド遅延リング５０６
ｃ−５０６ｋおよびデータ遅延リング５２４ａ−５２４ｒと共に、制御信号５１
０に応答しない。このように、一旦、初期化制御回路５０８が特定のコマンド遅
延リング５０６ａ−５０６ｋまたはデータ遅延リング５２４ａ−５２４ｒの最適
な時間遅延を決定すると、そのリングの時間遅延は再度初期化制御回路５０８に
選択されるまで影響を受けない。実際、全てのコマンド遅延リング５０６ａ−５
０６ｋおよびデータ遅延リング５２４ａ−５２４ｒの各時間遅延は、以下にさら
に詳細に説明されるように、動作がモニタリングモードの間にモニタリング回路
５１２により調整される。

【００４６】初期化制御回路５０８は、その後連続してＳＥＬ＜０：４＞ワードを増加し、
それによってコマンド遅延リング５０６ｃ−５０６ｋのそれぞれを連続して選択
し、これらの遅延リングのそれぞれの最適時間遅延を決定する。一旦、初期化制
御回路５０８がコマンド遅延リング５０６ｋの時間遅延をその最適値に調整する
と、初期化制御回路５０８はＳＥＬ＜０：４＞ワードを増加し、それによりデー
タ遅延リング５２４ａを選択する。前記したように、データ遅延リング５２４ａ
−５２４ｒのそれぞれは、対応するＤ０ＤＥＬ＜０：１７＞信号に関連して第１
の時間遅延を有し、Ｄ１ＤＥＬ＜０：１７＞信号に関連して第２の時間遅延を有
する。初期化制御回路５０８は、当然ながらこれらの時間遅延の最適値を決定す
る。

【００４７】動作中、初期化制御回路５０８は最初ＳＥＬ＜０：４＞ワードを増加し、デー
タ遅延リング５２４ａを選択する。初期化制御回路５０８はその後、コマンド遅
延リング５０６ａ−５０６ｋのそれぞれについて以前説明したプロセス通りに動
作し、Ｄ０ＤＥＬ＜０＞信号の第１の時間遅延の最適値を決定する。言いかえれ
ば、初期化制御回路５０８は制御信号５１０を発生し、データ遅延リング５２４
ａの第１の時間遅延の値を連続して調整する。シフトレジスタ５３４ａは、その
後データ遅延リング５２４ａからのＤ０ＤＥＬ＜０＞信号出力をラッチし、ラッ
チされたＤ０ＤＥＬ０＜０：３＞ワードを初期化制御回路５０８に付加し、以前
に説明したようにこのワードをその期待値と比較してこの比較の結果を格納する
。再度、初期化制御回路５０８がデータ遅延リング５２４ａの第１の時間遅延を
２２回調整した後、初期化制御回路５０８は第１の時間遅延の最適値を決定し、
制御信号５１０を発生し、第１の時間遅延をこの最適値に調整する。

【００４８】この点で、初期化制御回路５０８はＯＦＦＳＥＴ＜０：３＞ワードの値を連続
して増加し、それによりデータ遅延リング５２４ａの第２の時間遅延を連続して
調整する。以前に説明したように、第２の時間遅延は付加されたＤＱＩＮ＜０＞
信号に関連してＤ１ＤＥＬ＜０＞信号の遅延を決定する。さらに詳細には、ＯＦ
ＦＳＥＴ＜０：１０＞ワードの値がＤ０ＤＥＬ＜０＞信号の第１の時間遅延に関
連してＤ１ＤＥＬ＜０＞信号の第２の時間遅延の値を調整または「オフセット」
する。この状況で、初期化制御回路５０８はＯＦＦＳＥＴ＜０：３＞ワードを連
続して調整し、それにより以前に決定された第１の時間遅延の最適値に対して第
２の時間遅延を調整する。ＯＦＦＳＥＴ＜０：３＞ワードの各値に対して、初期
化制御回路５０８は、Ｄ１ＤＥＬ＜０＞信号は、ＯＦＦＳＥＴ＜０：３＞ワード
の特定の値でシフトレジスタ５２８ａによりうまくラッチされるかどうかを決め
ることにおいて以前に説明した様式と同じように動作する。例えば、初期化制御
回路５０８は、初めに値００００を有するＯＦＦＳＥＴ＜０：３＞ワードをデー
タ遅延リング５２４ａに付加する。付加されたＯＦＦＳＥＴ＜０：３＞ワードに
応答して、データ遅延リング５２４ａが、Ｄ１ＤＥＬ＜０＞信号の時間遅延を以
前決定したＤ０ＤＥＬ＜０＞信号の最適時間遅延に関して第１の値に調整する。
シフトレジスタ５２８ａは、その後ＤＣＬＫ１Ｄ信号に応答して、この第１の関
連する時間遅延でＤ１ＤＥＬ＜０＞信号をラッチし、ラッチされたＤ１ＤＥＬ０
＜０：３＞ワードを初期化制御回路５０８に付加する。初期化制御回路５０８は
、ラッチされたＤ１ＤＥＬ０＜０：３＞ワードをその期待値と比較して、この比
較の結果を示す対応した結果信号を格納する。

【００４９】この時点で、初期化制御回路５０８はＯＦＦＳＥＴ＜０：３＞ワードの値をイ
ンクリメントし、それにより以前決められたＤ０ＤＥＬ＜０＞信号の最適時間遅
延に関連してＤ１ＤＥＬ＜０＞信号の時間遅延を調整する。再度、シフトレジス
タ５２８ａがＤＣＬＫ１Ｄ信号に応答してＤ１ＤＥＬ＜０＞信号をこの新しい時
間遅延でラッチし、初期化制御回路５０８がラッチされたＤ１ＤＥＬ０＜０：３
＞ワードがその期待値を有するかどうかを決定する。１実施形態では、初期化制
御回路５０８はＯＦＦＳＥＴ＜０：３＞ワードの１１個の異なる値をデータ遅延
リング５２４ａに付加し、データ遅延リング５２４ａがＤ１ＤＥＬ＜０＞信号の
２回目の時間遅延を１１回調整する。一旦、初期化制御回路５０８が、Ｄ１ＤＥ
Ｌ０＜０：３＞ワードを１１個の時間遅延の各値で対応する期待値と比較するこ
とにより決められる結果信号を格納する場合、初期化制御回路５０８は時間遅延
の間からＤ１ＤＥＬ＜０＞信号の最適な２回目の時間遅延を選択し、シフトレジ
スタ５２８ａによりＤ１ＤＥＬ＜０＞信号をうまくキャプチャーする。初期化制
御回路５０８はその後ＯＦＦＳＥＴ＜０：３＞ワードをＤ１ＤＥＬ＜０＞信号の
所定の最適時間遅延に対応する値を有するデータ遅延リング５２４ａに付加し、
データ遅延リング５２４ａがＤ１ＤＥＬ＜０＞の２回目の時間遅延をこのＯＦＦ
ＳＥＴ＜０：３＞ワードに対応する値に調整する。

【００５０】初期化制御回路５０８はその後ＳＥＬ＜０：４＞ワードをインクリメントし、
データ遅延リング５２４ｂ（図示せず）を選択し、上記で説明したように動作し
てデータ遅延リング５２４ｂからのＤ０ＤＥＬ＜１＞およびＤ１ＤＥＬ＜１＞信
号出力の各時間遅延を調整する。初期化制御回路５０８は、データ遅延リング５
２４ｒからのＤ０ＤＥＬ＜１７＞およびＤ１ＤＥＬ＜１７＞信号の各時間遅延が
調整されるまで、ＳＥＬ＜０：４＞ワードをインクリメントし、対応するデータ
遅延リング５２４ａ−５２４ｒの各時間遅延を調整し続ける。一旦、初期化制御
回路５０８がデータ遅延リング５２４ｒの最初および２回目の時間遅延をそれら
の各最適値に調整する場合、コマンド遅延リング５０６ａ−５０６ｋおよびデー
タ遅延リング５２４ａ−５２４ｒのそれぞれの時間遅延がそれらの各最適値に調
整されるので初期化モードが終了する。

【００５１】動作の初期化モードを終了するために、初期化制御回路５０８は始めＳＥＬ＜
０：４＞ワードの値を１１１１１に設定し、２９個の遅延リング（１１コマンド
遅延リング５０６ａ−５０６ｋおよび１８データ遅延リング５２４ａ−５２４ｒ
）を選択しない。この時点で、初期化制御回路５０８は

【００５２】

【数２】

【００５３】信号を出して、それによりモニタリング回路５１２の実行を開始する。上記で説
明したように、モニタリング回路５１２はＣＣＬＫＭ信号のデータアイ（ｄａｔ
ａｅｙｅ）をモニタリングし、このデータアイのシフトを検出する。モニタリ
ング回路５１２がＣＣＬＫＭ信号のデータアイのシフトを検出する場合、モニタ
リング回路５１２は制御信号５１４を出してコマンド遅延リング５０６ａ−５０
６ｋおよびデータ遅延リング５２４ａ−５２４ｒの各々の各遅延時間を調整し、
検出されたシフトを補償する。

【００５４】図６は、ＣＡＤＥＬ＜０：９＞およびＦＬＡＧＤＥＬ信号の各遅延時間を調整
し、ＣＣＬＫＤ信号の遷移に関連する各データアイを集める（ｃｅｎｔｅｒ）ビ
ット対ビットタイミング補正回路５００の動作を示すタイミング図である。図６
では、補正回路５００がこれらの信号の各遅延時間ｔ_ＤＣＡ０、ｔ_ＤＣＡ１、ｔ _ＤＦＬを調整する前後のＣＡＤＥＬ＜０＞、ＣＡＤＥＬ＜１＞、およびＦＬＡＧ
ＤＥＬ信号が示される。左に示す信号は、それらの各遅延時間ｔ_ＤＣＡ０、ｔ_Ｄ _ＣＡ１、ｔ_ＤＦＬが調整される以前のＣＡＤＥＬ＜０＞、ＣＡＤＥＬ＜１＞、お
よびＦＬＡＧＤＥＬ信号を示す。この時点で、信号ＣＡＤＥＬ＜０＞、ＣＡＤＥ
Ｌ＜１＞、およびＦＬＡＧＤＥＬを遅らせる以前に、いかなる時間でもＣＣＬＫ
Ｄ信号の遷移によりこれらの信号がシフトレジスタ５１６ａ−５１６ｋの対応す
る１つにうまくキャプチャーされない。ビット対ビットタイミング補正回路５０
０がＣＡＤＥＬ＜０＞、ＣＡＤＥＬ＜１＞、およびＦＬＡＧＤＥＬ信号の各遅延
時間ｔ_ＤＣＡ０、ｔ_ＤＣＡ１、ｔ_ＤＦＬを調整し、これらの信号の各々は図５に
示されるようなある時間ｔ_０のＣＣＬＫＤ信号の遷移近傍に集められるデータア
イを有する。結果として、ＣＡＤＥＬ＜０＞、ＣＡＤＥＬ＜１＞、およびＦＬＡ
ＧＤＥＬ信号の各々が、ＣＣＬＫＤ信号に応答してシフトレジスタ５１６ａ−５
１６ｋの対応する１つにうまくキャプチャーされる。ＣＡＤＥＬ＜０：９＞およ
びＦＡＧＤＥＬ信号だけが図６を参考にして議論されるが、全てのＤ０ＤＥＬ＜
０：１７＞およびＤ１ＤＥＬ＜０：１７＞信号が同様にそれぞれ遅延した内部の
クロック信号ＤＣＬＫ０ＤおよびＤＣＬＫ１Ｄの遷移近傍に集められるそれらの
各データアイを有する。

【００５５】モニタリング回路５１２の動作は、図７を参照して詳細には説明されない。図
７はモニタリングモードで作動する間のモニタリング回路５１２の動作を図示す
るタイミング図である。最初、ＣＣＬＫＭ信号は、実線で示されるようにデータ
アイＤＥ_１を有する。これらの信号の各々は、動作が初期化モードである間に初
期化制御回路５０８により調整される関係するその時間遅延を有する後でＣＡＤ
ＥＬ＜０＞、ＣＡＤＥＬ＜９＞、およびＦＬＡＧＤＥＬ信号それぞれのデータア
イＤＥ_０、ＤＥ_９、ＤＥ_Ｆもまた示される。ＣＣＬＫＤ信号が、時間ｔ_０にライ
ジングエッジ（ｒｉｓｉｎｇｅｄｇｅ）遷移を有するように示される。ライジ
ングエッジ遷移はデータアイＤＥ_０、ＤＥ_９、ＤＥ_Ｆのほぼ中心に生じる。この
図は動作の初期化モード後のビット対ビットタイミング補正回路５００の結果を
示し、ＣＣＬＫＤ信号の各遷移がＣＡＤＥＬ＜０：９＞およびＦＬＡＧＤＥＬ信
号の各データアイのほぼ中心に生じるようにコマンド遅延リング５０６ａ−５０
６ｋの各々の各遅延時間を初期化制御回路５０８が調整する。図７に示されてい
ないが、同じことがＤＣＬＫ０Ｄ信号に関連する遅延データ信号Ｄ０ＤＥＬ＜０
：１７＞、およびＤＣＬＫ１Ｄ信号に関連するＤ１ＤＥＬ＜０：１７＞信号にあ
てはまる。

【００５６】ＣＣＬＫＭ信号のデータアイのシフトは破線で図７に示され、初期のＣＣＬＫ
Ｍ信号に関連するある時間ｔ_ＳＨＦＴ分シフトされているＣＣＬＫＭ信号に相当
する。そのＣＣＬＫＭ信号は、ＣＡ＜０：９＞およびＦＬＡＧ信号を受信するデ
ータレシーバ５０２ａ−５０２ｋに一致するデータレシーバ５４２を通じて付加
されたＣＣＬＫ信号に相当し、したがってＣＣＬＫＭ信号のデータアイはデータ
レシーバ５０２ａ−５０２ｋを通じて付加されるＣＡ＜０：９＞およびＦＬＡＧ
信号のデータアイを追跡する。データレシーバ５４２の動作特性のいかなるシフ
トもＣＣＬＫＭ信号のデータアイのシフトとして示される。データレシーバ５４
２の動作特性におけるそのようなシフトは、例えば、データレシーバ５４２に付
加される印加電圧Ｖ_ＤＤの変化に応答して、またはビット対ビットタイミング補
正回路５００が動作する動作リング境の温度変化の結果として、生じる。データ
レシーバ５４２はＣＡ＜０：９＞およびＦＬＡＧ信号を受信するデータレシーバ
５０２ａ−５０２ｋに一致し、ＣＡＤＥＬ＜０：９＞およびＦＬＡＧＤＥＬ信号
は同じデータレシーバ５０２ａ−５０２ｋを通じて付加されるので、ＣＣＬＫＭ
信号のデータアイのいかなるシフトも主としてＣＡＤＥＬ＜０：９＞およびＦＬ
ＡＧＤＥＬ信号に生じる。

【００５７】図７で、ＣＡＤＥＬ＜０＞、ＣＡＤＥＬ＜９＞、およびＦＬＡＧＤＥＬ信号の
データアイが、ＣＣＬＫＭ信号と同じ期間ｔ_ＳＨＦＴ分右にシフトするように示
される。このシフトに応答して、モニタリング回路５１２がコマンド遅延リング
５０６ａ−５０６ｋの各時間遅延を同じ期間だけ調整し、ＣＡＤＥＬ＜０：９＞
およびＦＬＡＧＤＥＬ信号のデータアイを期間ｔ_ＳＨＦＴだけ左にシフトし、こ
れらの信号の各々のデータアイは再度、時間ｔ_０でＣＣＬＫＤ信号の遷移近くに
依然として集められる。このように、モニタリング回路５１２はＣＣＬＫＭ信号
のデータアイのシフトを検出し、コマンド遅延リング５０６ａ−５０６ｋの各々
の各時間遅延を同じ期間だけ調整し、ＣＡＤＥＬ＜０：９＞およびＦＡＬＧＤＥ
Ｌ信号の各データアイはほぼＣＣＬＫＤ信号の遷移近くに依然として集まる。Ｃ
ＡＤＥＬ＜０：９＞およびＦＬＡＧＤＥＬ信号だけが示され、図７を参考にして
説明されるが、モニタリング回路５１２は同じ方法で動作し、データ遅延リング
５２４ａ−５２４ｒの各々の各時間遅延を調整し、その結果Ｄ０ＤＥＬ＜０：１
７＞信号の各データアイはＤＣＬＫ０Ｄ信号の遷移近くに依然として集められ、
Ｄ１ＤＥＬ＜０：１７＞信号のデータアイは、同様にＤＣＬＫ１Ｄ信号の遷移近
くに依然として集められる。ビット対ビットタイミング補正回路５００は、極め
て高いデータ転送率でＣＡ＜０：９＞、ＦＬＡＧ、およびＤＱ＜０：１７＞信号
をうまくキャプチャーする。さらに、回路５００は、回路５００を含むパケット
化（ｐａｃｋｅｔｉｚｅｄ）メモリデバイス１６ａの動作の待機モードからきわ
めて早く回復し得る。例えば、パワーセーブモードの間は、ＣＣＬＫ信号が除去
され、メモリデバイス１６ａはより低いパワー動作モードとなる。この状況では
、遅延リング５０６ａ−５０６ｋおよび５２４ａ−５２４ｒは所定の時間遅延を
維持する。再度、ＣＣＬＫ信号はパワーセーブモードを終了するように付加され
る場合、回路５００は、所定の時間遅延を利用する重要なズレなしに付加される
信号をキャプチャーをし始める。

【００５８】タイミング補正回路５００が、まず初期化モード、次いでモニタリングモード
で動作すると説明されているが、当業者はこれら２つのモードの動作が変化する
ことを理解する。例えば、タイミング補正回路５００の別の実施形態において、
モニタリング回路５１２は連続してモニタリングモードで動作し、ＣＣＬＫＭ信
号のデータアイのシフトを検出し、上記で説明したように遅延リング５０６ａ−
５０６ｋおよび５２４ａ−５２４ｒの各時間遅延を調整する。この実施形態では
、上記で説明したように、初期化制御回路５０８は初期化モードの間に動作し、
連続して遅延リング５０６ａ−５０６ｋおよび５２４ａ−５２４ｒを選択し、選
択されたリングの時間遅延を最適値に調整する。遅延リング５０６ａ−５０６ｋ
および５２４ａ−５２４ｒの１つが選択される場合、上記で言及し、後半でさら
に詳細に議論するように、それは初期化制御回路５０８からの制御信号５１０を
無視し、モニタリング回路５１２からの制御信号５１４に応答して動作する。し
たがって、この実施形態では、モニタリング回路５１２は、選択された遅延リン
グを除く全ての遅延リング５０６ａ−５０６ｋおよび５２４ａ−５２４ｒを連続
して制御する。タイミング補正回路５００の別の実施形態では、初期化モードの
間、初期化制御回路５０８が遅延信号ＣＡＤＥＬ＜０：９＞、ＦＬＡＧ、Ｄ０Ｄ
ＥＬ＜０：１７＞、およびＤ１ＤＥＬ＜０：１７＞の各時間遅延を、時系列では
なく並列に調整する。

【００５９】図５〜７を参照して、ビット対ビットタイミング修正回路５００の全体的動作
と同回路内の構成要素の一般的動作とについて説明する。ここで、ビット対ビッ
トタイミング修正回路５００内の複数の構成要素の動作についてより詳細に説明
する。図８Ａおよび８Ｂは、図５のコマンド遅延リング５０６ａの１つの模式的
実施形態である。図５に示すコマンド遅延リング５０６ａ〜５０６ｋは同一であ
るため、図面を簡潔にするため、コマンド遅延リング５０６ａのみについて、図
８Ａおよび８Ｂを参照してより詳細に説明する。図８Ａを参照して、コマンド遅
延リング５０６ａは、１つの遅延リングを形成するように接続されている複数の
リング遅延セルＲＤＣ１〜ＲＤＣ２２によって形成される遅延回路８００を含む
。図面を簡潔にするため、図示のように、リング遅延セルＲＤＣ１〜ＲＤＣ２２
のうちいくつかを図８Ａから省略している点に留意されたい。図示のように、最
後のリング遅延セルＲＤＣ２２からの出力は、最初のリング遅延セルＲＤＣ１の
入力に適用されるため、遅延セルＲＤＣ１〜ＲＤＣ２２は、１つのリングを形成
する。動作時は、信号ＣＡＩＮ＜０＞および

【００６０】

【数３】

【００６１】が、複数の制御信号８２２に応答して、リング遅延セルＲＤＣ１〜ＲＤＣ２２の
うち１つに選択的に入力され、これにより、以下により詳細に説明するように、
ＣＡＩＮ＜０＞信号に対するＣＡＤＥＬ＜０＞信号の時間遅延を調整する。

【００６２】遅延リング８００の全体的動作について説明する前に、リング遅延セルＲＤＣ
１〜ＲＤＣ２２について、図９を参照しながらより詳細に説明する。図９は、図
８Ａのリング遅延セルＲＤ６１の１つの実施形態を示し、リング遅延セルＲＤＣ
１〜ＲＤＣ２２は全て同一であるため、図９を参照して、リング遅延セルＲＤ６
１のみについてより詳細に説明する。動作時において、リング遅延セルＲＤ６１
は、制御信号８２２に応答して、端子ＲＩＮ、

【００６３】

【数４】

【００６４】に適用されるデータ信号の第１のペアかまたは端子ＤＩＮ、

【００６５】

【数５】

【００６６】に適用されるデータ信号の第２のペアのいずれかを選択し、遅延化データ信号の
相補型ペアを、出力端子ＲＯＵＴ、

【００６７】

【数６】

【００６８】で生成する。これらの遅延化出力信号は、以下により詳細に説明するように、第
１のデータ入力ペアおよび第２のデータ入力ペアのうち選択されて１つに対し、
所定の遅延時間を有する。

【００６９】リング遅延セルＲＤＣ１は、１組のインバータ９００および９０２を含み、こ
れらのインバータ９００および９０２は、リング遅延セルの遅延要素（ｅｌｅｍ
ｅｎｔ）として機能し、これらのインバータの各々は、遅延時間ｔ_Ｄを提供する
。当業者には分かるように、インバータの入力に信号が適用されるタイミングと
、適用された入力信号に応答してそのインバータの出力上で遷移が行われるタイ
ミングとの間には有限の時間差がある。１つの実施形態において、インバータ９
００および９０２の遅延時間ｔ_Ｄは約１００ピコ秒であり、これは、各インバー
タ９００、９０２の入力上での遷移に応答して、適用された入力の遷移から約１
００ピコセカンド後に、インバータの出力上での遷移が発生することを意味する
。インバータ９００および９０２の出力はそれぞれ、出力端子ＲＯＵＴおよび

【００７０】

【数７】

【００７１】上で遅延化データ信号を発生させる。端子ＲＩＮ、

【００７２】

【数８】

【００７３】ＲＩＮ／上の第１のペアのデータ入力信号はそれぞれ、１組のトランスミッショ
ンまたはパスゲート９０４および９０６を通じて、インバータ９００および９０
２に適用される。端子ＤＩＮ、

【００７４】

【数９】

【００７５】上に適用される第２のペアのデータ入力信号もそれぞれ、１組のパスゲート９０
８および９１０を通じて、インバータ９００および９０２に適用される。レジス
タ９１２は、データ出力ビット選択信号ＢＩＴＯＵＴを出力し、このＢＩＴＯＵ
Ｔ信号は、インバータ９１４を通じて直接適用され、これにより、パスゲート９
０４および９０６またはパスゲート９０８および９１０のいずれかの組合わせを
交互にイネーブルする。出力ＢＩＴＯＵＴ信号がハイの場合、パスゲート９０８
および９１０がアクティブ化され、端子ＤＩＮ、

【００７６】

【数１０】

【００７７】上のデータ入力信号が、インバータ９００および９０２に適用される。それとは
対照的に、ＢＩＴＯＵＴ信号がローの場合、パスゲート９０４および９０６がア
クティブ化され、端子ＲＩＮ、

【００７８】

【数１１】

【００７９】上のデータ入力信号が、インバータ９００および９０２に適用される。このよう
な様式で、ＢＩＴＯＵＴ信号の値によって、端子ＲＩＮ、

【００８０】

【数１２】

【００８１】上の第１のデータ入力信号または端子ＤＩＮ、

【００８２】

【数１３】

【００８３】上の第２のデータ入力信号のうちどちらをインバータ９００、９０２に適用する
のかを選択し、これにより、端子ＲＯＵＴ、

【００８４】

【数１４】

【００８５】上に遅延化データ信号を生成する。言い換えれば、ＢＩＴＯＵＴ信号によって、
第１のビット端子ＲＩＮ、

【００８６】

【数１５】

【００８７】または第２のビット端子ＤＩＮ、

【００８８】

【数１６】

【００８９】のうちいずれをリング遅延セルＲＤＣ６から出力をするかを決定する。ＢＩＴＯ
ＵＴ信号はまた、以下により詳細に説明するように、隣接するリング遅延セル（
図９では図示せず）にも適用される。

【００９０】パスゲート９１６は、各制御端子上に適用される相補型右制御信号ＲＩＧＨＴ
、

【００９１】

【数１７】

【００９２】がアクティブの場合、ビット入力左ＢＩＴＩＮＬ信号をレジスタ９１２の入力に
適用し、パスゲート９１８は、各制御端子上に適用される相補型左制御信号ＬＥ
ＦＴ、

【００９３】

【数１８】

【００９４】がアクティブの場合、ビット入力右ＢＩＴＩＮＲ信号をレジスタ９１２の入力に
適用する。レジスタ９１２は、１組の相補型シフト信号ＳＨＩＦＴ、

【００９５】

【数１９】

【００９６】によってクロックされ、また、図示のように、各セット入力およびリセット入力
上に、セット信号ＳＥＴおよびリセット信号

【００９７】

【数２０】

【００９８】を受け取る。

【００９９】

【数２１】

【０１００】がアクティブローになると、レジスタ９１２は、ＢＩＴＯＵＴ信号をローにラッ
チし、ＳＥＴ信号がアクティブハイになると、レジスタ９１２は、ＢＩＴＯＵＴ
信号をハイにラッチする。

【０１０１】動作時において、リング遅延セルＲＤＣ１は、３つのモード、すなわちシフト
左モード、シフト右モードおよびパススルーモードの１つで動作する。このパス
スルーモードは、レジスタ９１２からのＢＩＴＯＵＴ信号がローとなることによ
って特徴付けられ、これは、パスゲート９０８および９１０を非アクティブ化し
、パスゲート９０４および９０６をアクティブ化する。パスゲート９０４および
９０６がアクティブ化されると、端子ＲＩＮ、

【０１０２】

【数２２】

【０１０３】上の第１のデータ入力信号が、各インバータ９００および９０２を通じて適用さ
れ、これにより、ＲＩＮ、

【０１０４】

【数２３】

【０１０５】の信号に対して遅延時間ｔ_Ｄを有するＲＯＵＴ、

【０１０６】

【数２４】

【０１０７】信号を生成する。パススルーモードの間、ＤＩＮ、

【０１０８】

【数２５】

【０１０９】信号は、ＯＦＦ状態のパスゲート９０８および９１０によって遮断（ｉｓｏｌａ
ｔｅｄ）され、リング遅延セルＲＤＣ１の動作に影響を与えない。

【０１１０】シフト左モードの動作の間、リング遅延セルＲＤＣ６の右側のリング遅延セル
（この場合、リング遅延セルＲＤＣ７）のＢＩＴＯＵＴ信号の値は、以下により
詳細に説明するように、レジスタ９１２を通じてシフトされ、リング遅延セルＲ
ＤＣ６のＢＩＴＯＵＴ信号として出力される。先ず、隣接するリング遅延セルＲ
ＤＣ７からのＢＩＴＯＵＴ信号をハイであると仮定する。図８Ａから分かるよう
に、隣接するリング遅延セルＲＤＣ７からのＢＩＴＯＵＴ信号は、リング遅延セ
ルＲＤＣ６のＢＩＴＩＮＲ信号として適用され、従って、リング遅延セルＲＤＣ
６に適用されるＢＩＴＩＮＲ信号はハイである。シフト左モードの動作を開始す
る際、ＬＥＦＴ信号および

【０１１１】

【数２６】

【０１１２】信号がアクティブ化され、パスゲート９１８がＯＮにされ、ハイのＢＩＴＩＮＲ
信号が、レジスタ９１２の入力に適用される。その後、ＳＨＩＦＴ信号および

【０１１３】

【数２７】

【０１１４】信号が、レジスタ９１２をクロックし、レジスタ９１２の入力上に適用されるハ
イの信号を、ハイのＢＩＴＯＵＴ信号としてレジスタ９１２の出力にシフトする
。このような様式で、シフト左モードの動作の間、隣接するリング遅延セルＲＤ
Ｃ７のＢＩＴＯＵＴ信号の値は、リング遅延セルＲＤＣ６にシフトされる。以下
により詳細に説明するように、シフト左モードの動作は、遅延回路８００の入力
タップを遅延セル１つ分だけ左にシフトさせ、ここで、入力タップは、信号を端
子ＤＩＮ、

【０１１５】

【数２８】

【０１１６】上に適用して遅延化データ信号を端子ＲＯＵＴ、

【０１１７】

【数２９】

【０１１８】上に生成する遅延セルの１つである。

【０１１９】シフト右モードの動作の間、リング遅延セルＲＤＣ６の動作は、リング遅延セ
ルＲＤＣ６の左側に隣接するリング遅延セル（この場合、リング遅延セルＲＤＣ
５）からのＢＩＴＯＵＴ信号出力の値がリング遅延ＲＤＣ６にシフトされる点以
外は、シフト左モードの場合について前述した様式と実質的に同じである。先ず
、隣接するリング遅延セルＲＤＣ５からのＢＩＴＯＵＴ信号がハイであると仮定
する。シフト右モードの動作を開始する際、ＲＩＧＨＴ信号、

【０１２０】

【数３０】

【０１２１】信号がアクティブ化され、パスゲート９１６がオンにされる。パスゲート９１６
がＯＮにされると、ＢＩＴＩＮＬ信号が、レジスタ９１２の入力に適用される。
図８Ａに示すように、リング遅延セルＲＤＣ５からのＢＩＴＯＵＴ信号は、ＢＩ
ＴＩＮＬ信号としてリング遅延セルＲＤＣ６に適用される。従って、ＢＩＴＩＮ
Ｌ信号はハイとなり、このハイの信号は、レジスタ９１２の入力に適用される。
その後、レジスタ９１２は、ＳＨＩＦＴ信号、

【０１２２】

【数３１】

【０１２３】信号によってクロックされ、レジスタ９１２の入力上のハイのＢＩＴＩＮＬ信号
が、リング遅延セルＲＤＣ６からのハイのＢＩＴＯＵＴ信号として、レジスタ９
１２の出力にシフトされる。このような様式で、シフト右モードの動作の間、リ
ング遅延セルＲＤＣ５のＢＩＴＯＵＴ信号の値が、リング遅延セルＲＤＣ６のＢ
ＩＴＯＵＴ信号として右にシフトされる。以下に説明するように、シフト右モー
ドは、遅延回路８００の入力タップを、遅延セル１つ分だけ右にシフトさせる。

【０１２４】ここで図８Ａに戻って、遅延回路８００の全体的動作についてより詳細に説明
する。動作時において、リング遅延セルＲＤＣ１〜ＲＤＣ２２の各々に適用され
る

【０１２５】

【数３２】

【０１２６】信号が、最初にアクティブ化され、リング遅延セルＲＤＣ１〜ＲＤＣ１７および
ＲＤＣ１９〜ＲＤＣ２２の各々がリセットされる。図９を参照して前述したよう
に、リング遅延セルＲＤＣ１〜ＲＤＣ２２の各々がリセットされると、各リング
遅延セルは、自身のＤＩＮ端子、

【０１２７】

【数３３】

【０１２８】端子を遮断し、端子ＲＩＮ、

【０１２９】

【数３４】

【０１３０】上のデータ入力信号に応答して、遅延化データ信号を自身の出力端子ＲＯＵＴ、

【０１３１】

【数３５】

【０１３２】上に出力する。リング遅延セルＲＤＣ１８を参照して、

【０１３３】

【数３６】

【０１３４】信号が、インバータ８０１を通じてリング遅延セルＲＤＣ１８のセット入力に適
用される点に留意されたい。その結果、

【０１３５】

【数３７】

【０１３６】信号がアクティブローになると、ＳＥＴ入力はアクティブハイとなり、リング遅
延セルＲＤＣ１８がセットされる。図９を参照して前述したように、リング遅延
セルＲＤＣ１８がセットされると、リング遅延セルＲＤＣ１８は自身のＢＩＴＯ
ＵＴ信号をラッチし、これにより、自身の端子ＤＩＮ、

【０１３７】

【数３８】

【０１３８】に適用されるＣＡＩＮ＜０＞、

【０１３９】

【数３９】

【０１４０】を遅延させ、これらの遅延化データ信号を、自身の出力端子ＲＯＵＴ、

【０１４１】

【数４０】

【０１４２】上に適用する。このような様式で、

【０１４３】

【数４１】

【０１４４】信号がアクティブローになると、遅延セルＲＤＣ１８は、遅延回路８００の入力
タップとなる。

【０１４５】この時点において、ＣＡＩＮ＜０＞信号が遅延回路８００に適用されると、こ
の信号は、リング遅延セルＲＤＣ１８に入力され、その後、遅延セルＲＤＣ１８
から遅延セルＲＤＣ１８の端子ＲＯＵＴ、

【０１４６】

【数４２】

【０１４７】に伝搬し、次いで、リング遅延セルＲＤＣ２２、ＲＤＣ１、ＲＤＣ２、ＲＤＣ３
、ＲＤＣ４といった具合に伝搬していく。ＣＡＩＮ＜０＞信号がこれらの直列接
続されたリング遅延セルを伝搬するにつれて、この信号の遅延時間は、各リング
遅延セルの遅延時間ｔ_Ｄ分だけ増加する。例えば、ＣＡＩＮ＜０＞信号がリング
遅延セルＲＤＣ１８に入力されると、この信号は、リング遅延セルＲＤＣ５の出
力端子ＲＯＵＴ、

【０１４８】

【数４３】

【０１４９】に到達するまで合計で遅延時間１０ｔ_Ｄ（すなわち、リング遅延セルＲＤＣ１８
、ＲＤＣ１９〜ＲＤＣ２１（図示せず）、ＲＤＣ２２、ＲＤＣ１、ＲＤＣ２〜Ｒ
ＤＣ３（図示せず）およびＲＤＣ４〜ＲＤＣ５の各遅延時間ｔ_Ｄの合計）だけ遅
延される。リング遅延セルＲＤＣ５からの出力端子ＲＯＵＴは、遅延回路８００
の固定型出力タップであり、直列接続されたインバータ８０３および８０５なら
びにイネーブルされたパスゲート８０７を通じて適用され、これにより、コマン
ド遅延リング５０６ａからのＣＡＤＥＬ＜０＞信号が発生される。

【０１５０】その後、制御信号８２２が、リング遅延セルＲＤＣ１〜ＲＤＣ２２に適用され
、これにより、遅延回路８００の入力タップがシフトされ、よって、ＣＡＩＮ＜
０＞信号に対するＣＡＤＥＬ＜０＞信号の遅延時間が調整される。初期化モード
の動作の間、初期化制御回路５０８（図５）からの制御信号５１０に応答して、
制御信号８２２が生成され、これにより、遅延８００の入力タップが、リング遅
延セルＲＤＣ１〜ＲＤＣ２２１つ分だけ左に連続的にシフトされ、よって、ＣＡ
ＩＮ＜０＞信号に対するＣＡＤＥＬ＜０＞信号の遅延時間が調整される。例えば
、対応するシフトレジスタ５１６ａ（図５）がＣＡＤＥＬ＜０＞を合計時間遅延
１０ｔ_Ｄ（すなわち、遅延回路８００がリセットされた直後のＣＡＤＥＬ＜０＞
信号の時間遅延）で取得したかどうかを初期化制御回路５０８が決定した後、初
期化制御回路５０８は、制御信号８２２を適用して、リング遅延セルＲＤＣ１〜
ＲＤＤＣ２２に、図９を参照して前述したようなシフト左モードの動作を行わせ
る。その結果、リング遅延セルＲＤＣ１８からのハイのＢＩＴＯＵＴ信号は、リ
ング遅延セルＲＤＣ１７にシフトされ、この遅延セルはここで、遅延回路８００
の入力タップとして動作する。言い換えれば、ＣＡＩＮ＜０＞信号はここで、リ
ング遅延セルＲＤＣ１８の代わりにリング遅延セルＲＤＣ１７に入力される。従
って、ＣＡＤＥＬ＜０＞信号の遅延時間の合計はここで、リング遅延セルＲＤＣ
１７の各遅延時間ｔ_Ｄ分だけ増加する。従って、ＣＡＩＮ＜０＞信号に対するＣ
ＡＤＥＬ＜０＞信号の遅延時間の合計はここで、１１ｔ_Ｄである。この初期化モ
ード動作の間、初期化制御回路５０８は、各入力タップに対応する各合計遅延時
間においてＣＡＤＥＬ＜０＞がうまく取得されたかどうかを決定するまで、遅延
回路８００の入力タップを左にシフトすることを継続する。全入力タップが選択
された後、初期化制御回路５０８は、制御回路８２２に入力タップを自身の最適
位置までシフトさせ、これにより、ＣＡＤＥＬ＜０＞信号の遅延時間の合計は、
前述したような最適な値を有する。

【０１５１】モニタリングモード動作の間、モニタリング回路５１２は、制御信号８２２を
制御して遅延回路８００の入力タップを左右いずれかにシフトさせるようにし、
これにより、遅延回路８００の遅延時間の合計を必要な分だけ調整する。従って
、例えば、モニタリング回路５１２がＣＡＤＥＬ＜０＞信号の遅延時間を増加す
べきであると決定すると、遅延回路８００の入力タップが、必要なタップ数分だ
け左にシフトされる。例えば、リング遅延セルＲＤＣ１７が遅延回路８００の入
力タップに対応し、モニタリング回路５１２がＣＡＤＥＬ＜０＞信号の遅延時間
を２ｔ_Ｄ分だけ増加すべきであると判定すると、モニタリング回路５１２は、制
御信号８２２を発生させて、この入力タップをリング遅延セルＲＤＣ１７から遅
延セルＲＤＣ１５へとシフトさせ、これにより、ＣＡＤＥＬ＜０＞信号の遅延時
間を必要な長さ２ｔ_Ｄ分だけ増加させる。

【０１５２】図８Ｂを参照して、コマンド遅延リング５０６ａは、アドレス復号および多重
化回路８０１を含み、このアドレス復号および多重化回路８０１は、初期化制御
回路５０８（図５）からの制御信号５１０またはモニタリング回路５１２（図５
）からの制御信号５１４のいずれを用いるかを制御して、図８Ａを参照して前述
したようなコマンド遅延リング５０６ａの遅延回路８００を制御するために適用
される制御信号８２２を生成する。回路８０１は、アドレス回路８０２を含み、
このアドレス回路８０２は、ＳＥＬ＜０：４＞ワードの特定の値に対応する、コ
マンド遅延リング５０６ａに対する特定の選択アドレスを符号化し、この符号化
アドレスを復号して、コマンド遅延リング５０６ａが選択されるタイミングを決
定する。より詳細には、ＳＥＬ＜０：４＞ワードの各ビットが、対応するインバ
ータ８１０ａ〜８１０ｅを通じて、図示のようなＮＡＮＤゲート８０４またはＮ
ＡＮＤゲート８０６のいずれかの入力に適用される。インバータ８１０ａ〜８１
０ｅの各々は、点線で示すように選択的にバイパスされ、ＳＥＬ＜０：４＞ワー
ドの特定の値に対応する選択アドレスを符号化する。図５を参照して前述したよ
うに、コマンド遅延リング５０６ａは、ＳＥＬ＜０：４＞ワードに対する選択ア
ドレス０００００を有する。この状況において、インバータ８１０ａ〜８１０ｅ
のうちバイパスされるものは存在せず、これにより、値０００００を有するＳＥ
Ｌ＜０：４＞ワードが適用されると、インバータ８１０ａ〜８１０ｅの各々は、
自身の対応する出力をハイに駆動する。インバータ８１０ａ〜８１０ｅからの出
力全てがハイである場合、全てのハイの入力が、ＮＡＮＤゲート８０４および８
０６に適用され、その結果、両ＮＡＮＤゲートは、自身の各出力をローに駆動す
る。ＮＡＮＤゲート８０４および８０６からの出力が両方ともローになると、Ｎ
ＯＲゲート８０８は、自身の出力をハイに駆動し、アクティブハイの選択信号Ｓ
ＥＬＥＣＴを生成し、この選択信号も、インバータ８１２を通じて適用され、相
補型選択信号

【０１５３】

【数４４】

【０１５４】を生成する。従って、値０００００を有するＳＥＬ＜０：４＞ワードがコマンド
遅延リング５０６ａに適用されると、ＮＯＲゲート８０８は、自身の出力をハイ
に駆動し、ＳＥＬＥＣＴ信号、

【０１５５】

【数４５】

【０１５６】信号をアクティブ化し、これにより、初期化制御回路５０８（図５）によって選
択されたコマンド遅延リング５０６ａに信号を送る。

【０１５７】ＳＥＬＥＣＴ信号および

【０１５８】

【数４６】

【０１５９】信号は、マルチプレクサ群８１４ａ〜８１４ｄの各アドレス端子に適用される。
マルチプレクサ８１４ａ〜８１４ｄの各々は、第１の入力および第２の入力を含
み、適用されるＳＥＬＥＣＴ信号、

【０１６０】

【数４７】

【０１６１】信号に応答して、自身の第１の入力または第２の入力のいずれかを出力に結合さ
せる。マルチプレクサ８１４ａおよび８１４ｃは、制御右ＣＲＩＧＨＴおよび制
御シフトＣＳＨＩＦＴ信号を、各第１の入力上で受け取る。これらのＣＲＩＧＨ
Ｔ信号およびＣＳＨＩＦＴ信号は、前述したような初期化モード動作の間に初期
化制御回路５０８（図５）によって生成される制御信号５１０に含まれる。ＣＲ
ＩＧＨＴ信号は、インバータ８１６を通じて適用され、マルチプレクサ８１４ｂ
の第１の入力に適用されるＣＬＥＦＴ信号を生成し、ＣＳＨＩＦＴ信号は、イン
バータ（ｉｎｖｅｒｔｅｄ）８１８を通じて適用され、マルチプレクサ８１４ｄ
の第１の入力に適用される

【０１６２】

【数４８】

【０１６３】信号を生成する。同様に、マルチプレクサ８１４ａ〜８１４ｄは、シフト右信号
ＲＩＧＨＴ、シフト左信号ＬＥＦＴならびに相補型シフト信号ＳＨＩＦＴおよび

【０１６４】

【数４９】

【０１６５】を、図示のような各第２の入力上に受け取る。これらのＲＩＧＨＴ信号、ＬＥＦ
Ｔ信号、ＳＨＩＦＴ信号および

【０１６６】

【数５０】

【０１６７】信号は、前述したようなモニタリングモードの動作間にモニタリング回路５１２
（図５）によって生成される制御信号５１４に含まれる。動作時において、ＳＥ
ＬＥＣＴ信号および

【０１６８】

【数５１】

【０１６９】信号がアクティブハイおよびアクティブローとなる（ただし、これは、ＳＥＬ＜
０：４＞ワードがコマンド遅延リング５０６ａの選択アドレスに対応する値００
０００を有する場合に発生する）と、マルチプレクサ８１４ａ〜８１４ｄは、Ｃ
ＲＩＧＨＴ、ＣＬＥＦＴ、ＣＳＨＩＦＴおよび

【０１７０】

【数５２】

【０１７１】をそれぞれ他の出力上に適用する。次いで、マルチプレクサ８１４ａ〜８１４ｄ
の出力上のこれらの信号は、直列接続されたインバータペア８２０〜８２６それ
ぞれを通じて適用され、図８Ａを参照して前述したような各リング遅延セルＲＤ
Ｃ１〜ＲＤＣ２２を制御するために適用される制御信号８２２を生成する。

【０１７２】回路８０１はまた、リセット回路８２４も含み、このリセット回路８２４は、
相補型ペアのリセット信号ＲＳＴおよび

【０１７３】

【数５３】

【０１７４】を生成する。より詳細には、ＮＡＮＤゲート８２７は、コマンド遅延リング５０
６ａを内蔵するパケット化メモリデバイス１６ａ内の回路（図示せず）によって
生成される、システムリセット信号

【０１７５】

【数５４】

【０１７６】を受け取る。この

【０１７７】

【数５５】

【０１７８】信号がアクティブローになり得るのは、例えば、パケット化メモリデバイス１６
ａがリセットされたときまたはメモリデバイスがパワーアップされる間である。

【０１７９】

【数５６】

【０１８０】信号がアクティブローになると、ＮＡＮＤゲート８２７は、自身の出力をハイに
駆動し、このハイの出力は、第１のインバータ８２９を通じて適用されて

【０１８１】

【数５７】

【０１８２】信号を生成し、第２のインバータ８３０を通じて適用されてＲＳＴ信号を生成す
る。ＮＯＲゲート８３２は、自身の出力をインバータ８３４を通じてＮＡＮＤゲ
ート８２７の第２の入力に適用する。ＮＯＲゲート８３２は、アクティブローと
なる

【０１８３】

【数５８】

【０１８４】信号によってイネーブルされ、これは、初期化制御回路５０８（図５）が前述し
たようにコマンド遅延リング５０６ａを選択した場合に発生する。ＮＯＲゲート
８３２がイネーブルされ、初期化制御回路５０８が

【０１８５】

【数５９】

【０１８６】信号をアクティブ化すると、ＮＯＲゲート８３２は、自身の出力をハイに駆動し
、その結果、インバータ８３４は自身の出力をローに駆動する。前述したように
、ＮＡＮＤゲート８２６のいずれかの入力がローになると、ＮＡＮＤゲートは、
自身の出力をハイに駆動し、ＲＳＴ信号、

【０１８７】

【数６０】

【０１８８】信号をアクティブ化し、これにより、リング遅延セルＲＤＣ１〜ＲＤＣ２２をリ
セットする。

【０１８９】図１０Ａおよび１０Ｂは、図５のデータ遅延リング５２４ａの１つの実施形態
の模式図である。データ遅延リング５２４ａ〜５２４ｒの各々は同一であるため
、図面を簡潔にするために、図１０Ａおよび１０Ｂを参照しながらデータ遅延リ
ング５２４ａのみについてより詳細に説明する。加えて、データ遅延リング５２
４ａは、図８Ａおよび８Ｂを参照してコマンド遅延リング５０６ａに関して前述
した対応する構成要素と同一の構成要素を複数含む。これらの同一の構成要素に
は、図８Ａおよび８Ｂの場合と同様に同一の参照符号を付し、図面を簡潔にする
ためこれ以上説明しない。図１０Ａを参照して、遅延回路１０００は、以下によ
り詳細に説明するようにＤ１ＤＥＬ＜０＞信号の遅延時間を調整する際に用いら
れる複数の出力タップ１０００ａ〜１０００ｋを含んでいる点以外は、図８Ａを
参照して前述したものと同一である。出力タップ１０００ａ〜１０００ｋの各々
は、図示のように、対応する１組の直列接続されたインバータ１００２ａ〜１０
０２ｋと、リング遅延セルＲＤＣ１〜ＲＤＣ２２からの選択された出力と出力ノ
ード１００６との間に結合された対応するパスゲート１００４ａ〜１００４ｋと
を含む。これらのパスゲート１００４ａ〜１００４ｋは、イネーブルワード

【０１９０】

【数６１】

【０１９１】からの各相補型ペアのイネーブル信号を、相補型イネーブルワードＥＮ＜０：１
０＞として受け取る。パスゲート１００４ａ〜１００４ｋのうち１つのみが一度
にイネーブルされ、これにより、出力タップ１０００ａ〜１０００ｋのうち１つ
のみが出力ノード１００６に結合され、これにより、Ｄ１ＤＥＬ＜０＞信号を発
生させる。

【０１９２】図１０Ｂを参照して、オフセット回路１００８は、初期化制御回路５０８（図
５）によって生成される

【０１９３】

【数６２】

【０１９４】ワードが適用されるのに応答して、ＥＮ＜０：１０＞および

【０１９５】

【数６３】

【０１９６】ワードを生成する。より詳細には、

【０１９７】

【数６４】

【０１９８】ワードの各ビットは、図示のような１組のレジスタ１０１０および１０１２を通
じてシフトされる。ＮＡＮＤゲート１０１４は、自身の出力をインバータ１０１
６を通じて直接適用し、各入力上に適用されるストローブ信号ＳＴＲＯＢＥおよ
びＳＥＬＥＣＴ信号に応答して、レジスタ１０１０および１０１２をクロックす
る。

【０１９９】動作時において、初期化モード動作の間、初期化制御回路５０８（図５）は最
初に、前述したように、Ｄ０ＤＥＬ＜０＞信号に最適な遅延時間を決定する。Ｄ
ＯＤＥＬ＜０＞信号に最適なこの時間遅延が決定された後、初期化制御回路５０
８は、

【０２００】

【数６５】

【０２０１】ワードをインクリメントして、以下により詳細に説明するように、決定されたＤ
０ＤＥＬ＜０＞に最適な遅延時間に対するＤ１ＤＥＬ＜０＞信号の遅延時間を調
整する。第１の値を有する

【０２０２】

【数６６】

【０２０３】ワードがレジスタ１０１０および１０１２に適用され、次いで、制御回路５０８
は、ＳＴＲＯＢＥ信号をアクティブハイに駆動し、その結果、ＮＡＮＤゲート１
０１４は、レジスタ１０１０および１０１２をクロックし、これにより、適用さ
れた

【０２０４】

【数６７】

【０２０５】ワードをこれらのレジスタにシフトする。前述したように、ＮＡＮＤゲート１０
１４がハイのＳＥＬＥＣＴ信号によってイネーブルされるのは、データ遅延リン
グ５２４ａが選択された場合である点に留意されたい。この時点において、パス
ゲート１００４ａ〜１００４ｋの１つがＯＮにされ、出力ノード１００６上の対
応するリング遅延セルＲＤＣＩ〜ＲＤＣ１０またはＲＤＣ２２からの出力が、Ｄ
１ＤＥＬ＜０＞信号として適用される。その後、制御回路５０８（図５）は、選
択されたタップに対応する遅延時間においてＤ１ＤＥＬ＜０＞信号がうまく取得
されたかどうかを判定する。制御回路５０８は、この判定を行った後、

【０２０６】

【数６８】

【０２０７】ワードの値をインクリメントし、ＳＴＲＯＢＥ信号を再度トグルして、この新規
の

【０２０８】

【数６９】

【０２０９】ワードをレジスタ１０１０および１０１２にシフトする。レジスタ１０１０およ
び１０１２からの新規の

【０２１０】

【数７０】

【０２１１】ワード出力に応答して、パスゲート１００４ａ〜１００４ｋのうち次のものがオ
ンにされ、別の出力タップが出力ノード１００６に結合される。制御回路５０８
は再度、Ｄ１ＤＥＬ＜０＞信号の取得が新規選択された出力タップに対応する遅
延時間でうまく行われたかどうかを判定する。制御回路５０８は、出力タップ１
０００ａ〜１０００ｋ全てが選択され終えるまでこのプロセスを繰り返し、その
後、最適な出力タップを決定する。次いで、制御回路５０８は、レジスタ１０１
０および１０１２に対する最適な出力タップに対応する値を有する

【０２１２】

【数７１】

【０２１３】ワードを適用し、ＳＴＲＯＢＥ信号をトグルして、その値をレジスタ１０１０お
よび１０１２にストローブし、これにより、最適なタップに対応するパスゲート
１０００ａ〜１０００ｋをオンにする。図１０Ａおよび１０Ｂに示すような遅延
リング５２４ａを用いることにより、各データ信号ＤＱ＜０：１７＞について２
つのデータ遅延リングが不要となる。しかし、当業者であれば、２つの別個のデ
ータ遅延リングを、２つの外部から適用されたデータクロック信号ＤＣＬＫ０お
よびＤＣＬＫ１に応答して生成された各内部クロック信号によってラッチされて
いる２つのデータ遅延リングの各出力と共に用いることができることを理解する
。

【０２１４】図１１は、前述のとおりＣＣＬＫＤ信号を発生する、図５の遅延回路５１８の
１つの実施形態の概略図である。図５の遅延回路５１８、５３０、および５３８
のそれぞれは同一であり得るので、簡潔のために、遅延回路５１８のみを図１１
を参照してさらに詳述する。遅延回路５１８は、図示するとおり、直列に接続さ
れた入力端子ＲＩＮ、

【０２１５】

【数７２】、

【０２１６】および出力端子ＲＯＵＴ、

【０２１７】

【数７３】

【０２１８】を有し、それぞれが、図示するとおり、供給電圧源（ｓｕｐｐｌｙｖｏｌｔａ
ｇｅｓｏｕｒｃｅ）Ｖｃｃまたは接地のいずれかに結合された対応する信号端
子を有する、複数のリング遅延セルＲＤＣ１〜ＲＤＣ１４を含む。図９を参照し
て、リング遅延セルＲＤＣ１〜ＲＤＣ１４のそれぞれが、図示するとおりに結合
された制御端子を有し、各リング遅延セルが、入力端子ＲＩＮ、

【０２１９】

【数７４】

【０２２０】にある信号を、対応するインバータ９００および９０２を介して与え、その与え
られた入力信号に関連する遅延時間ｔ_Ｄを有する出力端子ＲＯＵＴ、

【０２２１】

【数７５】

【０２２２】に遅延データ信号を発生する。動作時において、リング遅延セルＲＤＣ１に与え
られたＣＣＬＫＩＮ信号、

【０２２３】

【数７６】

【０２２４】信号は、直列接続されたリング遅延セルＲＤＣ１〜ＲＤＣ１４のそれぞれを介し
て伝わるときに、遅延時間ｔ_Ｄだけ遅延され、遅延クロック信号が、ＣＣＬＫＩ
Ｎ信号、

【０２２５】

【数７７】

【０２２６】信号に関連する総遅延時間１４ｔ_Ｄを有する出力端子ＲＯＵＴ、

【０２２７】

【数７８】

【０２２８】で生じる。このリング遅延セルＲＤＣ１４の出力端子ＲＯＵＴ、

【０２２９】

【数７９】

【０２３０】の遅延クロック信号は、２組の直列接続インバータ１１００および１１０２を介
して与えられ、それぞれ、遅延クロック信号ＣＣＬＫＤおよび

【０２３１】

【数８０】

【０２３２】信号を発生する。

【０２３３】図１２は、図５の監視回路５１２の１つの実施形態の機能ブロック図であり、
これは、前述のとおり、監視モード時に動作し、ＣＣＬＫＭ信号のデータアイ（
ｄａｔａｅｙｅ）のシフトに応答して、全ての遅延リング５０６ａ〜５０６ｋ
および５２４ａ〜５２４ｒの遅延時間の遅延を調節する。監視回路５１２は、Ｃ
Ａ＜０：９＞、ＦＬＡＧ、およびＤＱ＜０：１７＞信号のうちの対応する信号を
受信するデータ受信器５０２ａ〜５０２ｋおよび５２２ａ〜５２２ｒと同一であ
るデータ受信器５４２からＣＣＬＫＭ信号を受信する、コマンドクロック遅延リ
ング５４０を含む。データ受信器５０２ａ〜５０２ｋ、５２２ａ〜５２２ｒと同
一であるデータ受信器５４２を利用することによって、データ受信器５４２が生
じたＣＣＬＫＭ信号は、ビット対ビットタイミング補正回路（ｂｉｔ−ｔｏ−ｂ
ｉｔｔｉｍｉｎｇｃｏｒｒｅｃｔｉｏｎｃｉｒｃｕｉｔ）５００を含むパ
ケット化メモリデバイス（ｐａｃｋｅｔｉｚｅｄｍｅｍｏｒｙｄｅｖｉｃｅ
）１６ａの動作中に、他のデータ受信器から出力されたデータ信号と同じ変動を
する。例えば、タイミング補正回路５００を含むパケット化メモリデバイス１６
ａの動作温度が変化すると、データ受信器５０２ａ〜５０２ｋおよび５２２ａ〜
５２２ｒの動作特性も同様に変化し得、その結果、データ受信器が生じた信号の
個々のデータアイが変化する。この状況において、データ受信器５４２が生じた
ＣＣＬＫＭ信号もまた、データ受信器５４２がデータ受信器５０２ａ〜５０２ｋ
および５２２ａ〜５２２ｒと同一であるため、同様に変動する。

【０２３４】遅延リング５４０は、それぞれが所定の時間の遅延ｔ_ｄを有するＮ個の直列接
続された遅延段を介してＣＣＬＫＭ信号を転送する。遅延リング５４０は、個々
のタップＤＯＵＴ、ＤＬＥＡＤ＜０：１１＞およびＤＬＡＧ＜０：１１＞のＮ個
のサンプル信号を出力し、各サンプル信号は、関連づけられた遅延段からの出力
と対応する。例えば、タップＤＬＡＧ＜０＞のサンプル信号が、中央タップＤＯ
ＵＴの信号と関連する１つの遅延段の時間遅延によって遅延されたＣＣＬＫＭ信
号と対応し、タップＤＬＡＧ＜１＞のサンプル信号が、中央タップＤＯＵＴの信
号と関連する２つの遅延段の遅延時間によって遅延されたＣＣＬＫＭ信号と対応
する、等であり、タップＤＬＥＡＤ＜０：１１＞の信号が、中央タップＤＯＵＴ
の信号を連続する遅延時間ｔ_ｄリードする。タップからのサンプル信号は、ＣＣ
ＬＫＤ信号に応答して、複数のラッチ５４４によってラッチされる。当業者が理
解するように、遅延リング５４０およびラッチ５４４は、連動することにより、
ＣＣＬＫＭ信号をオーバーサンプルする。換言すれば、タップＤＯＵＴ、ＤＬＡ
Ｇ＜０：１１＞、およびＤＬＥＡＤ＜０：１１＞のサンプル信号のそれぞれが、
他のサンプル信号に関する所定の遅延時間のＣＣＬＭＫ信号の値を表わす。例え
ば、タップＤＬＥＡＤ＜１１＞のサンプル信号は、タップＤＬＡＧ＜１１＞から
のサンプル信号の値の前に、Ｎ遅延時間のＣＣＬＫＭ信号の値と対応する。例え
ば、各遅延段は、時間遅延ｔ_ｄを提供する場合、タップＤＯＵＴ、ＤＬＥＡＤ＜
０：１１＞およびＤＬＡＧ＜０：１１＞からのサンプル信号は、総時間間隔Ｎｘ
ｔ_ｄの間のＣＣＬＫＭ信号のＮ個の値（時間ｔ_ｄごとに１つのサンプル値）を表
わす。ラッチ５４４から出力されたラッチサンプル信号に応答して、監視回路５
１２の論理回路５４６は、ＣＣＬＫＭ信号のデータアイを監視し、このデータア
イのシフトを検出する。論理回路５４６がＣＣＬＫＭ信号のデータアイのシフト
を検出した場合、論理回路５４６は、制御信号５１４をコマンド遅延リング５０
６ａ〜５０６ｋおよびデータ遅延リング５２４ａ〜５２４ｒに与え、前述のとお
り、これらのリングのそれぞれの個々の時間遅延を所定の量だけシフトする。

【０２３５】次に、ＣＣＬＫＭ信号のサンプルデータアイＤＥを示すタイミング図である図
１３を参照して、監視回路５１２の動作をより詳細に説明する。図１３の例にお
いて、ＣＣＬＫＤ信号の特定の遷移（ｔｒａｎｓｉｔｉｏｎ）に応答して、ラッ
チ５４４によってラッチされるタップＤＯＵＴ、ＤＬＥＡＤ＜０：１１＞および
ＤＬＡＧ＜０：１１＞からのサンプル信号のそれぞれに関する値が、ＣＣＬＫＭ
信号の円によって表わされる。図６の例において、ＣＣＫＬＭ信号のデータアイ
ＤＥは、最初、遅延リング５４０の中央タップＤＯＵＴの周りを中心とする。換
言すれば、中央タップＤＯＵＴの両側のＣＣＬＫＭ信号の遷移は、タップから等
距離である。さらに詳細には、中央タップＤＯＵＴの左側では、タップＤＬＥＡ
Ｄ＜０：８＞からの９つの信号が全てハイであり、ＤＬＥＡＤ＜９：１１＞から
の３つの信号がローである。同様に、中央タップＤＯＵＴの右側では、タップＤ
ＬＡＧ＜０：８＞からの９つの信号が全てハイであり、ＤＬＡＧ＜９：１１＞か
のら３つの信号がローである。よって、中央タップＤＯＵＴの左側のＣＣＬＫＭ
信号の立ち上がりエッジの遷移（ｒｉｓｉｎｇ−ｅｄｇｅｔｒａｎｓｉｔｉｏ
ｎ）が、中央タップＤＯＵＴから左に９番目および１０番目の信号と対応する、
タップＤＬＥＡＤ＜８＞とタップＤＬＥＡＤ＜９＞の間で発生する。同様に、Ｃ
ＣＬＫＭ信号の立ち下がりエッジの遷移が、それぞれ、中央タップＤＯＵＴから
左に９番目の信号ＤＬＡＧ＜８＞と１０番目の信号ＤＬＡＧ（９）の間で起こる
。よって、最初に、データアイＤＥが、センタートップＤＯＵＴの周りを中心と
する。

【０２３６】ＣＣＬＫＭ信号のデータアイＤＥのシフトは、図１３のＣＣＬＫＭ信号の点線
によって示される。この例において、ＣＣＬＫＭ信号の立ち上がりエッジの遷移
は、タップＤＬＥＡＤ＜８＞とタップＤＬＥＡＤ＜９＞の間から、タップＤＬＥ
ＡＤ＜６＞とタップＤＬＥＡＤ＜７＞の間で発生するようにシフトし、立ち下が
りエッジの遷移のエッジは、図示するとおり、タップＤＬＡＧ＜８＞とタップＤ
ＬＡＧ＜９＞の間から、タップＤＬＡＧ＜１０＞とＤＬＡＧ＜１１＞の間へとシ
フトする。この時点で、ＣＣＬＫＭ信号のデータアイＤＥは、中央タップＤＯＵ
Ｔの周りを中心とはしていない。このようなＣＣＬＫＭ信号のデータアイＤＥの
シフトに応答して、論理回路５４６が制御信号５１４を発生し、コマンド遅延リ
ング５０６ａ〜５０６ｋ、およびデータ遅延リング５２４ａ〜５２４ｒのそれぞ
れの個々の時間遅延を、ＣＣＬＫＭ信号のデータアイのシフトと等しい量だけシ
フトする。制御信号５１４に応答して、遅延リング５４０はまた、タップＤＯＵ
Ｔ、ＤＬＥＡＤ＜０：１１＞、およびＤＬＡＧ＜０：１１＞からのそれぞれの信
号の個々の遅延時間を、所定量だけシフトするので、再度、データアイＤＥに中
央タップＤＯＵＴの周りを中心とさせる。

【０２３７】図１４Ａ〜１４Ｃは、図１２の監視回路５１２の１つの実施形態のさらに詳細
な概略図である。図１４Ａを参照して、監視回路５１２の論理回路部５４６内に
含まれた制御信号発生器１００１の１つの実施形態をさらに詳細に示す。制御信
号発生器１００１は、ＳＨＩＦＴ、

【０２３８】

【数８１】

【０２３９】ＬＥＦＴ、およびＲＩＧＨＴ信号を発生し、図１２を参照して前述し、および次
に下記においてさらに詳細に示すが、動作の監視モード中に、コマンド遅延リン
グ５０６ａ〜５０６ｋ、およびデータ遅延リング５２４ａ〜５２４ｒの個々の時
間遅延を調節する。図１４Ａに示すとおり、ＳＨＩＦＴ、

【０２４０】

【数８２】

【０２４１】ＬＥＦＴ、およびＲＩＧＨＴ信号は、図５を参照して前述した制御信号５１４に
含まれる。制御信号発生器１００１は、交差結合されたＮＡＮＤゲート１００４
および１００６によって形成された第１のＲＳフリップフロップ１００２を含む
。ＮＡＮＤゲート１００８は、入力の全てがハイである場合、アクティブローセ
ット入力

【０２４２】

【数８３】

【０２４３】をＲＳフリップフロップ１００２に与える。シフトライト信号（ｓｈｉｆｔｒ
ｉｇｈｔｓｉｇｎａｌ）

【０２４４】

【数８４】

【０２４５】は、インバータ１０１０を介して、ＮＡＮＤゲート１００８の第１の入力に与え
られ、シフトレフト信号

【０２４６】

【数８５】

【０２４７】は、ＮＡＮＤゲート１００８の第２の入力に直接与えられる。従来の周波数分周
器１０１２は、与えられたＣＣＬＫＤ信号の４分の１の周波数を有するクロック
信号ＣＬＫを発生し、ＣＬＫ信号を与えて、ＮＡＮＤゲート１００８をイネーブ
ルにする。

【０２４８】ＮＡＮＤゲート１０１６は、

【０２４９】

【数８６】

【０２５０】信号がローであるか、または

【０２５１】

【数８７】

【０２５２】信号がハイであるかのいずれかの場合、高い出力をＮＡＮＤゲート１０１４に与
え、ＣＬＫ信号がハイであり、かつ

【０２５３】

【数８８】

【０２５４】信号がローであるか、または

【０２５５】

【数８９】

【０２５６】がハイであるかのいずれかの場合、ＮＡＮＤゲート１０１４にラッチ１００２を
リセットさせる。ラッチ１００２からの出力が直列接続されたインバータ１０２
０〜１０２６を介して与えられ、ＲＩＧＨＴ信号を発生する。動作時において、
ＣＬＫ信号がハイである場合、ラッチ１００２が、アクティブローになる

【０２５７】

【数９０】

【０２５８】信号、およびイナクティブハイである

【０２５９】

【数９１】

【０２６０】信号に応答して設定される。ラッチ１００２が設定されると、ＮＡＮＤゲート１
００４は、出力をハイにし、このハイな出力が、インバータ１０２０〜１０２６
を介して与えられ、ＲＩＧＨＴ信号をハイにする。

【０２６１】

【数９２】

【０２６２】信号がアクティブローである場合、ＮＡＮＤゲート１００８がディセーブルされ
、

【０２６３】

【数９３】

【０２６４】信号がアクティブローになって、ラッチ１００２が設定されない。ラッチ１００
２は、ＣＬＫ信号に応答して、ＮＡＮＤゲート１０１４からの出力、およびＮＡ
ＮＤゲート１０１６の出力によってリセットされる。ＣＬＫ信号がハイであり、
ＮＡＮＤゲート１０１４をイネーブルする場合、ＮＡＮＤゲート１０１６が出力
をハイにするときに、ＮＡＮＤゲート１０１４は出力をローにして、ラッチ１０
０２をリセットする。これは、前述したとおり、

【０２６５】

【数９４】

【０２６６】信号がローであるか、または

【０２６７】

【数９５】

【０２６８】信号がハイであるかのいずれかの場合に起こる。

【０２６９】ＮＯＲゲート１０２８は、直列接続されたインバータ１０３０〜１０３６およ
び直列接続されたインバータ１０３８〜１０４２を介して出力を与えて、それぞ
れ、信号ＳＨＩＦＴおよび

【０２７０】

【数９６】

【０２７１】信号を発生する。ＮＯＲゲート１０２８は、初期設定制御回路５０８（図５）か
らの

【０２７２】

【数９７】

【０２７３】信号、およびインバータ１０４６を介して与えられたＮＡＮＤゲート１０４４か
らの出力によってイネーブルされる。

【０２７４】

【数９８】

【０２７５】信号がローで、ＮＡＮＤゲート１０４４からの出力がハイである場合、ＮＯＲゲ
ート１０２８はイネーブルされ、パルス発生器１０４８によって発生されたパル
スに応答して、ＳＨＩＦＴ、

【０２７６】

【数９９】

【０２７７】信号を発生する。パルス発生器１０４８は、入力に与えられたＣＬＫ信号の立ち
下がりエッジの遷移に応答して、固定された持続時間を有するローパルスを、Ｎ
ＯＲゲート１０２８に与える。動作時において、ラッチ１００２が設定される場
合、ＮＯＲゲート１００４が出力をハイにし、インバータ１０２０にロー入力を
ＮＡＮＤゲート１０４４に与える。このインバータ１０２０からのローの出力に
応答して、ＮＡＮＤゲート１０４４は出力をハイにし、このハイの出力が、イン
バータ１０４６を介して与えられ、ＮＯＲゲートをイネーブルする。よって、ラ
ッチ１００２が設定される場合、ＮＯＲゲート１０２８は、パルス発生器１０４
８からのパルスに応答して、信号ＳＨＩＦＴ、

【０２７８】

【数１００】

【０２７９】信号を発生する。

【０２８０】制御信号発生器１００１は、ＲＩＧＨＴ信号を発生する回路に関する説明と実
質的に同じ方法で、ＬＥＦＴ信号を発生するように動作する多数の構成要素１０
５０〜１０７０をさらに含むので、簡潔のために、これらの構成要素はさらに詳
細には説明しない。しかしながら、

【０２８１】

【数１０１】

【０２８２】信号がアクティブローである場合、ＮＡＮＤゲート１００８および

【０２８３】

【数１０２】

【０２８４】信号に関して前述した方法と同様に、ＮＡＮＤゲート１０５４がディセーブルさ
れ、

【０２８５】

【数１０３】

【０２８６】信号の状態に関わらず、ラッチ１０５８を設定しないことに留意されたい。この
ようにして、信号

【０２８７】

【数１０４】

【０２８８】の両方が同時にアクティブローである場合、ラッチ１００２および１０５８のい
ずれも設定されず、ＬＥＦＴおよびＲＩＧＨＴ信号のいずれも発生されない。こ
れによって、監視回路５１２（図５）がこの状況において、コマンド遅延リング
５００６ａ〜５００６ｋ、およびデータ遅延リング５２４ａ〜５２４ｒの遅延時
間をシフトすることを防ぐ。

【０２８９】図１４Ｂを参照すると、遷移検出回路２０００の一部が示される。遷移検出回
路は、監視回路５１２中の論理回路５４６の部分である。動作時に、遷移検出回
路２０００は、中心タップＤＯＵＴの右または左のいずれかの第１の遷移を検出
し、そして検出された中心タップＤＯＵＴの右の第１の遷移と中心タップＤＯＵ
Ｔの左の第１の遷移とが中心タップＤＯＵＴから等距離にない場合に

【０２９０】

【数１０５】

【０２９１】信号のいずれかを生成し、これによりＣＣＬＫのデータアイを中心タップＤＯＵ
Ｔに中心づける。これについて以下により詳細に説明する。中心タップＤＯＵＴ
は、直列接続されたインバータ２００２および２００４ならびにイネーブルされ
たパスゲート２００６、ならびにインバータ２００８を介してレジスタ２０１０
および２０１２の入力に印加される。ＣＣＬＫＤおよび

【０２９２】

【数１０６】

【０２９３】信号は、インバータ２０１４〜２０２４を介して図示のように印加されてレジス
タ２０１０および２０１２をクロックする。レジスタ２０１２は、ＣＣＬＫＤ信
号の各立ち上がりエッジ遷移に応じてレジスタの入力からレジスタの出力までに
おいて印加される信号をクロックする。このように、レジスタ２０１２は、ＣＣ
ＬＫＤ信号の各立ち上がりエッジ遷移に応じて中心タップＤＯＵＴの値を格納し
、そしてレジスタ２０１０は、ＣＣＬＫＤ信号の各立ち下がりエッジ遷移に応じ
て中心タップＤＯＵＴの値を格納する。中心タップＤＯＵＴの左のタップＤＬＥ
ＡＤ＜０：１１＞の各々は、中心タップＤＯＵＴについて記載されたのと同様に
対応する一対のレジスタに印加される。簡単のため、図１２ＢにはタップＤＬＥ
ＡＤ＜０＞およびＤＬＥＡＤ＜１＞のための構成要素２０１４〜２０３６だけを
示す。同様に、中心タップＤＯＵＴの右のタップＤＬＡＧ＜０：１１＞の各々は
、中心タップＤＯＵＴについて上述されたのと同様に対応する一対のレジスタに
印加される。簡単のため、タップＤＬＡＧ＜０：２＞のための構成要素２０３８
〜２０７２だけを示す。

【０２９４】遷移検出回路２０００は、図示されるように対になった複数の排他的ＮＯＲゲ
ート（「ＸＮＯＲ」）２０７４〜２０９６をさらに含み、各対は隣接するタップ
出力のレジスタに結合される。例えば、ＸＮＯＲゲート２０８６および２０８８
は、中心タップＤＯＵＴに関連するレジスタ２０１０および２０１２ならびにタ
ップＤＬＡＧ＜０＞に関連するレジスタ２０４６および２０４８からの出力を受
け取るように結合された入力を有する。より詳細には、ＸＮＯＲゲート２０８６
は、レジスタ２０１０からの出力を直接、および相補入力の第１の対上のインバ
ータ２１００を介して受け取り、そしてレジスタ２０４６からの出力を直接、お
よび相補入力の第２の対上のインバータ２１０４を介して受け取る。したがって
、ＸＮＯＲゲート２０８６は、立ち下がりエッジＣＣＬＫＤ信号に応じてラッチ
された中心タップＤＯＵＴの値を、ＣＣＬＫＤ信号の立ち下がりエッジに応じて
ラッチされたタップＤＬＡＧ＜０＞の値と比較する。中心タップＤＯＵＴの値が
タップＤＬＡＧ＜０＞の値と異なり、ＣＣＬＫ信号の遷移を示す場合、ＸＮＯＲ
ゲート２０８６はその出力をローに駆動する。そのような遷移がなかった場合、
タップＤＯＵＴおよびＤＬＡＧ＜０＞の両方は同じバイナリ値を有し、そしてＸ
ＮＯＲゲートはその出力をハイに駆動する。したがって、タップＤＯＵＴおよび
ＤＬＡＧ＜０＞の間で遷移が起きた場合にのみ、ＸＮＯＲゲート２０８６はその
出力をローに駆動する。ＸＮＯＲゲート２０８８は、上記と同様に、ＣＣＬＫＤ
信号の立ち上がりエッジ遷移に応じてレジスタ２０１２および２０４８によって
キャプチャされた中心タップＤＯＵＴおよびタップＤＬＡＧ＜０＞の値に応じて
動作する。ＸＮＯＲゲート２０７４〜２０９６の各対は、対応する隣接タップ間
の遷移を検出するように同様に動作する。

【０２９５】ＸＮＯＲゲート２０７４〜２０９６の各対からの出力は、図示の一群のＮＡＮ
Ｄゲート２１０８〜２１１８のうちの対応の１つのそれぞれの入力に印加される
。ＮＡＮＤゲート２１０８〜２１１２は、それぞれの出力上でそれぞれ信号Ｌ＜
２＞、Ｌ＜１＞、およびＬ＜０＞を生成し、そしてＮＡＮＤゲート２１１４〜２
１１８は、それぞれの出力上でそれぞれ信号Ｒ＜０＞〜Ｒ＜２＞を生成する。動
作時、ＮＡＮＤゲート２１０８〜２１１８の各々は、ＸＮＯＲゲート２０７４〜
２０９６の対応によって遷移が検出されなかった場合にその出力をハイに維持し
、そしてＸＮＯＲゲートの対応の対によってそのような遷移が検出された場合に
その出力をローに駆動する。これについて以下により詳細に説明する。ＮＡＮＤ
ゲート２１１４を参照すると、ＸＮＯＲゲート２０８６および２０８８のいずれ
かが中心タップＤＯＵＴおよびタップＤＬＡＧ＜０＞の間の遷移を検出する場合
、そのＸＮＯＲゲートが上述のようにその出力をローに駆動する。ＸＮＯＲゲー
ト２０８６および２０８８のいずれかからの出力がローになる場合、ＮＡＮＤゲ
ート２１１４はＲ＜０＞信号をハイに駆動し、そのような遷移が検出されたこと
を示す。ＮＡＮＤゲート２１０８〜２１１８の各々は、同様に動作し、ＸＮＯＲ
ゲート２０７４〜２０９６の対応する対が対応するタップ間の遷移を検出する場
合に、その出力をハイに駆動する。

【０２９６】複数のＮＯＲゲートはそれぞれ、中心タップＤＯＵＴの右のＮＡＮＤゲート２
１０８〜２１１８の第１のＮＡＮＤゲート、および中心タップＤＯＵＴの左のＮ
ＡＮＤゲート２１０８〜２１１８の対応するＮＡＮＤゲートからの出力を受け取
る。これらのＮＯＲゲートのうちの２つ、ＮＯＲゲート２１４４および２１４６
だけを図１２Ｂに示すが、図１２Ａ〜１２Ｃを参照して記載される監視回路５１
２の実施形態において、遷移検出回路２０００が実際にはそのようなＮＯＲゲー
トを１１個含むことが当業者には理解され得る。これらのＮＯＲゲートは、遷移
が検出されるタップよりも中心タップＤＯＵＴから離れたタップに関連するＮＡ
ＮＤゲート２１０８〜２１１８から選択されたＮＡＮＤゲートをディセーブルす
るように動作する。これについて以下により詳細に説明する。まず、初期状態で
図１２Ｂに例示されるいずれのタップ間にも遷移が起こらないので、上述のよう
にＮＡＮＤゲート２１０８〜２１１８の各々はその出力をローに維持すると仮定
する。この場合、ＮＯＲゲート２１４４および２１４６の両方は、２つのローの
入力を受け取り、そしてしたがってそれぞれの出力をハイに駆動する。ＮＯＲゲ
ート２１４６からのハイの出力はＮＡＮＤゲート２１１０および２１１６をイネ
ーブルし、そしてＮＯＲゲート２１４４からのハイの出力はＮＡＮＤゲート２１
０８および２１１８をイネーブルする。ここで、タップＤＬＡＧ＜０＞とＤＬＡ
Ｇ＜１＞との間に遷移が起こり、ＸＮＯＲゲート２０９０および２０９２のうち
の１つ以上がその出力をローに駆動し、これにより次にＮＡＮＤゲート２１１６
がその出力上でＲ＜１＞信号をハイに駆動すると仮定する。Ｒ＜１＞信号がハイ
になった場合、ＮＯＲゲート２１４４はその出力をローに駆動してＮＡＮＤゲー
ト２１０８および２１１８をディセーブルする。なお、ディセーブルされたＮＡ
ＮＤゲート２１０８および２１１８は、それぞれの出力上でＬ＜２＞およびＲ＜
２＞信号をハイに駆動し、その結果としてＮＯＲゲートはこれらの信号（図１２
Ｂに図示せず）を受け取り、ＮＡＮＤゲート２１０８のすぐ左のＮＡＮＤゲート
（図示せず）およびＮＡＮＤゲート２１１８のすぐ右のＮＡＮＤゲート（図示せ
ず）をディセーブルする。中心タップＤＯＵＴから外側へのＮＡＮＤゲートは、
ＮＡＮＤゲート２１０８〜２１１８の左および右の対応するＮＡＮＤゲートから
の信号Ｌ＜１０＞およびＲ＜１０＞を受け取るＮＯＲゲートが信号Ｌ＜１１＞を
生成するＮＡＮＤゲート（図示せず）および信号Ｒ＜１１＞を生成するＮＡＮＤ
ゲート（図示せず）をディセーブルするまで、同様にディセーブルされ続ける。
ＮＡＮＤゲート２１０８〜２１１８を含むＮＡＮＤゲート群をこのようにディセ
ーブルすることによって、遷移検出回路２０００は、中心タップＤＯＵＴの右ま
たは左のいずれかの最も近い遷移を検出し、そしてその中心タップからより離れ
た他のいずれの遷移も無視する。

【０２９７】ＮＡＮＤゲート２１０８〜２１１８からの出力の各々は、直接に、および１群
のインバータ２１２０〜２１３０のうちの対応する１つを介して、対応するＮＡ
ＮＤゲートおよび第２のＮＡＮＤゲート群２１３２〜２１４２に印加される。Ｎ
ＡＮＤゲート２１３２〜２１３６はその出力をＮＡＮＤゲート２１４４に印加し
、ＮＡＮＤゲート２１４４は、その出力をＮＯＲゲート２１４６に印加すること
により、

【０２９８】

【数１０７】

【０２９９】信号を生成する。同様に、ＮＡＮＤゲート２１３８〜２１４２はその出力をＮＡ
ＮＤゲート２１４８に印加し、ＮＡＮＤゲート２１４８は、その出力をＮＯＲゲ
ート２１５０に印加することにより、

【０３００】

【数１０８】

【０３０１】信号を生成する。動作時において、ＮＡＮＤゲート２１０８〜２１１８のうちい
ずれかの出力がハイになり、対応するタップ間において遷移が検出されたことを
示すと、中央タップＤＯＵＴの左右への等距離の遷移が検出されない限り、ＮＡ
ＮＤゲート２１３２〜２１４２のうちの対応する１つの出力がローになる。これ
をより詳細に説明する。まず、タップＤＬＡＧ＜０＞およびＤＬＡＧ＜１＞の間
の単一の遷移以外には、遷移が起こらないものと仮定する。この状況において、
ＸＮＯＲゲート２０９０および２０９２のうち一方あるいは両方の出力がローに
なり、その結果ＮＡＮＤゲート２１１６の出力がハイとなる。この時点において
、ＮＡＮＤゲート２１４０は、ＮＡＮＤゲート２１１６からハイの出力を受け取
り、インバータ２１２２からハイの出力を受け取る。なぜなら、タップＤＬＥＡ
Ｄ＜０＞およびＤＬＥＡＤ＜１＞の間で遷移が検出されなかったため、ＮＡＮＤ
ゲート２１１０は、Ｌ＜１＞信号をローに維持するからである。２つのハイの入
力を受け取ったことに応答して、ＮＡＮＤゲート２１４０の出力がローになるこ
とにより、ＮＡＮＤゲート２１４８の出力がハイになる。ＮＡＮＤゲート２１４
８からのハイの出力に応答して、ＮＯＲゲート２１５０は、アクティブローであ
る、

【０３０２】

【数１０９】

【０３０３】信号を生成する。ただし、タップＤＬＡＧ＜０：１＞およびＤＬＥＡＤ＜０：１
＞の両方の間において遷移が検出されれば、ＮＡＮＤゲート２１４０の出力はロ
ーにならず、従って、

【０３０４】

【数１１０】

【０３０５】信号は生成されないことに留意されたい。より具体的には、タップＤＬＥＡＤ＜
０：１＞間にも遷移が検出されると、ＮＡＮＤゲート２１１０は、Ｌ＜１＞信号
をハイにし、その結果、インバータ２１２２の出力をローにすることによって、
ＮＡＮＤゲート２１４０がディセーブルされる。その結果、ディセーブルされた
ＮＡＮＤゲート２１４０は、ＮＡＮＤゲート２１１６からのＲ＜１＞信号がハイ
になっても、出力をローとしない。またＮＡＮＤゲート２１１６からのハイの出
力によってインバータ２１２８の出力がローとなることにより、ＮＡＮＤゲート
２１３４がディセーブルされ、このＮＡＮＤゲートの出力はローとはならないよ
うにされる（ローになるとＮＯＲゲート２１４６が、

【０３０６】

【数１１１】

【０３０７】信号をアクティブローにすることになる）ことに留意されたい。このように、中
央タップＤＯＵＴの左右への等距離の遷移が検出されたとき、信号

【０３０８】

【数１１２】

【０３０９】のいづれも生成されない。この状況において、信号

【０３１０】

【数１１３】

【０３１１】を生成する必要はない。なぜなら、この状況においてＣＣＬＫ信号のデータアイ
はデータタップＤＯＵＴを中心としているからである。

【０３１２】図１４Ｃを参照して、図１２のＣＣＬＫディレイリング５４０のより詳細な概
略図を示す。ディレイリング５４０は、図８Ａの共通ディレイリング５０６ａに
ついて前述したのと同様に接続された、リングディレイセルＲＤＣ１〜ＲＤＣ２
６を含む。ディレイリング５４０は、単一の出力タップを有するのではなく、タ
ップＤＬＡＧ＜０：１１＞およびＤＬＥＡＤ＜０：１１＞とともに中央タップＤ
ＯＵＴを図示のように有している。動作時において、ＣＣＬＫＭ信号および

【０３１３】

【数１１４】

【０３１４】信号がリングディレイセルＲＤＣ１〜ＲＤＣ２６のうち選択された１つ中に挿入
されることにより、ＣＣＬＫＭ信号のデータアイ、ひいてはＣＣＬＫ信号のデー
タアイは、中央タップＤＯＵＴを中心とするようになる。図１２Ａの制御信号発
生器１００１は、図１２Ｂの遷移検出回路２０００からの

【０３１５】

【数１１５】

【０３１６】に応答して動作し、制御信号５１４を発生してディレイリング５４０の入力タッ
プをシフトすることにより、ＣＣＬＫＭ信号のデータアイが中央タップＤＯＵＴ
を中心とするようになるまで、各タップの時間ディレイを調整する。

【０３１７】図１５は、図５のシフトレジスタ５１６ａの一実施形態を示す概略図である。
シフトレジスタ５１６ａ〜５１６ｋ、５２８ａ〜５２８ｒおよび５３４ａ〜５３
４ｒの各々は同一であるので、簡潔さのため、シフトレジスタ５１６ａのみを図
１５を参照してより詳細に説明する。シフトレジスタ５１６ａは、第１の直列接
続されたレジスタ対１３００および１３０２ならびに、第２の直列接続されたレ
ジスタ対１３０４および１３０６を有する。ＣＡＤＥＬ＜０＞信号は、インバー
タ１３０８を介して、レジスタ１３００および１３０４の入力に印加される。信
号ＣＣＬＫＤおよび

【０３１８】

【数１１６】

【０３１９】は、図示のようにインバータ１３１０〜１３２０を介して印加され、レジスタ１
３００〜１３０６をクロックする。インバータ１３１０〜１３２０の相互接続に
より、レジスタ１３０４および１３０６はその入力に印加されたデータをＣＣＬ
ＫＤ信号の立ち上がりエッジに応答してその出力にシフトし、レジスタ１３００
および１３０２は、その入力に印加されたデータをＣＣＬＫＤ信号の立ち下がり
エッジの遷移に応答してその各出力にシフトする。

【０３２０】動作時において、第１のＣＡＤＥＬ＜０＞信号は、レジスタ１３００および１
３０４の入力に印加され、レジスタ１３０４はこの信号を、ＣＣＬＫＤ信号の立
ち上がりエッジの遷移に応答してその出力にシフトする。次に第２のＣＡＤＥＬ
＜０＞信号がインバータ１３０８を介してレジスタ１３００および１３０４の入
力に印加される。レジスタ１３００はその入力におけるこの第２の印加信号を、
ＣＣＬＫＤ信号の次の立ち下がりエッジに応答してその出力にシフトする。第３
のＣＡＤＥＬ＜０＞信号が次にインバータ１３０８を介してレジスタ１３００お
よび１３０４に印加され、レジスタ１３０４はこの信号を、ＣＣＬＫＤ信号の次
の立ち上がりエッジに応答してその出力にシフトする。さらに、第３のＣＡＤＥ
Ｌ＜０＞信号がレジスタ１３０４内にシフトされたとき、レジスタ１３０６の入
力における第１のＣＡＤＥＬ＜０＞信号はこのレジスタの出力にシフトされるこ
とに留意されたい。最後に、第４のＣＡＤＥＬ＜０＞信号がインバータ１３０８
を介してレジスタ１３００および１３０４の入力に印加されたとき、レジスタ１
３００はこの信号を、ＣＣＬＫＤ信号の次の立ち下がりエッジに応答してその出
力にシフトする。さらに、第４のＣＡＤＥＬ＜０＞信号がレジスタ１３００内に
シフトされる間、レジスタ１３０２の入力に印加された第２のＣＡＤＥＬ＜０＞
信号は、このレジスタの出力にシフトされる。この時点において、ＣＣＬＫＤ信
号の４つの遷移に応答し、４つの連続して印加されたＣＡＤＥＬ＜０＞信号は上
記のレジスタ１３００〜１３０６のうちの各１つ内にシフトされている。レジス
タ１３０６から出力された第１のＣＡＤＥＬ＜０＞信号は、インバータ１３２２
を介して印加されることによりＣＡＤＥＬ＜０＞信号を生成し、レジスタ１３０
４から出力された第３のＣＡＤＥＬ＜０＞信号は、インバータ１３２４を介して
印加されることによりＣＡＤＥＬ０＜２＞信号を生成する。同様に、レジスタ１
３０２から出力された第２のＣＡＤＥＬ＜０＞信号は、インバータ１３２６を介
して印加されることによりＣＡＤＥＬ０＜１＞信号を生成し、レジスタ１３００
から出力された第４のＣＡＤＥＬ＜０＞信号は、インバータ１３２８を介して印
加されることによりＣＡＤＥＬ０＜３＞信号を生成する。図５を参照して前述し
たように、ＣＡＤＥＬ０＜０：３＞ワードは、初期化制御回路５０８（図５）に
印加され、ＣＡＤＥＬ＜０＞信号が首尾よくレジスタ１３００および１３０４内
にキャプチャされたか否かをこの制御回路が決定するために、利用される。

【０３２１】図１６は、図１５のレジスタ１３００の一実施形態を示す模式図である。図１
５のレジスタ１３００〜１３０６、図９のレジスタ９１２、および図１４Ｂのレ
ジスタは同一である。したがって簡略化のために、レジスタ１３００のみを図１
６を参照して、より詳細に述べる。レジスタ１３００は、クロスカップルインバ
ータ１４０２および１４０４から構成される第１のラッチ１４００と、クロスカ
ップルインバータ１４０８および１４１０から構成される第２のラッチ１４０６
とを含む。パスゲート１４１２は、それぞれ対応する制御ターミナルに印加され
た相補型クロックシグナルＣ、

【０３２２】

【数１１７】

【０３２３】に応答して、レジスタ１３００の入力Ａに印加された信号を、ラッチ１４００の
入力に接続する。パスゲート１４１４は、クロックシグナルＣ、

【０３２４】

【数１１８】

【０３２５】に応答して、ラッチ１４００の出力における信号を、ラッチ１４０６の入力に印
加する。パスゲート１４１２および１４１４は、パスゲートの一方がオンになる
と、他方がオフになるように、相補的に動作する。より具体的には、Ｃおよび

【０３２６】

【数１１９】

【０３２７】信号がそれぞれＨＩＧＨおよびＬＯＷであるとき、パスゲート１４１４はオンに
なりパスゲート１４１２はオフになる。Ｃおよび

【０３２８】

【数１２０】

【０３２９】がそれぞれＬＯＷおよびＨＩＧＨであるとき、パスゲート１４１２はオンになり
パスゲート１４１４はオフになる。セットトランジスタ１４１６は、そのゲート
に印加されたセット信号Ｓに応答して、ラッチ１４０６の入力をアースに接続す
る。

【０３３０】リセットトランジスタ１４１８は、ラッチ１４０６の入力と電源電圧Ｖ_ＣＣと
の間に接続されており、そのゲートに印加されたＬＯＷリセット

【０３３１】

【数１２１】

【０３３２】に応答して、ラッチ１４０６の入力のレベルを電源電圧のレベルに変更する。動
作中、クロック信号Ｃ、

【０３３３】

【数１２２】

【０３３４】がそれぞれＬＯＷおよびＨＩＧＨであるとき、入力Ａに印加された信号はラッチ
１４００によってラッチされる。その後Ｃおよび

【０３３５】

【数１２３】

【０３３６】がそれぞれＨＩＧＨおよびＬＯＷに遷移すると、パスゲート１４１２はオフにな
って入力Ａをラッチ１４００から隔離し、パスゲート１４１４はオンになって、
ラッチ１４００によってラッチされた入力信号をラッチ１４０６にシフトする。
ラッチ１４０６は、信号をラッチして、このラッチ信号をシフトレジスタ１３０
０の出力Ｂに印加する。セット信号Ｓおよびリセット信号

【０３３７】

【数１２４】

【０３３８】は相補型信号であり、両方が同時にアクティブになることはない。Ｓ信号がアク
ティブＨＩＧＨになり、

【０３３９】

【数１２５】

【０３４０】信号がイナクティブＨＩＧＨになると、トランジスタ１４１８はオフになり、ト
ランジスタ１４１６はオンになる。これにより、ラッチ１４０６がその入力をＬ
ＯＷにラッチし、出力ＢをＨＩＧＨにラッチする。逆に、Ｓ信号がイナクティブ
ＬＯＷになり、

【０３４１】

【数１２６】

【０３４２】信号がアクティブＬＯＷになると、トランジスタ１４１６はオフになり、トラン
ジスタ１４１８はオンになる。これにより、ラッチ１４０６がその入力をＨＩＧ
Ｈにラッチし、出力ＢをＬＯＷにラッチする。

【０３４３】図１７は、図１０Ｂのビットセットレジスタ１０１０の一実施形態を示す模式
図である。レジスタ１０１０は、クロスカップルインバータ１５０２および１５
０４から構成されるラッチ１５００を含む。セットトランジスタ１５０６は、そ
のゲートに印加されたアクティブＨＩＧＨＳＥＴ信号に応答して、ラッチ１５
００の入力をアースに接続する。パスゲート１５０８は、それぞれ対応する制御
ターミナルに印加された相補型信号Ｓおよび

【０３４４】

【数１２７】

【０３４５】に応答して、入力Ａにおける信号をラッチ１５００の入力に印加する。動作中、
Ｓおよび

【０３４６】

【数１２８】

【０３４７】信号がそれぞれＨＩＧＨおよびＬＯＷであるとき、パスゲート１５０８はオンに
なり、入力Ａにおける信号をラッチ１５００の入力に印加する。ラッチ１５００
はその入力を、印加された入力信号の論理レベルにラッチし、その出力を相補的
論理レベルにラッチする。ラッチ１５００への入力およびラッチ１５００からの
出力はそれぞれ、ビットセットレジスタ１０１０から出力信号

【０３４８】

【数１２９】

【０３４９】およびＢを発生させる。ＳＥＴ信号がアクティブＨＩＧＨになると、トランジス
タ１５０６はオンになり、それによって、ラッチ１５００が

【０３５０】

【数１３０】

【０３５１】信号をＬＯＷにラッチしＢ信号をＨＩＧＨにラッチする。

【０３５２】図１８は、図１０Ｂのビットリセットレジスタ１０１２の一実施形態の模式図
である。ビットリセットレジスタ１０１２は、一対のクロスカップルインバータ
１６０２および１６０４によって構成されるラッチ１６００を含む。リセットト
ランジスタ１６０６は、そのゲートに印加されたアクティブリセット信号

【０３５３】

【数１３１】

【０３５４】に応答して、ラッチ１６００の入力を電源電圧Ｖ_ＣＣに接続する。パスゲート１
６０８は、一対の相補型クロック信号Ｓおよび

【０３５５】

【数１３２】

【０３５６】に応答して、選択的に、入力Ａにおける信号をラッチ１６００の入力に印加する
か、またはラッチ１６００の入力から隔離する。クロック信号Ｓおよび

【０３５７】

【数１３３】

【０３５８】がそれぞれＨＩＧＨおよびＬＯＷであるとき、パスゲート１６０８はオンになっ
て、入力Ａにおける信号をラッチ１６００の入力に印加する。ラッチ１６００は
、その入力を、印加された入力信号と同一の論理レベルにラッチし、その出力を
、相補的論理レベルにラッチする。ラッチ１６００への入力およびラッチ１６０
０からの出力はそれぞれ、レジスタ１０１２からの、ラッチされた出力信号

【０３５９】

【数１３４】

【０３６０】およびＢとして印加される。リセット信号

【０３６１】

【数１３５】

【０３６２】がアクティブＬＯＷになると、トランジスタ１６０６はオンになり、それにより
、ラッチ１６００が

【０３６３】

【数１３６】

【０３６４】信号をＨＩＧＨにラッチし、Ｂ信号をＬＯＷにラッチする。

【０３６５】本発明の様々な実施形態および利点を上記に述べてきたが、上記開示は説明の
ためのみのものであり、本発明の広い原理の範囲内で細部に改変がなされ得るこ
とが理解されるべきである。たとえば、上述した構成部品の多くは、ディジタル
回路、アナログ回路、または両者の組み合わせを用いて実現され得、さらに、適
宜、適切な処理回路上で実行されるソフトウェアを介して実現され得る。したが
って、本発明は特許請求の範囲によってのみ限定される。

【図面の簡単な説明】

【図１】図１は、複数のパケット化されたメモリデバイスを含む従来型のコンピュータ
システムのブロック図である。

【図２】図２は、図１のパケット化されたメモリデバイスに受信される典型的なコマン
ドパケットを示すブロック図である。

【図３】図３は、図１のコンピュータシステムの従来型のパケット化されたメモリデバ
イスのブロック図である。

【図４】図４は、高データ送信比で各コマンド信号のタイミングスキューの効果を図示
したタイミング図である。

【図５】図５は、本発明のある実施形態によるビット対ビットタイミング補正回路の機
能ブロック図である。

【図６】図６は、オペレーションの初期モード間における、図５のタイミング補正回路
の操作を図示したタイミング図である。

【図７】図７は、オペレーションの監視モード間における、図５のタイミング回路の操
作を図示したタイミング図である。

【図８Ａ】図８Ａは、図５の１つのコマンド遅延リングの１つの実施形態の１つの模式図
である。

【図８Ｂ】図８Ｂは、図５の１つのコマンド遅延リングの１つの実施形態の１つの模式図
である。

【図９】図９は、図８Ａの１つの遅延リングセルの１つの実施形態の１つの模式図であ
る。

【図１０Ａ】図１０Ａは、図５の１つの遅延リングの１つの実施形態の１つの模式図である
。

【図１０Ｂ】図１０Ｂは、図５の１つの遅延リングの１つの実施形態の１つの模式図である
。

【図１１】図１１は、図５の１つの遅延回路の１つの実施形態の１つの模式図である。

【図１２】図１２は、図５の１つの遅延回路の１つの実施形態の１つの模式図である。

【図１３】図１３は、図１２の監視回路のオペレーションを図示したタイミング図である
。

【図１４Ａ】図１４Ａは、図１２の監視回路の１つの実施形態の模式図である。

【図１４Ｂ】図１４Ｂは、図１２の監視回路の１つの実施形態の模式図である。

【図１４Ｃ】図１４Ｃは、図１２の監視回路の１つの実施形態の模式図である。

【図１５】図１５は、図５のシフトレジスタの１つの実施形態の模式図である。

【図１６】図１６は、図９、１４Ｂおよび１４に示される１つのレジスタの１つの実施形
態の模式図である。

【図１７】図１７は、図１０Ａのセットレジスタの１つの実施形態の模式図である。

【図１８】図１８は、図１０Ａのリセットレジスタの１つの実施形態の模式図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３５４Ｒ 11/409 Ｇ０６Ｆ 1/04 ３４０Ｄ (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷＦターム(参考） 5B060 CC01 5B077 FF11 GG15 MM01 MM02 5K047 AA08 BB04 BB12 GG09 GG45 MM28 MM36 5M024 AA44 BB27 BB33 BB34 DD01 DD59 DD83 EE29 GG01 JJ02 JJ35 JJ52 LL01 PP01 PP02 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】複数のラインを含むバスに与えられるデジタル信号をキャプ
チャする方法であって、各ラインがラッチに接続されおり、該方法は、複数のデジタル信号を該バスに与える工程であって、各デジタル信号が各ライ
ンに与えられる工程と、該与えられた複数のデジタル信号を遅延させる工程であって、各デジタル信号
が、他の全てのデジタル信号の遅延時間から独立した遅延時間だけ遅延される工
程と、該遅延されたデジタル信号の各々を、対応するラッチに与える工程と、該デジタル信号の各々を、クロック信号に応答する該対応するラッチに格納す
る工程と、を包含する、方法。
【請求項２】前記デジタル信号の各遅延時間を調節して、該デジタル信号
の各々を、前記クロック信号に応答する対応するラッチに、首尾よくキャプチャ
する工程をさらに包含する、請求項１に記載の方法。
【請求項３】前記デジタル信号の各遅延時間を調節する工程が、該デジタ
ル信号の各々について、遅延時間が全てのデジタル信号について連続的に選択さ
れるまで、連続的に行われる、請求項２に記載の方法。
【請求項４】前記デジタル信号の遅延時間を調節する工程が、予測値を有するデジタル信号を、前記バスに繰り返し与える工程と、前記クロック信号に応答する前記各ラッチに格納されるデジタル信号を評価し
て、該ラッチに格納されるデジタル信号が、該予測値を有するかどうか判定する
工程と、前記対応するラッチに、該予測値を有する該デジタル信号を格納させる、該デ
ジタル信号の各々の遅延時間を識別する工程と、該対応するラッチに、該予測値を有する該デジタル信号を格納させる遅延時間
のうちの１つから、各デジタル信号について最終的な遅延時間を選択する工程と
、対応する最終的な遅延時間に、各デジタル信号の該遅延時間を調節する工程と
、を包含する、請求項２に記載の方法。
【請求項５】前記クロック信号に応答する各ラッチに格納される前記デジ
タル信号を評価して、該格納されるデジタル信号が、前記予測値を有するかどう
か判定する工程が、該ラッチのうちの１つに格納される該デジタル信号に応答する、全てのラッチ
に格納されるデジタル信号について、予測値を発生する工程と、該デジタル信号が、そのデジタル信号について発生された予測値に対応するラ
ッチに格納される場合、該デジタル信号が、ラッチに首尾よく格納されているか
どうかを判定する工程と、請求項４に記載の方法。
【請求項６】外部クロック信号に応答する前記クロック信号を発生する工
程をさらに包含し、該クロック信号は、該外部クロック信号に対して一定の遅延
時間を有する、請求項１に記載の方法。
【請求項７】前記デジタル信号は、コマンドアドレス、およびパケット化
メモリデバイスのデータバスにそれぞれ与えられるデジタル信号パケットを含み
、各デジタル信号パケットは、少なくとも１つのパケットワードを含み、各パケ
ットワードは、前記バスのラインにそれぞれ与えられる複数のデジタル信号を含
む、請求項１に記載の方法。
【請求項８】外部クロック信号を、外部クロック信号端子に与える工程で
あって、該クロック信号は、該外部クロック信号に応答して発生され、該外部ク
ロック信号に対して遅延を有する、工程と、該外部クロック信号のデータアイを判定する工程と、該外部クロック信号のデータアイの変化を検出する工程と、以前に調節された各デジタル信号の該遅延時間を、該外部クロック信号のデー
タアイの各検出された変化に応答する遅延調節時間だけ調節する工程と、をさらに包含する、請求項１に記載の方法。
【請求項９】前記外部クロック信号のデータアイの変化を検出する工程が
、該外部クロック信号に応答する複数の遅延信号を発生する工程であって、該各
遅延信号が、第１または第２の論理レベル電圧のいずれかを有し、該遅延信号が
、中心遅延を有する中心遅延信号を含む遅延信号を含み、該中心遅延に対して連
続的に増大する遅延を有する複数の遅れ遅延信号をも含み、該中心遅延に対して
連続的に減少する遅延を有する複数の進み遅延信号をさらに含む、工程と、隣接する遅れ遅延信号の各対を比較して、異なる論理レベル電圧を有する該中
心遅延信号に最も近い、隣接する遅れ遅延信号の対を検出する工程と、隣接する進み遅延信号の各対を比較して、異なる論理レベル電圧を有する該中
心遅延信号に最も近い、隣接する進み遅延信号の対を検出する工程と、隣接する遅れ遅延信号の検出された対が隣接する進み遅延信号の対応する検出
された対と異なる場合に起こる該外部クロック信号のデータアイの変化を判定す
る工程と、を包含する、請求項８に記載の方法。
【請求項１０】前記以前に調節された各デジタル信号の遅延時間を、前記
外部クロック信号のデータアイの検出された各変化に応答する遅延調節時間だけ
調節する工程が、該外部クロック信号のデータアイが中心に来るように該遅延時
間を調節する工程、および該デジタル信号の各遅延時間を同じシフト量シフトす
る工程を包含する、請求項８に記載の方法。
【請求項１１】前記以前に調節された各デジタル信号の遅延時間を、遅延
調節時間だけ調節する工程が、該以前に調節された各デジタル信号の遅延時間を
、前記データアイの検出された正方向のシフトの各々に応答する正方向の遅延調
節時間だけ調節する工程と、該以前に調節された各デジタル信号の遅延時間を、
該データアイの検出された負方向のシフトの各々に応答する負方向遅延調節時間
だけ調節する工程とを包含する、請求項８に記載の方法。
【請求項１２】パケット化メモリデバイスに与えられるパケットワードを
キャプチャする方法であって、各パケットワードは、パケット化メモリデバイス
の各バスラインに与えられる複数のデジタル信号を含み、該各デジタル信号は、
対応するデータアイを有し、該方法は、該パケット化メモリデバイスを同期モードで動作させる工程と、パケットワードをパケット化メモリデバイスに与える工程であって、各パケッ
トワードの中の該デジタル信号は、予測値を有する、工程と、与えられたパケットワードの中の該デジタル信号の各々を、対応する遅延時間
だけ遅延させる工程と、該デジタル信号の各遅延時間を調節する工程と、内部クロック信号に応答する該遅延されたデジタル信号を格納する工程であっ
て、該デジタル信号のそれぞれが各々の調節された遅延時間で格納される、工程
と、パケットワードの中の各デジタル信号について最終的な遅延時間を判定する工
程であって、最終的な遅延時間の各々は、他の全ての最終的な遅延時間から独立
して判定され、該デジタル信号のデータアイの間に、対応するデジタル信号が格
納されるようにする、工程と、を包含する、方法。
【請求項１３】前記デジタル信号の遅延時間を、対応する判定された最終
的な遅延時間に調節する工程をさらに包含する、請求項１２に記載の方法。
【請求項１４】前記デジタル信号の各遅延時間を調節する工程が、最終的
な各遅延時間が全てのデジタル信号について連続的に判定されるまで、該デジタ
ル信号の各々について連続的に行われる、請求項１３に記載の方法。
【請求項１５】前記パケット化メモリデバイスを同期モードにする工程が
、ＦＬＡＧ信号をキャプチャする工程と、該ＦＬＡＧ信号が、２つの連続的なキ
ャプチャについて所定のバイナリ値を有する場合に、キャリブレーション信号を
発生する工程とを包含する、請求項１２に記載の方法。
【請求項１６】外部クロック信号に応答する前記内部クロック信号を発生
する工程をさらに含み、該内部クロック信号は、該外部クロック信号に対して実
質的に一定の遅延時間を有する、請求項１２に記載の方法。
【請求項１７】前記パケット化メモリデバイスを、各デジタル信号につい
て最終的な遅延時間が判定された後、通常モードで動作させる工程と、外部クロック信号を、外部クロック端子に与える工程であって、前記内部クロ
ック信号は、該外部クロック信号に応答して発生され、該外部クロック信号に対
しての遅延を有する、工程と、該外部クロック信号のデータアイを判定する工程と、該外部クロック信号のデータアイの変化を判定する工程と、以前に判定された各デジタル信号の最終的な遅延時間を、該外部クロック信号
のデータアイの検出された変化の各々に応答する遅延調節時間だけ調節する工程
と、をさらに包含する、請求項１２に記載の方法。
【請求項１８】前記以前に判定された各デジタル信号の最終的な遅延時間
を、遅延調節時間だけ調節する工程が、該以前に判定された各デジタル信号の最
終的な遅延時間を、前記データアイの検出された正方向シフトの各々に応答する
正方向の遅延調節時間だけ調節する工程と、該以前に判定された各デジタル信号
の最終的な遅延時間を、該データアイの検出された負方向のシフトの各々に応答
する負方向の遅延調節時間だけ調節する工程とを包含する、請求項１７に記載の
方法。
【請求項１９】前記パケットワードの中の各デジタル信号についての最終
的な遅延時間を判定する工程が、前記格納されているデジタル信号の各々を評価して、該格納されているデジタ
ル信号が予測値を有するかどうか判定する工程と、該予測値を有する該デジタル信号を格納させる、該各デジタル信号の各遅延時
間を識別する工程と、該予測値を有する該デジタル信号を格納させる遅延時間のうちの１つから、各
デジタル信号について最終的な遅延時間を選択する工程と、を包含する、請求項１２に記載の方法。
【請求項２０】前記パケットワードをパケット化メモリデバイスのバスに
与える工程が、繰り返しの１５ビットの擬似ランダムビットシーケンス「１１１
１０１０１１００１０００」を各バスラインに与える工程であって、該シーケン
スは、隣接するバスラインで補間される工程を包含する、請求項１９に記載の方
法。
【請求項２１】各バスのラインに与えられたデジタル信号をキャプチャす
るバスキャプチャ回路であって、複数のラッチであって、各ラッチは、入力端子、出力端子、およびクロック信
号を受信するように調節されたクロック端子を有し、該ラッチは、該クロック端
子に与えられる該クロック信号に応答して、該入力端子で与えられるデジタル信
号をラッチするように動作可能である、ラッチと、複数の信号遅延回路であって、各信号遅延回路は、各バスラインとラッチの該
入力端子との間に接続され、各信号遅延回路は、該対応するバスラインに与えら
れる該デジタル信号に対しての遅延時間を有する遅延デジタル信号を発生させる
ように動作可能であり、該信号遅延回路は、該遅延デジタル信号を該対応するラ
ッチの該入力端子に与える、信号遅延回路と、該信号遅延回路および該ラッチの出力端子に接続された制御回路であって、該
制御回路は、各信号遅延回路の各遅延時間を、該信号遅延回路の該入力に与えら
れるデジタル信号のデータアイの関数として、独立して調節するように動作可能
であり、各ラッチが、与えられた内部クロック信号に応答して、該対応する遅延
デジタル信号をラッチすることを可能にする、制御回路と、を備える、バスキャプチャ回路。
【請求項２２】前記制御回路が、監視回路をさらに備え、該監視回路は、クロック信号を受信するように調節された入力を有し、複数の出力を有する遅
延リング回路であって、該遅延リング回路は、各出力で各出力信号を発生し、各
出力信号は、該入力信号に対しての対応する調節可能な遅延時間を有し、各遅延
時間の値は、与えられた制御信号に応答して判定される、遅延リング回路と、複数のラッチであって、各ラッチは、該遅延リング回路からの各出力に接続さ
れた入力、出力、およびクロック端子を有し、該ラッチは、該クロック端子に与
えられるクロック信号の遷移に応答して、該ラッチの入力に与えられる該出力信
号をラッチする、ラッチと、該ラッチの該出力に接続された論理制御回路であって、該論理制御回路は、監
視モードの動作において、該クロック信号の前記データアイにおけるシフトを検
出し、このような各シフトが検出された場合、制御信号を与えて全てのデジタル
信号の各遅延時間を、遅延調節時間だけ調節し、該遅延リング回路からの該出力
信号の各々の遅延時間を、該遅延調節時間だけ、調節するように動作可能である
、論理制御回路と、をさらに備える、請求項２１に記載のバスキャプチャ回路。
【請求項２３】各信号遅延回路が、直列に接続されてリング遅延ループを
形成する、複数のリング遅延段を備え、前記バスラインに与えられる前記デジタ
ル信号が、該リング遅延段のうちの１つに選択的に入力されて、該デジタル信号
と、該リング遅延段のうちの１つからの固定出力タップで発生された前記遅延デ
ジタル信号との間で、前記遅延時間を調節する、請求項２１に記載のバスキャプ
チャ回路。
【請求項２４】バスの各ラインに与えられるデジタル信号をキャプチャす
るバスキャプチャ回路であって、外部クロック信号を受信するように調節された入力を有し、出力を有するクロ
ック遅延回路であって、該クロック遅延回路は、該外部クロック信号に応答して
、該クロック遅延回路の出力で内部クロック信号を発生するように動作可能であ
り、該内部クロック信号は、該外部クロック信号に対しての固定された遅延を有
する、クロック遅延回路と、複数のラッチであって、各ラッチは、入力端子、出力端子、および該クロック
遅延回路の出力に接続されて、該内部クロック信号を受信するクロック端子を有
し、該ラッチは、該クロック端子に与えられる該内部クロック信号に応答して、
該入力端子で与えられるデジタル信号をラッチするように動作可能である、ラッ
チと、複数の信号遅延回路であって、各信号遅延回路は、各バスラインと各ラッチの
該入力端子との間に接続され、各信号遅延回路は、該対応するバスラインに与え
られる該デジタル信号に対しての遅延時間を有する遅延デジタル信号を発生させ
るように動作可能であり、該信号遅延回路は、該遅延デジタル信号を該対応する
ラッチの該入力端子に与える、信号遅延回路と、該信号遅延回路および該ラッチの出力端子に接続された制御回路であって、該
制御回路は、各信号遅延回路の遅延時間を、該信号遅延回路の該入力に与えられ
る該デジタル信号のデータアイの関数として、調節するように動作可能である、
制御回路と、を備える、バスキャプチャ回路。
【請求項２５】前記制御回路が、監視回路をさらに備え、該監視回路は、クロック信号を受信するように調節された入力を有し、複数の出力を有する遅
延リング回路であって、該遅延リング回路は、各出力で各出力信号を発生し、各
出力信号は、該入力信号に対しての対応する調節可能遅延時間を有し、該各遅延
時間の値は、与えられた制御信号に応答して判定される、遅延リング回路と、複数のラッチであって、各ラッチは、該遅延リング回路からの各出力に接続さ
れた入力、出力、およびクロック端子を有し、該ラッチは、該クロック端子に与
えられるクロック信号の遷移に応答して、該ラッチの入力に与えられる該出力信
号をラッチする、ラッチと、該ラッチの該出力に接続された論理制御回路であって、該論理制御回路は、監
視モードの動作において、該クロック信号の前記データアイにおけるシフトを検
出し、このようなシフトが検出された場合、制御信号を与えて全てのデジタル信
号の各遅延時間を、遅延調節時間だけ調節し、該遅延リング回路からの該出力信
号の各々の遅延時間を、該遅延調節時間だけ調節するように動作可能である、論
理制御回路と、を備える、請求項２４に記載のバスキャプチャ回路。
【請求項２６】各信号遅延回路が、直列に接続されてリング遅延ループを
形成する、複数のリング遅延段を備え、前記バスラインに与えられる前記デジタ
ル信号が、該リング遅延段のうちの１つに選択的に入力されて、該デジタル信号
と、該リング遅延段のうちの１つからの固定出力タップで発生された前記遅延デ
ジタル信号との間で、前記遅延時間を調節する、請求項２４に記載のバスキャプ
チャ回路。
【請求項２７】バスの各ラインに与えられるデジタル信号をキャプチャす
るバスキャプチャ回路であって、外部クロック信号を受信するように調節された入力を有し、出力を有するクロ
ック遅延回路であって、該クロック遅延回路は、該外部クロック信号に応答して
、該クロック遅延回路の出力で内部クロック信号を発生するように動作可能であ
り、該内部クロック信号は、該外部クロック信号に対しての固定された遅延を有
する、クロック遅延回路と、複数のラッチであって、各ラッチは、入力端子、出力端子、および該クロック
遅延回路の出力に接続されて、該内部クロック信号を受信するクロック端子を有
し、該ラッチは、該クロック端子に与えられる該内部クロック信号に応答して、
該入力端子に与えられるデジタル信号をラッチするように動作可能である、ラッ
チと、複数の信号遅延回路であって、各信号遅延回路は、各バスラインと各ラッチの
該入力端子との間に接続され、各信号遅延回路は、該対応するバスラインに与え
られる該デジタル信号に対しての遅延時間を有する遅延デジタル信号を発生させ
るように動作可能であり、該信号遅延回路は、該遅延デジタル信号を該対応する
ラッチの該入力端子に与える、信号遅延回路と、該信号遅延回路および該ラッチの出力端子に接続された制御回路であって、該
制御回路は、各信号遅延回路の遅延時間を、該信号遅延回路の該入力に与えられ
る、該デジタル信号のの関数として、調節するように、同期モードで動作可能で
あり、該外部クロック信号の該データアイにおけるシフトを検出するように、監
視モードで動作可能であり、このようなシフトの各々が検出される場合、全ての
デジタル信号の該遅延時間を、遅延調節時間だけさらに調節する制御回路と、を備える、バスキャプチャ回路。
【請求項２８】前記制御回路が、監視回路をさらに備え、該監視回路は、クロック信号を受信するように調節された入力を有し、複数の出力を有する遅
延リング回路であって、該遅延リング回路は、各出力で出力信号を発生し、各出
力信号は、該入力信号に対しての対応する調節可能遅延時間を有し、該各遅延時
間の値は、与えられた制御信号に応答して判定される、遅延リング回路と、複数のラッチであって、各ラッチは、該遅延リング回路からの各出力に接続さ
れた入力、出力、およびクロック端子を有し、該ラッチは、該クロック端子に与
えられるクロック信号の遷移に応答して、該ラッチの入力に与えられる該出力信
号をラッチする、ラッチと、該ラッチの該出力に接続された論理制御回路であって、該論理制御回路は、監
視モードの動作において、該クロック信号の前記データアイにおけるシフトを検
出し、このようなシフトが検出された場合、制御信号を与えて全てのデジタル信
号の該各遅延時間を、遅延調節時間だけ調節し、該遅延リング回路からの該出力
信号の各々の該遅延時間を、該遅延調節時間だけ調節するように動作可能である
、論理制御回路と、を備える、請求項２７に記載のバスキャプチャ回路。
【請求項２９】各信号遅延回路が、直列に接続されてリング遅延ループを
形成する、複数のリング遅延段を備え、前記バスラインに与えられる前記デジタ
ル信号が、該リング遅延段のうちの１つに選択的に入力されて、該デジタル信号
と、該リング遅延段のうちの１つからの固定出力タップで発生された前記遅延デ
ジタル信号との間で、前記遅延時間を調節する、請求項２７に記載のバスキャプ
チャ回路。
【請求項３０】バスの各ラインに与えられるデジタル信号をキャプチャす
るバスキャプチャ回路であって、外部クロック信号を受信するように調節された入力を有し、出力を有するクロ
ック遅延回路であって、該クロック遅延回路は、該外部クロック信号に応答して
、該クロック遅延回路の出力で内部クロック信号を発生するように動作可能であ
り、該内部クロック信号は、該外部クロック信号に対しての固定された遅延を有
する、クロック遅延回路と、複数のラッチであって、各ラッチは、入力端子、出力端子、および該クロック
遅延回路の出力に接続されて、該内部クロック信号を受信するクロック端子を有
し、該ラッチは、該クロック端子に与えられる該内部クロック信号に応答して、
該入力端子で与えられるデジタル信号をラッチするように動作可能である、ラッ
チと、複数の信号遅延回路であって、各信号遅延回路は、各バスラインに接続された
入力、および各ラッチの該入力端子に接続された出力を有し、各信号遅延回路は
、該信号遅延回路の入力に与えられる該デジタル信号を、遅延時間だけ遅延させ
、該遅延デジタル信号を対応するラッチの該入力端子に与えるように動作可能で
あり、該信号遅延回路は、遅延時間を、該信号遅延回路の入力に与えられる該デ
ジタル信号のデータアイの関数として判定する、信号遅延回路と、を備える、バスキャプチャ回路。
【請求項３１】各信号遅延回路が、直列に接続されてリング遅延ループを
形成する、複数のリング遅延段を備え、前記バスラインに与えられる前記デジタ
ル信号が、該リング遅延段のうちの１つに選択的に入力されて、該デジタル信号
と、該リング遅延段のうちの１つからの固定出力タップで発生された前記遅延デ
ジタル信号との間で、前記遅延時間を調節する、請求項３０に記載のバスキャプ
チャ回路。
【請求項３２】外部クロック信号に応答して、複数の内部クロック信号を
各出力で発生するクロック発生回路であって、各内部クロック信号が、該外部ク
ロック信号に対しての対応する位相を有する、クロック発生回路と、ロウアドレスおよびカラムアドレスによって判定される位置に、データを格納
するように調節された、メモリセルの少なくとも１つのアレイと、該ロウアドレスを受信し、復号するように調節され、第１のコマンド信号の組
に応答して、該ロウアドレスに対応するメモリセルのロウを選択する、ロウアド
レス回路と、第２のコマンド信号の組に応答して、該カラムアドレスに対応する該選択され
たロウのメモリセルのうちの１つに、データを与え、またはデータを受信するよ
うに調節された、カラムアドレス回路と、第３のコマンド信号の組に応答して、外部データバスと該カラムアドレス回路
との間に、データパケットを接続するように調節された、データパス回路と、予測値を有するコマンドパケットおよび初期化パケットを受信するコマンドバ
ッファであって、各パケットは、少なくとも１つのパケットワードを含み、該コ
マンドバッファは、各内部クロック信号の遷移に応答する該受信したパケットの
各ビットを格納する複数のラッチを含み、該コマンドバッファは、さらに、受信
したコマンドパケットおよび初期化パケットの各々に対応する、コマンドワード
および初期化ワードをそれぞれ発生する、コマンドバッファと、与えられたコマンド、初期化およびデータパケットをキャプチャするタイミン
グ補正回路であって、該タイミング補正は、該バスのラインに与えられるデジタ
ル信号をキャプチャするバスキャプチャ回路を含む、タイミング補正回路と、を備えるパケットランダムアクセスメモリであって、該タイミング補正回路は、複数のラッチであって、各ラッチは、入力端子、出力端子、およびクロック
信号を受信するように調節されたクロック端子を有し、該ラッチは、該クロック
端子に与えられる該クロック信号に応答して、該入力端子で与えられるデジタル
信号をラッチするように動作可能である、ラッチと、複数の信号遅延回路であって、各信号遅延回路は、各バスラインと各ラッチ
の該入力端子との間に接続され、各信号遅延回路は、該対応するバスラインに与
えられる該デジタル信号に対しての遅延時間を有する遅延デジタル信号を発生さ
せるように動作可能であり、該信号遅延回路は、該遅延デジタル信号を該対応す
るラッチの該入力端子に与える、信号遅延回路と、該信号遅延回路および該ラッチの出力端子に接続された制御回路であって、
該制御回路は、各ラッチが、与えられた内部クロック信号に応答して、該対応す
る遅延デジタル信号をラッチすることを可能にする、該信号遅延回路の該入力に
与えられる、各信号遅延回路の各遅延時間を、デジタル信号のデータアイの関数
として、独立して調節するように動作可能である、制御回路と、を備える、パケット化ダイナミックランダムアクセスメモリ。
【請求項３３】前記タイミング補正回路が、監視回路をさらに備え、該監
視回路は、クロック信号を受信するように調節された入力を有し、複数の出力を有する遅
延リング回路であって、該遅延リング回路は、各出力で出力信号を発生し、各出
力信号は、該入力信号に対しての対応する調節可能遅延時間を有し、遅延時間の
値は、与えられた制御信号に応答して判定される、遅延リング回路と、複数のラッチであって、各ラッチは、該遅延リング回路からの各出力に接続さ
れた入力、出力、およびクロック端子を有し、該ラッチは、該クロック端子に与
えられるクロック信号の遷移に応答して、該ラッチの入力に与えられる該出力信
号をラッチする、ラッチと、該ラッチの該出力に接続された論理制御回路であって、該論理制御回路は、監
視モードの動作において、該クロック信号の前記データアイにおけるシフトを検
出し、このようなシフトが検出された場合、制御信号を与えて全てのデジタル信
号の該各遅延時間を、遅延調節時間だけ調節し、該遅延リング回路からの該出力
信号の各々の遅延時間を、該遅延調節時間だけ調節するように動作可能である、
論理制御回路と、を備える、請求項３２に記載のパケット化メモリデバイス。
【請求項３４】各信号遅延回路が、直列に接続されてリング遅延ループを
形成する、複数のリング遅延段を備え、前記バスラインに与えられる前記デジタ
ル信号が、該リング遅延段のうちの１つに選択的に入力されて、該デジタル信号
と、該リング遅延段のうちの１つからの固定出力タップで発生された前記遅延デ
ジタル信号との間で、前記遅延時間を調節する、請求項３２に記載のパケット化
メモリデバイス。
【請求項３５】プロセッサバスを有するプロセッサと、データがコンピュータシステムに入力されることを可能にするように調節され
た、該プロセッサバスを介して該プロセッサに接続された入力デバイスと、データが該コンピュータから出力されることを可能にするように調節された、
該プロセッサバスを介して該プロセッサに接続された出力デバイスと、該プロセッサバスに接続された、パケット化ダイナミックランダムアクセスメ
モリと、を備えるコンピュータシステムであって、該パケット化ダイナミックランダムア
クセスメモリは、外部クロック信号に応答して、複数の内部クロック信号を各出力で発生する
クロック発生回路であって、各内部クロック信号が、該外部クロック信号に対し
ての対応する位相を有する、クロック発生回路と、ロウアドレスおよびカラムアドレスによって判定される位置に、データを格
納するように調節された、メモリセルの少なくとも１つのアレイと、該ロウアドレスを受信し、復号するように調節され、第１のコマンド信号の
組に応答して、該ロウアドレスに対応するメモリセルのロウを選択する、ロウア
ドレス回路と、第２のコマンド信号の組に応答して、該カラムアドレスに対応する該選択さ
れたロウのメモリセルのうちの１つに、データを与え、またはデータを受信する
ように調節された、カラムアドレス回路と、第３のコマンド信号の組に応答して、外部データバスと該カラムアドレス回
路との間に、データパケットを接続するように調節された、データパス回路と、予測値を有するコマンドパケットおよび初期化パケットを受信するコマンド
バッファであって、各パケットは、少なくとも１つのパケットワードを含み、該
コマンドバッファは、各内部クロック信号の遷移に応答する該受信したパケット
の各ビットを格納する複数のラッチを含み、該コマンドバッファは、さらに、受
信したコマンドパケットおよび初期化パケットの各々に対応する、コマンドワー
ドおよび初期化ワードをそれぞれ発生する、コマンドバッファと、与えられたコマンド、初期化およびデータパケットをキャプチャするタイミ
ング補正回路であって、該タイミング補正は、該バスの各ラインに与えられるデ
ジタル信号をキャプチャするバスキャプチャ回路を含む、タイミング補正回路と
、を備え、該バスキャプチャ回路は、複数のラッチであって、各ラッチは、入力端子、出力端子、およびクロッ
ク信号を受信するように調節されたクロック端子を有し、該ラッチは、該クロッ
ク端子に与えられる該クロック信号に応答して、該入力端子で与えられるデジタ
ル信号をラッチするように動作可能である、ラッチと、複数の信号遅延回路であって、各信号遅延回路は、各バスラインと各ラッ
チの該入力端子との間に接続され、各信号遅延回路は、該対応するバスラインに
与えられる該デジタル信号に対しての遅延時間を有する遅延デジタル信号を発生
させるように動作可能であり、該信号遅延回路は、該遅延デジタル信号を該対応
するラッチの該入力端子に与える、信号遅延回路と、該信号遅延回路および該ラッチの出力端子に接続された制御回路であって
、該制御回路は、各ラッチが、与えられた内部クロック信号に応答して、該対応
する遅延デジタル信号をラッチすることを可能にする、該信号遅延回路の該入力
に与えられる、各信号遅延回路の遅延時間を、デジタル信号のデータアイの関数
として、独立して調節するように動作可能である、制御回路と、を備える、コンピュータシステム。
【請求項３６】前記パケット化ランダムアクセスメモリが、前記プロセッ
サバスに直接接続されている、請求項３５に記載のコンピュータシステム。
【請求項３７】前記タイミング補正回路が、監視回路をさらに備え、該監
視回路は、クロック信号を受信するように調節された入力を有し、複数の出力を有する遅
延リング回路であって、該遅延リング回路は、各出力で各出力信号を発生し、各
出力信号は、該入力信号に対しての対応する調節可能な遅延時間を有し、該各遅
延時間の値は、与えられた制御信号に応答して判定される、遅延リング回路と、複数のラッチであって、各ラッチは、該各遅延リング回路からの出力に接続さ
れた入力、出力、およびクロック端子を有し、該ラッチは、該クロック端子に与
えられるクロック信号の遷移に応答して、該ラッチの入力に与えられる該出力信
号をラッチする、ラッチと、該ラッチの該出力に接続された論理制御回路であって、該論理制御回路は、監
視モードの動作において、該クロック信号の前記データアイにおけるシフトを検
出し、このようなシフトが検出された場合、制御信号を与えて全てのデジタル信
号の該各遅延時間を、遅延調節時間だけ調節し、該遅延リング回路からの該出力
信号の各々の遅延時間を、該遅延調節時間だけ調節するように動作可能である、
論理制御回路と、を備える、請求項３５に記載のコンピュータシステム。
【請求項３８】各信号遅延回路が、直列に接続されてリング遅延ループを
形成する、複数のリング遅延段を備え、前記バスラインに与えられる前記デジタ
ル信号が、該リング遅延段のうちの１つに選択的に入力されて、該デジタル信号
と、該リング遅延段のうちの１つからの固定出力タップで発生された前記遅延デ
ジタル信号との間で、前記遅延時間を調節する、請求項３５に記載のコンピュー
タシステム。