JPS63304721A - 信号発生装置 - Google Patents
信号発生装置Info
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- JPS63304721A JPS63304721A JP62139902A JP13990287A JPS63304721A JP S63304721 A JPS63304721 A JP S63304721A JP 62139902 A JP62139902 A JP 62139902A JP 13990287 A JP13990287 A JP 13990287A JP S63304721 A JPS63304721 A JP S63304721A
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- 230000010355 oscillation Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は位相同期系（ＰＬＬ：ｐｈａｓｅ １ｏｃｋｅ
ｄ １ｏｏｐ）をなす信号発生装置に係り、電圧制御発
振器（ＶＣＯ：ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ
ｏｓｃｉｌｌａｔｏｒ ）より所望周波数の信号を安
定した切換動作で発生させる（３号発生装置に関するも
のである。
ｄ １ｏｏｐ）をなす信号発生装置に係り、電圧制御発
振器（ＶＣＯ：ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ
ｏｓｃｉｌｌａｔｏｒ ）より所望周波数の信号を安
定した切換動作で発生させる（３号発生装置に関するも
のである。
［従来の技術］
この種の信号発生装置として、例えば第４図に示すもの
が知られている。
が知られている。
このｆＳＳ全発生装置、位相検波器１、ループフィルタ
２、電圧制御発振器３及び分周器４を備えて構成されて
おり、電圧制御発振器３の出力信号「０を分周器４によ
り分周し、この分周信号を位相検波３１に供給して所定
の基準信号ｆｒｅｆと位相比較することにより、この比
較結果に基づいて電圧制御発掘器ｌを制御し、出力信号
ｆｏを所望周波数にロックするようになっている。
２、電圧制御発振器３及び分周器４を備えて構成されて
おり、電圧制御発振器３の出力信号「０を分周器４によ
り分周し、この分周信号を位相検波３１に供給して所定
の基準信号ｆｒｅｆと位相比較することにより、この比
較結果に基づいて電圧制御発掘器ｌを制御し、出力信号
ｆｏを所望周波数にロックするようになっている。
また、このような信号発生装置では、クロック信号に基
づいてレジスタ５にラッチされる周波数設定データｎの
変更により、分周器４の分周比及び電圧制御発振器３の
プリセット電圧値を変更し、出力信号ｆｏの周波数を可
変制御できるようになっている。
づいてレジスタ５にラッチされる周波数設定データｎの
変更により、分周器４の分周比及び電圧制御発振器３の
プリセット電圧値を変更し、出力信号ｆｏの周波数を可
変制御できるようになっている。
つまり、分周器４では、この分周器４を構成している減
算カウンタ等がオーバーフローするたびに出るパルスを
分周信号として位相検波器１に供給しており、同時にこ
のオーバーフローパルスを帰還させることにより、この
タイミングで周波数設定データｎをレジスタ５より再ロ
ードして分周動作を繰返すようになっている。従って周
波数設定データｎを新たに設定してレジスタ５にクロッ
クを与えることにより、この新しい周波数設定データｎ
はオーバーフローパルスのタイミングで分周器４に取込
まれ、この新しい周波数設定データｎに基づいて分周器
４が動作することになる。
算カウンタ等がオーバーフローするたびに出るパルスを
分周信号として位相検波器１に供給しており、同時にこ
のオーバーフローパルスを帰還させることにより、この
タイミングで周波数設定データｎをレジスタ５より再ロ
ードして分周動作を繰返すようになっている。従って周
波数設定データｎを新たに設定してレジスタ５にクロッ
クを与えることにより、この新しい周波数設定データｎ
はオーバーフローパルスのタイミングで分周器４に取込
まれ、この新しい周波数設定データｎに基づいて分周器
４が動作することになる。
また、このような周波数設定データｎは、クロック信号
に基づいてＤ／Ａ変換器６に供給されるようになってい
る。このＤ／Ａ変換器６では、周波数設定データｎに基
づいて電圧制御発振器３のプリセット電圧を出力するよ
うになっており、旧述した周波数設定データｎの変更に
よって電圧Ｍ制御発振器３のプリセット電圧を可変制御
し、出力信号「０の周波数を制御するものである。
に基づいてＤ／Ａ変換器６に供給されるようになってい
る。このＤ／Ａ変換器６では、周波数設定データｎに基
づいて電圧制御発振器３のプリセット電圧を出力するよ
うになっており、旧述した周波数設定データｎの変更に
よって電圧Ｍ制御発振器３のプリセット電圧を可変制御
し、出力信号「０の周波数を制御するものである。
［発明が解決しようとする問題点］
しかしながら、このような従来の信号発生装置では、周
波数設定データｎを外部クロックによりレジスタ５にラ
ッチしているため、レジスタ５のデータが変わると同時
にＤ／Ａ変換器６による電圧制御発振器３のプリセット
電圧も変化する。それに対して、分周器４はオーバーフ
ローパルスか生じた時にのみレジスタ５のデータを取り
込むため、電圧制御発振器３のプリセット電圧の変更に
よる出力信号ｆＯの周波数の変化が生じても次のオーバ
ーフローパルスまでは以前の分周データでカウントされ
ることになる。例えば、オーバーフローパルスの直後に
クロックパルスがレジスタ５に入った場合、プリセット
電圧は新しく設定された周波数に対応した電圧になるの
に対して分周データは切換航の値で１回目は動作するこ
とから、この分周信号は基準信号ｆｒｅｆとの間で大き
な位相誤差を生じる。そしてこの位相誤差はレジスタ５
のクロックパルスと分周器４のオーバーフローパルスの
タイミングによって変化し、ＰＬＬはこの切り換時の位
相誤差が大きい程、プルイン動作に時間がかかるため、
この２つのパルスのタイミングによって周波数の変更に
要する時間がばらつき安定した動作が得られないという
欠点があった。
波数設定データｎを外部クロックによりレジスタ５にラ
ッチしているため、レジスタ５のデータが変わると同時
にＤ／Ａ変換器６による電圧制御発振器３のプリセット
電圧も変化する。それに対して、分周器４はオーバーフ
ローパルスか生じた時にのみレジスタ５のデータを取り
込むため、電圧制御発振器３のプリセット電圧の変更に
よる出力信号ｆＯの周波数の変化が生じても次のオーバ
ーフローパルスまでは以前の分周データでカウントされ
ることになる。例えば、オーバーフローパルスの直後に
クロックパルスがレジスタ５に入った場合、プリセット
電圧は新しく設定された周波数に対応した電圧になるの
に対して分周データは切換航の値で１回目は動作するこ
とから、この分周信号は基準信号ｆｒｅｆとの間で大き
な位相誤差を生じる。そしてこの位相誤差はレジスタ５
のクロックパルスと分周器４のオーバーフローパルスの
タイミングによって変化し、ＰＬＬはこの切り換時の位
相誤差が大きい程、プルイン動作に時間がかかるため、
この２つのパルスのタイミングによって周波数の変更に
要する時間がばらつき安定した動作が得られないという
欠点があった。
そこで本発明は、分周器における分周データの設定変更
とＤ／Ａ変換器によるプリセット電圧の設定変更動作を
同期して行うことができるようにし、切換え時の初期位
相誤差を最小限にし、かつ−走化することにより安定し
た周波数切換え動作を行うことのできる信号発生装置を
提供することを目的とする。
とＤ／Ａ変換器によるプリセット電圧の設定変更動作を
同期して行うことができるようにし、切換え時の初期位
相誤差を最小限にし、かつ−走化することにより安定し
た周波数切換え動作を行うことのできる信号発生装置を
提供することを目的とする。
［問題点を解決するための手段］
すなわち本発明の信号発生装置は、萌述した問題点を解
決するために、電圧制御発振器と、この電圧制御発振器
からの帰還信号と基準１３号とを位相比較し、この比較
結果に基づいて両信号の位相を一致させるように上記電
圧制御発振器を制御する位相検波器と、 所望の発振周波数を得るため、可変設定される周波数設
定データをクロック信号に基づいてラッチするレジスタ
と、 上記電圧制御発振器と位相検波器との帰還ループに設け
られ、電圧制御発振器の出力信号を一ヒ記周波数設定デ
ータに基づいて分周し、この分周信号をＦ記帰還信号と
して位相検波器に供給するとともに、この分周信号のパ
ルスタイミングに基ついてＦ記周波数設定データの取込
み動作を行う分周器と、 上記周波数設定データに基づいて上記電圧制御発振器の
プリセット電圧を制御するＤ／Ａ変換器と、 。上記クロック信号に基づいて、上記基準信号のパルス
タイミングに対応した制御信号を出力し、この−制御信
号によって上記Ｄ／Ａ変換器の周波数設定データの切換
えタイミングをはかり上記分周器の周波数設定データ取
込みタイミングに同期させるコントロール部とを備えた
ことを特徴としている。
決するために、電圧制御発振器と、この電圧制御発振器
からの帰還信号と基準１３号とを位相比較し、この比較
結果に基づいて両信号の位相を一致させるように上記電
圧制御発振器を制御する位相検波器と、 所望の発振周波数を得るため、可変設定される周波数設
定データをクロック信号に基づいてラッチするレジスタ
と、 上記電圧制御発振器と位相検波器との帰還ループに設け
られ、電圧制御発振器の出力信号を一ヒ記周波数設定デ
ータに基づいて分周し、この分周信号をＦ記帰還信号と
して位相検波器に供給するとともに、この分周信号のパ
ルスタイミングに基ついてＦ記周波数設定データの取込
み動作を行う分周器と、 上記周波数設定データに基づいて上記電圧制御発振器の
プリセット電圧を制御するＤ／Ａ変換器と、 。上記クロック信号に基づいて、上記基準信号のパルス
タイミングに対応した制御信号を出力し、この−制御信
号によって上記Ｄ／Ａ変換器の周波数設定データの切換
えタイミングをはかり上記分周器の周波数設定データ取
込みタイミングに同期させるコントロール部とを備えた
ことを特徴としている。
［作 川］
分周器は、位相検波器による位相ロック時において基準
信号と同期した分周信号のパルスタイミングに基づいて
周波数設定データの取込み動作を行う。また、Ｄ／Ａ変
換器に対する周波数設定データは、基準信号を基にして
コントロール部より出力される制御信号に基づいて切換
わる。従って、分周器とＤ／Ａ変換器による周波数切換
え動作は、互いに同期して行われることになる。
信号と同期した分周信号のパルスタイミングに基づいて
周波数設定データの取込み動作を行う。また、Ｄ／Ａ変
換器に対する周波数設定データは、基準信号を基にして
コントロール部より出力される制御信号に基づいて切換
わる。従って、分周器とＤ／Ａ変換器による周波数切換
え動作は、互いに同期して行われることになる。
［実施例］
第１図は本発明による信号発生装置の一実施例を示すブ
ロック構成図である。
ロック構成図である。
尚、従来の信号発生装置と同一の構成要素には同一番号
を付して説明する。
を付して説明する。
この実施例によるＰＬＬ形の信号発生装置は位相検波器
ｌ、ループフィルタ２、電圧制御発掘器３、分周器４、
レジスタ５、Ｄ／Ａ変換器６、コントロール部１７を備
えて構成され、レジスタ５にラッチされた周波数設定デ
ータｎに基づいて分周器４による分周信号の設定変更及
びＤ／Ａ変換器６による電圧制御発振器３のプリセット
電圧を可変−制御することにより所望の周波数の出力信
号ｒＯを得るようにしたもので、この周波数の切換え時
に発生する位相誤差を最小限に、かつ一定なものにして
、切り換え動作の安定化を図るため、Ｄ／Ａ変換器６に
供給される周波数設定データの切変えタイミングを、コ
ントロール部１７の動作によって分周器４の周波数設定
データの取込みタイミングに同期させるようになってい
る。
ｌ、ループフィルタ２、電圧制御発掘器３、分周器４、
レジスタ５、Ｄ／Ａ変換器６、コントロール部１７を備
えて構成され、レジスタ５にラッチされた周波数設定デ
ータｎに基づいて分周器４による分周信号の設定変更及
びＤ／Ａ変換器６による電圧制御発振器３のプリセット
電圧を可変−制御することにより所望の周波数の出力信
号ｒＯを得るようにしたもので、この周波数の切換え時
に発生する位相誤差を最小限に、かつ一定なものにして
、切り換え動作の安定化を図るため、Ｄ／Ａ変換器６に
供給される周波数設定データの切変えタイミングを、コ
ントロール部１７の動作によって分周器４の周波数設定
データの取込みタイミングに同期させるようになってい
る。
位相検波器１は、分周器４からの分周信号と基準１３号
ｆｒｅｆのそれぞれれの位相を検出し、この位相差に比
例した誤差信号（直流電圧信号）をループフィルタ２を
介して電圧制御発振器３に供給し、分周４３号と基準信
号ｆｒｅｆの位相差が零となる方向に電圧制御発振器３
の発振周波数を制御している。
ｆｒｅｆのそれぞれれの位相を検出し、この位相差に比
例した誤差信号（直流電圧信号）をループフィルタ２を
介して電圧制御発振器３に供給し、分周４３号と基準信
号ｆｒｅｆの位相差が零となる方向に電圧制御発振器３
の発振周波数を制御している。
ループフィルタ２は位相検波器１より供給される低周波
化された誤差信号の処理を行って電圧制御発振器３に供
給しており、ゲインの可変、フィルタ効果によってルー
プ応答のダンピングファクタを決めている。
化された誤差信号の処理を行って電圧制御発振器３に供
給しており、ゲインの可変、フィルタ効果によってルー
プ応答のダンピングファクタを決めている。
電圧−制御発振器３は、位相検波器ｌからの誤差信号と
、Ｄ／Ａ変換器６の出力によるプリセット電圧によって
制御され、位相ロック時には、分周器４による分周比Ｎ
に基づいて基準信号ｆｒｅｆに対して整数Ｎ倍の周波数
を有する出力信号、ｆｏを出力するようになっている。
、Ｄ／Ａ変換器６の出力によるプリセット電圧によって
制御され、位相ロック時には、分周器４による分周比Ｎ
に基づいて基準信号ｆｒｅｆに対して整数Ｎ倍の周波数
を有する出力信号、ｆｏを出力するようになっている。
分周器４は、レジスタ５にラッチされた周波数設定デー
タを、分周データ用のレジスタ８を介して取込み、この
周波数設定データに基づく分周比Ｎにより電圧制御発振
器３の出力信号ｆｏを分周し、この分周信号を帰還信号
として位相検波器１に供給している。すなわち、この分
周器４は、例えば減算カウンタより構成されており、分
周データＮによって出力信号ｆｏを減算し、オーバーフ
ロー耐よる出力パルスを位相検波器１に供給している。
タを、分周データ用のレジスタ８を介して取込み、この
周波数設定データに基づく分周比Ｎにより電圧制御発振
器３の出力信号ｆｏを分周し、この分周信号を帰還信号
として位相検波器１に供給している。すなわち、この分
周器４は、例えば減算カウンタより構成されており、分
周データＮによって出力信号ｆｏを減算し、オーバーフ
ロー耐よる出力パルスを位相検波器１に供給している。
そして、この分周器４では、オーバーフローパルスを帰
還させることにより、このパルスタイミングに基づいて
レジスタ５からレジスタ８にラッチされる周波数設定デ
ータｎを取込むようになっている。従って、レジスタ８
に新たな周波数設定データｎがラッチされると、これを
オーバーフローパルスのタイミングで取込むことにより
、分周比Ｎが変更される。
還させることにより、このパルスタイミングに基づいて
レジスタ５からレジスタ８にラッチされる周波数設定デ
ータｎを取込むようになっている。従って、レジスタ８
に新たな周波数設定データｎがラッチされると、これを
オーバーフローパルスのタイミングで取込むことにより
、分周比Ｎが変更される。
Ｄ／Ａ変換器６は、レジスタ５にラッチされた周波数設
定データｎをプリセット電圧データ用のレジスタ９を介
して供給されることにより、このデータｎの値に基づく
プリセット電圧を電圧制御発振器３に供給している。
定データｎをプリセット電圧データ用のレジスタ９を介
して供給されることにより、このデータｎの値に基づく
プリセット電圧を電圧制御発振器３に供給している。
レジスタ５は、クロック信号に基づいて周波数設定デー
タｎをラッチするもので、クロックパルス毎に新たな周
波数設定データｎを取込みラッチするようになっている
。
タｎをラッチするもので、クロックパルス毎に新たな周
波数設定データｎを取込みラッチするようになっている
。
コントロール部１７はコントロール回路７及びレジスタ
８，９を備えて構成されている。
８，９を備えて構成されている。
コントロール回路７は、分周器４の周波数設定データｎ
の取込み動作とＤ／Ａ変換器への周波数設定データｎの
切換え動作を同期させるため、前述した各レジスタ８．
９の動作を制御する信号を出力するもので、詳しくは第
２図に示すように、３つのフリップフロップ１０，１１
．１２及びゲート回路１３．１４を備えて構成されてい
る。このコントロール回路７では、第１のフリップフロ
ップ１０に供給されるクロック信号（第３図（ａ）で示
す）と各ゲート回路１３．１４の一方の入力端子に供給
される基準信号ｆｒｅｆ （第３図（ｂ）で示す）とに
基づき、クロック信号より遅延して基準信号ｆｒｅｆに
同期した２つの制御信号Ａ及びＢ（第３図中（ｅ）及び
（ｆ）で示す）を出力している。すなわち各１制御信号
Ａ、Ｂは、互いに極性の異なる同期信号であって、第１
の制御信号Ａはクロック信号のパルスタイミングから基
準信号ｆｒｅｆの２つ目のパルスに同期して立上り、第
２の制御信号Ｂは同じく基準１８号〔「ｅ【の２つ目の
パルスに同期して立するものとなっている。
の取込み動作とＤ／Ａ変換器への周波数設定データｎの
切換え動作を同期させるため、前述した各レジスタ８．
９の動作を制御する信号を出力するもので、詳しくは第
２図に示すように、３つのフリップフロップ１０，１１
．１２及びゲート回路１３．１４を備えて構成されてい
る。このコントロール回路７では、第１のフリップフロ
ップ１０に供給されるクロック信号（第３図（ａ）で示
す）と各ゲート回路１３．１４の一方の入力端子に供給
される基準信号ｆｒｅｆ （第３図（ｂ）で示す）とに
基づき、クロック信号より遅延して基準信号ｆｒｅｆに
同期した２つの制御信号Ａ及びＢ（第３図中（ｅ）及び
（ｆ）で示す）を出力している。すなわち各１制御信号
Ａ、Ｂは、互いに極性の異なる同期信号であって、第１
の制御信号Ａはクロック信号のパルスタイミングから基
準信号ｆｒｅｆの２つ目のパルスに同期して立上り、第
２の制御信号Ｂは同じく基準１８号〔「ｅ【の２つ目の
パルスに同期して立するものとなっている。
そして、第１の制御信号Ａは、前述した分周データ用の
レジスタ８に供給されている。このレジスタ８では、制
御信号Ａの立上りタイミングでレジスタ５の周波数設定
データｎの取込み動作を行うようになっている。従って
、クロック信号に基づいてレジスタ５に新たな周波数設
定データｎがラッチされても制御信号Ａが立上るまでの
期間は、旧データｎによって分周動作か行われる。
レジスタ８に供給されている。このレジスタ８では、制
御信号Ａの立上りタイミングでレジスタ５の周波数設定
データｎの取込み動作を行うようになっている。従って
、クロック信号に基づいてレジスタ５に新たな周波数設
定データｎがラッチされても制御信号Ａが立上るまでの
期間は、旧データｎによって分周動作か行われる。
また、第２の制御信号Ｂは、前述したプリセット電圧デ
ータ用のレジスタ９に供給されている。
ータ用のレジスタ９に供給されている。
このレジスタ９では、第２の制御信号Ｂの立上りタイミ
ングでレジスタ５の周波数設定データｎの取込み動作を
行うようになっている。従って、このレジスタ９の取込
み動作は、レジスタ８の取込み動作に対して基準信号ｆ
ｒｅｆの１パルス幅分の連打時間をもっている。
ングでレジスタ５の周波数設定データｎの取込み動作を
行うようになっている。従って、このレジスタ９の取込
み動作は、レジスタ８の取込み動作に対して基準信号ｆ
ｒｅｆの１パルス幅分の連打時間をもっている。
ところで、このような信号発生器における位相ロック時
には、位相検波器１に供給される基準信号ｆｒｅｆと帰
還信号である分周器４の分周信号とは、互いに同期して
おり、詳しくは第３図（ｂ）及び（Ｃ）に示すように、
基準信号ｆｒｅｆのパルスのケ下りに同期して分周信号
のパルスが立下るものとなっている。従って前述のよう
に、分周信号のパルスタイミングに基づいて行われる分
周器４の周波数設定データｎの取込み動作は、基準信号
ｒｒｅｆのパルスのケ下りタイミングで行われることに
なる。従って、周波数設定データｎの変更があった場合
には、前述の制御信号Ａ、に基づき、新たな周波数設定
データｎがレジスタ８に取込まれた直後に分周器４によ
る取込み動作が行われる。
には、位相検波器１に供給される基準信号ｆｒｅｆと帰
還信号である分周器４の分周信号とは、互いに同期して
おり、詳しくは第３図（ｂ）及び（Ｃ）に示すように、
基準信号ｆｒｅｆのパルスのケ下りに同期して分周信号
のパルスが立下るものとなっている。従って前述のよう
に、分周信号のパルスタイミングに基づいて行われる分
周器４の周波数設定データｎの取込み動作は、基準信号
ｒｒｅｆのパルスのケ下りタイミングで行われることに
なる。従って、周波数設定データｎの変更があった場合
には、前述の制御信号Ａ、に基づき、新たな周波数設定
データｎがレジスタ８に取込まれた直後に分周器４によ
る取込み動作が行われる。
一方、Ｄ／Ａ変換器６によるプリセット電圧の切換え動
作のタイミングは、レジスタ９に新たな周波数設定デー
タｎがラッチされるタイミングによって決定される。
作のタイミングは、レジスタ９に新たな周波数設定デー
タｎがラッチされるタイミングによって決定される。
従って、分周器４による新たな周波数設定データｎの取
込み動作と、Ｄ／Ａ変換器６によるプリセット電圧の切
換え動作とは、共に基準（３号ｆｒｅｆの立下りタイミ
ングで行われることになるので、分周器４とＤ／Ａ変換
器６とが周波数の切変え時に新旧の異なるデータに基づ
いて動作することがなくなり、切換え時の位相誤差がほ
ぼ一定になり、安定したＰＬＬ動作か得られる。
込み動作と、Ｄ／Ａ変換器６によるプリセット電圧の切
換え動作とは、共に基準（３号ｆｒｅｆの立下りタイミ
ングで行われることになるので、分周器４とＤ／Ａ変換
器６とが周波数の切変え時に新旧の異なるデータに基づ
いて動作することがなくなり、切換え時の位相誤差がほ
ぼ一定になり、安定したＰＬＬ動作か得られる。
この時の切換え時の位相誤差はタイミングをとる基準信
号ｆｒｅｆからのわずかな時間のズレによる。この時間
のズレは素子等の応答で決まりほぼ一定である。従って
、基準信号の周波数が低い程、この時間のズレは相対的
に低くなり、それに応して、基準４３号ｆｒｅｆに対す
る位相誤差も低くなり、より安定なＰＬＬ動作が得られ
る。
号ｆｒｅｆからのわずかな時間のズレによる。この時間
のズレは素子等の応答で決まりほぼ一定である。従って
、基準信号の周波数が低い程、この時間のズレは相対的
に低くなり、それに応して、基準４３号ｆｒｅｆに対す
る位相誤差も低くなり、より安定なＰＬＬ動作が得られ
る。
ところで、前述したレジスタ５のラッチ用クロック信号
と、レジスタ８．９のラッチ用タイミングを決定する基
準信′＋ｆｒｅｆとは、互いに非同期であるため、クロ
ック信号のパルスの直後に基準信号ｆｒｅ（のパルスが
生じる場合がある。このためレジスタ８．９のデータの
取込み動作を、クロック信号のパルスタイミングから基
準信号ｆｒｅｆの１つ目のパルスのタイミングで行った
場合には、レジスタ５のラッチ動作が完了する前にレジ
スタ８のラッチ動作が開始されて正常なデータの取込み
が行えなくなる虞れがある。
と、レジスタ８．９のラッチ用タイミングを決定する基
準信′＋ｆｒｅｆとは、互いに非同期であるため、クロ
ック信号のパルスの直後に基準信号ｆｒｅ（のパルスが
生じる場合がある。このためレジスタ８．９のデータの
取込み動作を、クロック信号のパルスタイミングから基
準信号ｆｒｅｆの１つ目のパルスのタイミングで行った
場合には、レジスタ５のラッチ動作が完了する前にレジ
スタ８のラッチ動作が開始されて正常なデータの取込み
が行えなくなる虞れがある。
そこで、本実施例では、コントロール回路７によって、
レジースタ８，９のデータ取込み動作を、少なくとも基
準信号ｆｒｅｆの一周期分遅延させてタイミングをはか
って行うことにより、確実なデータのラッチを行えるよ
うにしている。
レジースタ８，９のデータ取込み動作を、少なくとも基
準信号ｆｒｅｆの一周期分遅延させてタイミングをはか
って行うことにより、確実なデータのラッチを行えるよ
うにしている。
［発明の効果］
以Ｆ説明したように、本発明によれば、分周器における
分周データの設定変更動作とＤ／Ａ変換器によるプリセ
ット電圧の設定変更動作が基準信号のパルスタイミング
に基づいて同期して行われることから、周波数の切換え
動作を安定して行うことができるという効果がある。特
に基準信号の周波数が低い程、分周器の周波数設定デー
タの取込みを行う周期も長くなることから、Ｄ／Ａ変換
器と分周器の周波数切換え動作が非同期の場合には大き
な位相誤差が生ずる虞れがあるのに対し、本発明によれ
ば、このような周波数切換え時の位相誤差を有効に低減
でき、優れた動作特性を得ることができる効果がある。
分周データの設定変更動作とＤ／Ａ変換器によるプリセ
ット電圧の設定変更動作が基準信号のパルスタイミング
に基づいて同期して行われることから、周波数の切換え
動作を安定して行うことができるという効果がある。特
に基準信号の周波数が低い程、分周器の周波数設定デー
タの取込みを行う周期も長くなることから、Ｄ／Ａ変換
器と分周器の周波数切換え動作が非同期の場合には大き
な位相誤差が生ずる虞れがあるのに対し、本発明によれ
ば、このような周波数切換え時の位相誤差を有効に低減
でき、優れた動作特性を得ることができる効果がある。
第１図は本発明の一実施例を示す信号発生装置のブロッ
ク構成図、第２図は同装置に設けられるコントロール回
路の具体例を示す回路図、第３図は同装置の動作を説明
するタイミングチャート、第４図は従来の信号発生装置
の一例を示すブロック構成図である。 ｌ・−位相検波器、３・−電圧制御発振器、４・−分周
器、５，８．９−レジスタ、６−Ｄ／Ａ変換器、７−コ
ントロール回路、１７−コントロール部。 特 許 出 願 人 アンリツ株式会社代理人
弁理士 西 村 教 光第１図 第２図 第３１！１
ク構成図、第２図は同装置に設けられるコントロール回
路の具体例を示す回路図、第３図は同装置の動作を説明
するタイミングチャート、第４図は従来の信号発生装置
の一例を示すブロック構成図である。 ｌ・−位相検波器、３・−電圧制御発振器、４・−分周
器、５，８．９−レジスタ、６−Ｄ／Ａ変換器、７−コ
ントロール回路、１７−コントロール部。 特 許 出 願 人 アンリツ株式会社代理人
弁理士 西 村 教 光第１図 第２図 第３１！１
Claims (1)
- 【特許請求の範囲】 電圧制御発振器（３）と、 この電圧制御発振器（３）からの帰還信号と基準信号と
を位相比較し、この比較結果に基づいて両信号の位相を
一致させるように上記電圧制御発振器（３）を制御する
位相検波器（１）と、所望の発振周波数を得るため、可
変設定される周波数設定データをクロック信号に基づい
てラッチするレジスタ（５）と、 上記電圧制御発振器（３）と位相検波器（１）との帰還
ループに設けられ、電圧制御発振器（３）の出力信号を
上記周波数設定データに基づいて分周し、この分周信号
を上記帰還信号として位相検波器（１）に供給するとと
もに、この分周信号のパルスタイミングに基づいて上記
周波数設定データの取込み動作を行う分周器（４）と、
上記周波数設定データに基づいて上記電圧制御発振器（
３）のプリセット電圧を制御するＤ／Ａ変換器（６）と
、 上記クロック信号に基づいて、上記基準信号のパルスタ
イミングに対応した制御信号を出力し、この制御信号に
よって上記Ｄ／Ａ変換器（６）の周波数設定データの切
換えタイミングをはかり上記分周器（４）の周波数設定
データ取込みタイミングに同期させるコントロール部（
１７）とを備えたことを特徴とする信号発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139902A JPS63304721A (ja) | 1987-06-05 | 1987-06-05 | 信号発生装置 |
| US07/200,700 US4849714A (en) | 1987-06-05 | 1988-05-31 | Signal generating apparatus |
| EP88108930A EP0295515A1 (en) | 1987-06-05 | 1988-06-03 | Signal generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139902A JPS63304721A (ja) | 1987-06-05 | 1987-06-05 | 信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304721A true JPS63304721A (ja) | 1988-12-13 |
| JPH0519329B2 JPH0519329B2 (ja) | 1993-03-16 |
Family
ID=15256284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139902A Granted JPS63304721A (ja) | 1987-06-05 | 1987-06-05 | 信号発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849714A (ja) |
| EP (1) | EP0295515A1 (ja) |
| JP (1) | JPS63304721A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940011436B1 (ko) * | 1989-04-19 | 1994-12-15 | 가부시끼가이샤 히다찌세이사꾸쇼 | 자기디스크 기억장치 |
| JPH07101865B2 (ja) * | 1989-06-23 | 1995-11-01 | 日本電気株式会社 | 無線送信装置の周波数設定方式 |
| DE4228834A1 (de) * | 1992-08-29 | 1994-03-03 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zum Abgleich einer PLL Stufe |
| US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US5940609A (en) * | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| KR100725935B1 (ko) * | 2001-03-23 | 2007-06-11 | 삼성전자주식회사 | 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로 |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272729A (en) * | 1979-05-10 | 1981-06-09 | Harris Corporation | Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation |
| US4330758A (en) * | 1980-02-20 | 1982-05-18 | Motorola, Inc. | Synchronized frequency synthesizer with high speed lock |
| FR2514968A1 (fr) * | 1981-10-16 | 1983-04-22 | Trt Telecom Radio Electr | Synthetiseur de frequence a accord rapide |
| US4714899A (en) * | 1986-09-30 | 1987-12-22 | Motorola, Inc. | Frequency synthesizer |
-
1987
- 1987-06-05 JP JP62139902A patent/JPS63304721A/ja active Granted
-
1988
- 1988-05-31 US US07/200,700 patent/US4849714A/en not_active Expired - Fee Related
- 1988-06-03 EP EP88108930A patent/EP0295515A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519329B2 (ja) | 1993-03-16 |
| US4849714A (en) | 1989-07-18 |
| EP0295515A1 (en) | 1988-12-21 |
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