JPH0519329B2 - - Google Patents
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- JPH0519329B2 JPH0519329B2 JP62139902A JP13990287A JPH0519329B2 JP H0519329 B2 JPH0519329 B2 JP H0519329B2 JP 62139902 A JP62139902 A JP 62139902A JP 13990287 A JP13990287 A JP 13990287A JP H0519329 B2 JPH0519329 B2 JP H0519329B2
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- JP
- Japan
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- frequency
- signal
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- controlled oscillator
- voltage controlled
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- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は位相同期系（PLL：Phase locked
loop）をなす信号発生装置に係り、電圧制御発振
器（VCO：voltage controlled oscillator）より
所望周波数の信号を安定した切換動作で発生させ
る信号発生装置に関するものである。
loop）をなす信号発生装置に係り、電圧制御発振
器（VCO：voltage controlled oscillator）より
所望周波数の信号を安定した切換動作で発生させ
る信号発生装置に関するものである。
［従来の技術］
この種の信号発生装置として、例えば第４図に
示すものが知られている。
示すものが知られている。
この信号発生装置は、位相検波器１、ループフ
イルタ２、電圧制御発振器３及び分周器４を備え
て構成されており、電圧制御発振器３の出力信号
foを分周器４により分周し、この分周信号を位相
検波器１に供給して所定の基準信号frefと位相比
較することにより、この比較結果に基づいて電圧
制御発振器１を制御し、出力信号foを所望周波数
にロツクするようになつている。
イルタ２、電圧制御発振器３及び分周器４を備え
て構成されており、電圧制御発振器３の出力信号
foを分周器４により分周し、この分周信号を位相
検波器１に供給して所定の基準信号frefと位相比
較することにより、この比較結果に基づいて電圧
制御発振器１を制御し、出力信号foを所望周波数
にロツクするようになつている。
また、このような信号発生装置では、クロツク
信号に基づいてレジスタ５にラツチされる周波数
設定データｎの変更により、分周器４の分周比及
び電圧制御発振器３のプリセツト電圧値を変更
し、出力信号foの周波数を可変制御できるように
なつている。
信号に基づいてレジスタ５にラツチされる周波数
設定データｎの変更により、分周器４の分周比及
び電圧制御発振器３のプリセツト電圧値を変更
し、出力信号foの周波数を可変制御できるように
なつている。
つまり、分周器４では、この分周器４を構成し
ている減算カウンタ等がオーバーフローするたび
に出るパルスを分周信号として位相検波器１に供
給しており、同時にこのオーバーフローパルスを
帰還させることにより、このタイミングで周波数
設定データｎをレジスタ５より再ロードして分周
動作を繰返すようになつている。従つて周波数設
定データｎを新たに設定してレジスタ５にクロツ
クを与えることにより、この新しい周波数設定デ
ータｎはオーバーフローパルスのタイミングで分
周器４に取込まれ、この新しい周波数設定データ
ｎに基づいて分周器４が動作することになる。
ている減算カウンタ等がオーバーフローするたび
に出るパルスを分周信号として位相検波器１に供
給しており、同時にこのオーバーフローパルスを
帰還させることにより、このタイミングで周波数
設定データｎをレジスタ５より再ロードして分周
動作を繰返すようになつている。従つて周波数設
定データｎを新たに設定してレジスタ５にクロツ
クを与えることにより、この新しい周波数設定デ
ータｎはオーバーフローパルスのタイミングで分
周器４に取込まれ、この新しい周波数設定データ
ｎに基づいて分周器４が動作することになる。
また、このような周波数設定データｎは、クロ
ツク信号に基づいてＤ／Ａ変換器６に供給される
ようになつている。このＤ／Ａ変換器６では、周
波数設定データｎに基づいて電圧制御発振器３の
プリセツト電圧を出力するになつており、上述し
た周波数設定データｎの変更によつて電圧制御発
振器３のプリセツト電圧を可変制御し、出力信号
foの周波数を制御するものである。
ツク信号に基づいてＤ／Ａ変換器６に供給される
ようになつている。このＤ／Ａ変換器６では、周
波数設定データｎに基づいて電圧制御発振器３の
プリセツト電圧を出力するになつており、上述し
た周波数設定データｎの変更によつて電圧制御発
振器３のプリセツト電圧を可変制御し、出力信号
foの周波数を制御するものである。
［発明が解決しようとする問題点］
しかしながら、このような従来の信号発生装置
では、周波性データｎを外部クロツクによりレジ
スタ５にラツチしているため、レジスタ５のデー
タが変わると同時にＤ／Ａ変換器６による電圧制
御発振器３のプリセツト電圧も変化する。それに
対して、分周器４はオーバーフローパルスが生じ
た時にのみレジスタ５のデータを取り込むため、
電圧制御発振器３のプリセツト電圧の変更による
出力信号foの周波数の変化が生じても次のオーバ
ーフローパルスまでは以前の分周データでカウン
トされることになる。例えば、オーバーフローパ
ルスの直後にクロツクパルスがレジスタ５に入つ
た場合、プリセツト電圧は新しく設定された周波
数に対応した電圧になるのに対して分周データは
切換前の値で１回目は動作することから、この分
周信号は基準信号fretとの間で大きな位相誤差を
生じる。そしてこの位相誤差はレジスタ５のクロ
ツクパルスと分周器４のオーバーフローパルスの
タイミングによつて変化し、PLLはこの切り換
時の位相誤差が大きい程、プルイン動作に時間が
かかるため、この２つのパルスのタイミングによ
つて周波数の変更に要する時間がばらつき安定し
た動作が得られないという欠点があつた。
では、周波性データｎを外部クロツクによりレジ
スタ５にラツチしているため、レジスタ５のデー
タが変わると同時にＤ／Ａ変換器６による電圧制
御発振器３のプリセツト電圧も変化する。それに
対して、分周器４はオーバーフローパルスが生じ
た時にのみレジスタ５のデータを取り込むため、
電圧制御発振器３のプリセツト電圧の変更による
出力信号foの周波数の変化が生じても次のオーバ
ーフローパルスまでは以前の分周データでカウン
トされることになる。例えば、オーバーフローパ
ルスの直後にクロツクパルスがレジスタ５に入つ
た場合、プリセツト電圧は新しく設定された周波
数に対応した電圧になるのに対して分周データは
切換前の値で１回目は動作することから、この分
周信号は基準信号fretとの間で大きな位相誤差を
生じる。そしてこの位相誤差はレジスタ５のクロ
ツクパルスと分周器４のオーバーフローパルスの
タイミングによつて変化し、PLLはこの切り換
時の位相誤差が大きい程、プルイン動作に時間が
かかるため、この２つのパルスのタイミングによ
つて周波数の変更に要する時間がばらつき安定し
た動作が得られないという欠点があつた。
そこで本発明は、分周器における分周データの
設定変更とＤ／Ａ変換器によるプリセツト電圧の
設定変更動作を同期して行うことができるように
し、切換え時の初期位相誤差を最小限にし、かつ
一定化することにより安定した周波数切換え動作
を行うことのできる信号発生装置を提供すること
を目的とする。
設定変更とＤ／Ａ変換器によるプリセツト電圧の
設定変更動作を同期して行うことができるように
し、切換え時の初期位相誤差を最小限にし、かつ
一定化することにより安定した周波数切換え動作
を行うことのできる信号発生装置を提供すること
を目的とする。
［問題点を解決するための手段］
すなわち本発明の信号発生装置は、前述した問
題点を解決するために、電圧制御発振器と、 この電圧制御発振器からの帰還信号と基準信号
とを位相比較し、この比較結果に基づいて両信号
の位相を一致させるように上記電圧制御発振器を
制御する位相検波器と、 所望の発振周波数を得るため、可変設定される
周波数設定データをクロツク信号に基づいてラツ
チするレジスタと、 上記電圧制御発振器と位相検波器との帰還ルー
プに設けられ、電圧制御発振器の出力信号を上記
周波数設定データに基づいて分周し、この分周信
号を上記帰還信号として位相検波器に供給すると
ともに、この分周信号のパルスタイミングに基づ
いて上記周波数設定データの取込み動作を行う分
周器と、 上記周波数設定データに基づいて上記電圧制御
発振器のプリセツト電圧を制御するＤ／Ｏ変換器
と 上記クロツク信号を受けた後の上記基準信号の
少なくとも１周期経過後のパルスタイミングに対
応した制御信号を出力し、この制御信号によつて
上記Ｄ／Ａ変換器の周波数設定データの切換えタ
イミングをはかり上記分周器の周波数設定データ
取込みタイミングに同期させるコントロール部と
を備えたことを特徴としている。
題点を解決するために、電圧制御発振器と、 この電圧制御発振器からの帰還信号と基準信号
とを位相比較し、この比較結果に基づいて両信号
の位相を一致させるように上記電圧制御発振器を
制御する位相検波器と、 所望の発振周波数を得るため、可変設定される
周波数設定データをクロツク信号に基づいてラツ
チするレジスタと、 上記電圧制御発振器と位相検波器との帰還ルー
プに設けられ、電圧制御発振器の出力信号を上記
周波数設定データに基づいて分周し、この分周信
号を上記帰還信号として位相検波器に供給すると
ともに、この分周信号のパルスタイミングに基づ
いて上記周波数設定データの取込み動作を行う分
周器と、 上記周波数設定データに基づいて上記電圧制御
発振器のプリセツト電圧を制御するＤ／Ｏ変換器
と 上記クロツク信号を受けた後の上記基準信号の
少なくとも１周期経過後のパルスタイミングに対
応した制御信号を出力し、この制御信号によつて
上記Ｄ／Ａ変換器の周波数設定データの切換えタ
イミングをはかり上記分周器の周波数設定データ
取込みタイミングに同期させるコントロール部と
を備えたことを特徴としている。
［作用］
分周器は、位相検波器による位相ロツク時にお
いて上記基準信号の１周期経過後のパルスタイミ
ングで周波数設定データの取込み動作を行う。ま
た、Ｄ／Ａ変換器に対する周波数設定データは、
基準信号を基にしてコントロール部より出力され
る制御信号に基づいて切換わる。従つて、分周器
にＤ／Ａ変換器による周波数切換え動作は、互い
に同期して行われることになる。
いて上記基準信号の１周期経過後のパルスタイミ
ングで周波数設定データの取込み動作を行う。ま
た、Ｄ／Ａ変換器に対する周波数設定データは、
基準信号を基にしてコントロール部より出力され
る制御信号に基づいて切換わる。従つて、分周器
にＤ／Ａ変換器による周波数切換え動作は、互い
に同期して行われることになる。
［実施例］
第１図は本発明による信号発生装置の一実施例
を示すブロツク構成図である。
を示すブロツク構成図である。
尚、従来の信号発生装置と同一の構成要素には
同一番号に付して説明する。
同一番号に付して説明する。
この実施例によるPLL形の信号発生装置は位
相検波器１、ループフイルタ２、電圧制御発振器
３、分周器４、レジスタ５、Ｄ／Ａ変換器６、コ
ントロール部１７を備えて構成され、レジスタ５
にラツチされた周波数設定データｎに基づいて分
周器４による分周信号の設定変更及びＤ／Ａ変換
器６による電圧制御発振器３のプリセツト電圧を
可変制御することにより所望の周波数の出力信号
foを得るようにしたもので、この周波数の切換え
時に発生する位相誤差を最少限に、かつ一定なも
のにして、切り換え動作の安定化を図るため、
Ｄ／Ａ変換器６に供給される周波数設定データの
切変えタイミングを、コントロール部１７の動作
によつて分周器４の周波数設定データの取込みタ
イミングに同期させるようになつている。
相検波器１、ループフイルタ２、電圧制御発振器
３、分周器４、レジスタ５、Ｄ／Ａ変換器６、コ
ントロール部１７を備えて構成され、レジスタ５
にラツチされた周波数設定データｎに基づいて分
周器４による分周信号の設定変更及びＤ／Ａ変換
器６による電圧制御発振器３のプリセツト電圧を
可変制御することにより所望の周波数の出力信号
foを得るようにしたもので、この周波数の切換え
時に発生する位相誤差を最少限に、かつ一定なも
のにして、切り換え動作の安定化を図るため、
Ｄ／Ａ変換器６に供給される周波数設定データの
切変えタイミングを、コントロール部１７の動作
によつて分周器４の周波数設定データの取込みタ
イミングに同期させるようになつている。
位相検波器１は、分周器４からの分周信号と基
準信号frefのそれぞれの位相を検出し、この位相
差に比例した誤差信号（直流電圧信号）をループ
フイルタ２を介して電圧制御発振器３に供給し、
分周信号と基準信号frefの位相差が零となる方向
に電圧制御発振器３の発振周波数を制御してい
る。
準信号frefのそれぞれの位相を検出し、この位相
差に比例した誤差信号（直流電圧信号）をループ
フイルタ２を介して電圧制御発振器３に供給し、
分周信号と基準信号frefの位相差が零となる方向
に電圧制御発振器３の発振周波数を制御してい
る。
ループフイルタ２は位相検波器１より供給され
る低周波化された誤差信号の処理を行つて電圧制
御発振器３に供給しており、ゲインの可変、フイ
ルタ効果によつてループ応答のダンビングフアク
タを決めている。
る低周波化された誤差信号の処理を行つて電圧制
御発振器３に供給しており、ゲインの可変、フイ
ルタ効果によつてループ応答のダンビングフアク
タを決めている。
電圧制御発振器３は、位相検波器１からの誤差
信号と、Ｄ／Ａ変換器６の出力によるプリセツト
電圧によつて制御され、位相ロツク時には、分周
器４による分周比Ｎに基づいて基準信号frefに対
して整数Ｎ倍の周波数を有する出力信号foを出力
するようになつている。
信号と、Ｄ／Ａ変換器６の出力によるプリセツト
電圧によつて制御され、位相ロツク時には、分周
器４による分周比Ｎに基づいて基準信号frefに対
して整数Ｎ倍の周波数を有する出力信号foを出力
するようになつている。
分周器４は、レジスタ５にラツチされた周波数
設定データを、分周データ用のレジスタ８を介し
て取込み、この周波数設定データに基づく分周比
Ｎにより電圧制御発振器３の出力信号foを分周
し、この分周信号を帰還信号として位相検波器１
に供給している。すなわち、この分周器４は、例
えば減算カウンタより構成されており、分周デー
タＮによつて出力信号foを減算し、オーバーフロ
ーによる出力パルスを位相検波器１に供給してい
る。そして、この分周器４では、オーバーフロー
パルスを帰還させることにより、このパルスタイ
ミングに基づいてレジスタ５からレジスタ８にラ
ツチされる周波数設定データｎを取込むようにな
つている。従つて、レジスタ８に新たな周波数設
定データｎがラツチされると、これをオーバーフ
ローパルスのタイミングで取込むことにより、分
周比Ｎが変更される。
設定データを、分周データ用のレジスタ８を介し
て取込み、この周波数設定データに基づく分周比
Ｎにより電圧制御発振器３の出力信号foを分周
し、この分周信号を帰還信号として位相検波器１
に供給している。すなわち、この分周器４は、例
えば減算カウンタより構成されており、分周デー
タＮによつて出力信号foを減算し、オーバーフロ
ーによる出力パルスを位相検波器１に供給してい
る。そして、この分周器４では、オーバーフロー
パルスを帰還させることにより、このパルスタイ
ミングに基づいてレジスタ５からレジスタ８にラ
ツチされる周波数設定データｎを取込むようにな
つている。従つて、レジスタ８に新たな周波数設
定データｎがラツチされると、これをオーバーフ
ローパルスのタイミングで取込むことにより、分
周比Ｎが変更される。
Ｄ／Ａ変換器６は、レジスタ５にラツチされた
周波数設定データｎをプリセツト電圧データ用の
レジスタ９を介して供給されることにより、この
データｎの値に基づくプリセツト電圧を電圧制御
発振器３に供給している。
周波数設定データｎをプリセツト電圧データ用の
レジスタ９を介して供給されることにより、この
データｎの値に基づくプリセツト電圧を電圧制御
発振器３に供給している。
レジスタ５は、クロツク信号に基づいて周波数
設定データｎをラツチするもので、クロツクパル
ス毎に新たな周波数設定データｎを取込みラツチ
するようになつている。
設定データｎをラツチするもので、クロツクパル
ス毎に新たな周波数設定データｎを取込みラツチ
するようになつている。
コントロール部１７はコントロール回路７及び
レジスタ８，９を備えて構成されている。
レジスタ８，９を備えて構成されている。
コントロール回路７は、分周器４の周波数設定
データｎの取込み動作とＤ／Ａ変換器への周波数
設定データｎの切変え動作を同期させるため、前
述した各レジスタ８，９の動作を制御する信号を
出力するもので、詳しくは第２図に示すように、
３つのフリツプフロツプ１０，１１，１２及びゲ
ート回路１３，１４を備えて構成されている。こ
のコントロール回路７では、第１のフリツプフロ
ツプ１０に供給されるクロツク信号（第３図ａで
示す）と各ゲート回路１３，１４の一方の入力端
子に供給される基準信号fref（第３図ｂで示す）
とに基づき、クロツク信号より遅延して基準信号
frefに同期した２つの制御信号Ａ及びＢ（第３図
中ｅ及びｆで示す）を出力している。すなわち各
制御信号Ａ，Ｂは、互いに極性の異なる同期信号
であつて、第１の制御信号Ａはクロツク信号のパ
ルスタイミングから基準信号frefの２つ目のパル
スに同期して立上り、第２の制御信号Ｂは同じく
基準信号frefの２つ目のパルスに同期して立下る
ものとなつている。
データｎの取込み動作とＤ／Ａ変換器への周波数
設定データｎの切変え動作を同期させるため、前
述した各レジスタ８，９の動作を制御する信号を
出力するもので、詳しくは第２図に示すように、
３つのフリツプフロツプ１０，１１，１２及びゲ
ート回路１３，１４を備えて構成されている。こ
のコントロール回路７では、第１のフリツプフロ
ツプ１０に供給されるクロツク信号（第３図ａで
示す）と各ゲート回路１３，１４の一方の入力端
子に供給される基準信号fref（第３図ｂで示す）
とに基づき、クロツク信号より遅延して基準信号
frefに同期した２つの制御信号Ａ及びＢ（第３図
中ｅ及びｆで示す）を出力している。すなわち各
制御信号Ａ，Ｂは、互いに極性の異なる同期信号
であつて、第１の制御信号Ａはクロツク信号のパ
ルスタイミングから基準信号frefの２つ目のパル
スに同期して立上り、第２の制御信号Ｂは同じく
基準信号frefの２つ目のパルスに同期して立下る
ものとなつている。
そして、第１の制御信号Ａは、前述した分周デ
ータ用のレジスタ８に供給されている。このレジ
スタ８では、制御信号Ａの立上りタイミングでレ
ジスタ５の周波数設定データｎの取込み動作を行
うようになつている。従つて、クロツク信号に基
づいてレジスタ５に新たに周波数設定データｎが
ラツチされても制御信号Ａが立上るまでの期間
は、旧データｎによつて分周動作が行われる。
ータ用のレジスタ８に供給されている。このレジ
スタ８では、制御信号Ａの立上りタイミングでレ
ジスタ５の周波数設定データｎの取込み動作を行
うようになつている。従つて、クロツク信号に基
づいてレジスタ５に新たに周波数設定データｎが
ラツチされても制御信号Ａが立上るまでの期間
は、旧データｎによつて分周動作が行われる。
また、第２の制御信号Ｂは、前述したプリセツ
ト電圧データ用のレジスタ９に供給されている。
このレジスタ９では、第２の制御信号Ｂの立上り
タイミングでレジスタ５の周波数設定データｎの
取込み動作を行うようになつている。従つて、こ
のレジスタ９の取込み動作は、レジスタ８の取込
み動作に対して基準信号frefの１パルス幅分の遅
れ時間をもつている。
ト電圧データ用のレジスタ９に供給されている。
このレジスタ９では、第２の制御信号Ｂの立上り
タイミングでレジスタ５の周波数設定データｎの
取込み動作を行うようになつている。従つて、こ
のレジスタ９の取込み動作は、レジスタ８の取込
み動作に対して基準信号frefの１パルス幅分の遅
れ時間をもつている。
ところで、このような信号発生器における位相
ロツク時には、位相検波器１に供給される基準信
号frefと帰還信号である分周器４の分周信号と
は、互いに同期しており、詳しくは第３図ｂ及び
ｃに示すように、基準信号frefのパルスの立下り
に同期して分周信号のパルスが立下るものとなつ
ている。従つて前述のように、分周信号のパルス
タイミグに基づいて行われる分周器４の周波数設
定データｎの取込み動作は、基準信号frefのパル
スの立下りタイミングで行われることになる。従
つて、周波数設定データｎの変更があつた場合に
は、前述の制御信号Ａに基づき、新たな周波数設
定データｎがレジスタ８に取込まれた直後に分周
器４による取込み動作が行われる。
ロツク時には、位相検波器１に供給される基準信
号frefと帰還信号である分周器４の分周信号と
は、互いに同期しており、詳しくは第３図ｂ及び
ｃに示すように、基準信号frefのパルスの立下り
に同期して分周信号のパルスが立下るものとなつ
ている。従つて前述のように、分周信号のパルス
タイミグに基づいて行われる分周器４の周波数設
定データｎの取込み動作は、基準信号frefのパル
スの立下りタイミングで行われることになる。従
つて、周波数設定データｎの変更があつた場合に
は、前述の制御信号Ａに基づき、新たな周波数設
定データｎがレジスタ８に取込まれた直後に分周
器４による取込み動作が行われる。
一方、Ｄ／Ａ変換器６によるプリセツト電圧の
切換え動作のタイミングは、レジスタ９に新たな
周波数設定データｎがラツチされるタイミングに
よつて決定される。
切換え動作のタイミングは、レジスタ９に新たな
周波数設定データｎがラツチされるタイミングに
よつて決定される。
従つて、分周器４による新たな周波数設定デー
タｎの取込み動作と、Ｄ／Ａ変換器６によるプリ
セツト電圧の切換え動作とは、共に基準信号fref
の立下りタイミングで行われることになるので、
分周器４とＤ／Ａ変換器６とが周波数の切換え時
に新旧の異なるデータに基づいて動作することが
なくなり、切換え時の位相誤差がほぼ一定にな
り、安定したPLL動作が得られる。
タｎの取込み動作と、Ｄ／Ａ変換器６によるプリ
セツト電圧の切換え動作とは、共に基準信号fref
の立下りタイミングで行われることになるので、
分周器４とＤ／Ａ変換器６とが周波数の切換え時
に新旧の異なるデータに基づいて動作することが
なくなり、切換え時の位相誤差がほぼ一定にな
り、安定したPLL動作が得られる。
この時の切換え時の位相誤差はタイミングをと
る基準信号frefからのわずかな時間のズレによ
る。この時間のズレは素子等の応答で決まりほぼ
一定である。従つて、基準信号の周波数が低い
程、この時間のズレは相対的に低くなり、それに
応じて、基準信号frefに対する位相誤差も低くな
り、より安定なPLL動作が得られる。
る基準信号frefからのわずかな時間のズレによ
る。この時間のズレは素子等の応答で決まりほぼ
一定である。従つて、基準信号の周波数が低い
程、この時間のズレは相対的に低くなり、それに
応じて、基準信号frefに対する位相誤差も低くな
り、より安定なPLL動作が得られる。
ところで、前述したレジスタ５のクラツチ用ク
ラツク信号と、レジスタ８，９のラツ用タイミン
グを決定する基準信号frefとは、互いに非同期で
あるため、クロツク信号のパルスの直後に基準信
号frefのパルスが生じる場合がある。このためレ
ジスタ８，９のデータの取込み動作を、クロツク
信号のパルスタイミングから基準信号frefの１つ
目のパルスのタイミングで行つた場合には、レジ
スタ５のラツチ動作が完了する前にレジスタ８の
ラツチ動作が開始されて正常なデータの取込みが
行えなくなる虞れがある。
ラツク信号と、レジスタ８，９のラツ用タイミン
グを決定する基準信号frefとは、互いに非同期で
あるため、クロツク信号のパルスの直後に基準信
号frefのパルスが生じる場合がある。このためレ
ジスタ８，９のデータの取込み動作を、クロツク
信号のパルスタイミングから基準信号frefの１つ
目のパルスのタイミングで行つた場合には、レジ
スタ５のラツチ動作が完了する前にレジスタ８の
ラツチ動作が開始されて正常なデータの取込みが
行えなくなる虞れがある。
そこで、本実施例では、コントロール回路７に
よつて、レジスタ８，９のデータ取込み動作を、
少なくとも基準信号frefの一周期分遅延させてタ
イミングはかつて行うことにより、確実なデータ
のラツチを行えるようにしている。
よつて、レジスタ８，９のデータ取込み動作を、
少なくとも基準信号frefの一周期分遅延させてタ
イミングはかつて行うことにより、確実なデータ
のラツチを行えるようにしている。
［発明の効果］
以上説明したように、本発明によれば、分周期
における分周データの設定変更動作とＤ／Ａ変換
器によるプリセツト電圧の設定変更動作が基準信
号の１周期経過後のパルスタイミングで同期して
行われることから、周波数の切換え動作を安定し
て行うことができるという効果がある。特に基準
信号の周波数が低い程、分周期の周波数設定デー
タの取込みを行う周期も長くなることから、Ｄ／
Ａ変換器と分周器の周波数切換え動作が非同期の
場合には大きな位相誤差が生ずる虞れがあるのに
対し、本発明によれば、このような周波数切換え
時の位相誤差を有効に低減でき、優れた動作特性
を得ることができる効果がある。
における分周データの設定変更動作とＤ／Ａ変換
器によるプリセツト電圧の設定変更動作が基準信
号の１周期経過後のパルスタイミングで同期して
行われることから、周波数の切換え動作を安定し
て行うことができるという効果がある。特に基準
信号の周波数が低い程、分周期の周波数設定デー
タの取込みを行う周期も長くなることから、Ｄ／
Ａ変換器と分周器の周波数切換え動作が非同期の
場合には大きな位相誤差が生ずる虞れがあるのに
対し、本発明によれば、このような周波数切換え
時の位相誤差を有効に低減でき、優れた動作特性
を得ることができる効果がある。
第１図は本発明の一実施例を示す信号発生装置
のブロツク構成図、第２図は同装置に設けられる
コントロール回路の具体例を示す回路図、第３図
は同装置の動作を説明するタイミングチヤート、
第４図は従来の信号発生装置の一例を示すブロツ
ク構成図である。 １……位相検波器、３……電圧制御発振器、４
……分周器、５，８，９……レジスタ、６……
Ｄ／Ａ変換器、７……コントロール回路、１７…
…コントロール部。
のブロツク構成図、第２図は同装置に設けられる
コントロール回路の具体例を示す回路図、第３図
は同装置の動作を説明するタイミングチヤート、
第４図は従来の信号発生装置の一例を示すブロツ
ク構成図である。 １……位相検波器、３……電圧制御発振器、４
……分周器、５，８，９……レジスタ、６……
Ｄ／Ａ変換器、７……コントロール回路、１７…
…コントロール部。
Claims (1)
- 【特許請求の範囲】 １ 電圧制御発振器３と、 この電圧制御発振器３からの帰還信号と基準信
号とを位相比較し、この比較結果に基づいて両信
号の位相を一致させるように上記電圧制御発振器
３を制御する位相検破波器１と、 所望の発振周波数を得るため、可変設定される
周波数設定データをクロツク信号に基づいてラツ
チするレジスタ５と、 上記電圧制御発振器３と位相検波器１との帰還
ループに設けられ、電圧制御発振器３の出力信号
を上記周波数設定データに基づいて分周し、この
分周信号を上記帰還信号として位相検波器１に供
給するとともに、この分周信号のパルスタイミン
グに基づいて上記周波数設定データの取込み動作
を行う分周器４と、 上記周波数設定データに基づいて上記電圧制御
発振器３のプリセツト電圧を制御するＤ／Ａ変換
器６と、 上記クロツク信号を受けた後の上記基準信号の
少なくとも１周期経過後のパルスタイミングに対
応した制御信号を出力し、この制御信号によつて
上記Ｄ／Ａ変換器６の周波数設定データの切換え
タイミングをはかり上記分周器４の周波数設定デ
ータ取込みタイミングに同期させるコントロール
部１７とを備えたことを特徴とする信号発生装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139902A JPS63304721A (ja) | 1987-06-05 | 1987-06-05 | 信号発生装置 |
| US07/200,700 US4849714A (en) | 1987-06-05 | 1988-05-31 | Signal generating apparatus |
| EP88108930A EP0295515A1 (en) | 1987-06-05 | 1988-06-03 | Signal generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139902A JPS63304721A (ja) | 1987-06-05 | 1987-06-05 | 信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304721A JPS63304721A (ja) | 1988-12-13 |
| JPH0519329B2 true JPH0519329B2 (ja) | 1993-03-16 |
Family
ID=15256284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139902A Granted JPS63304721A (ja) | 1987-06-05 | 1987-06-05 | 信号発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849714A (ja) |
| EP (1) | EP0295515A1 (ja) |
| JP (1) | JPS63304721A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940011436B1 (ko) * | 1989-04-19 | 1994-12-15 | 가부시끼가이샤 히다찌세이사꾸쇼 | 자기디스크 기억장치 |
| JPH07101865B2 (ja) * | 1989-06-23 | 1995-11-01 | 日本電気株式会社 | 無線送信装置の周波数設定方式 |
| DE4228834A1 (de) * | 1992-08-29 | 1994-03-03 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zum Abgleich einer PLL Stufe |
| US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US5940609A (en) * | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| KR100725935B1 (ko) * | 2001-03-23 | 2007-06-11 | 삼성전자주식회사 | 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로 |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272729A (en) * | 1979-05-10 | 1981-06-09 | Harris Corporation | Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation |
| US4330758A (en) * | 1980-02-20 | 1982-05-18 | Motorola, Inc. | Synchronized frequency synthesizer with high speed lock |
| FR2514968A1 (fr) * | 1981-10-16 | 1983-04-22 | Trt Telecom Radio Electr | Synthetiseur de frequence a accord rapide |
| US4714899A (en) * | 1986-09-30 | 1987-12-22 | Motorola, Inc. | Frequency synthesizer |
-
1987
- 1987-06-05 JP JP62139902A patent/JPS63304721A/ja active Granted
-
1988
- 1988-05-31 US US07/200,700 patent/US4849714A/en not_active Expired - Fee Related
- 1988-06-03 EP EP88108930A patent/EP0295515A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0295515A1 (en) | 1988-12-21 |
| US4849714A (en) | 1989-07-18 |
| JPS63304721A (ja) | 1988-12-13 |
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