JP2005198083A

JP2005198083A - Ｐｌｌ回路

Info

Publication number: JP2005198083A
Application number: JP2004003009A
Authority: JP
Inventors: Masakatsu Maeda; 昌克前田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-01-08
Filing date: 2004-01-08
Publication date: 2005-07-21

Abstract

【課題】ＰＬＬシンセサイザにおいて、高速性と高Ｃ／Ｎを両立する。
【解決手段】ループゲイン切替制御回路１３の出力とループフィルタ５の間にキャンセル電流発生回路１４を設け、ＰＬＬループゲインを切替えるために位相比較器３およびチャージポンプ４のゲインを高い状態から低く切替えた瞬間か、あるいはチャージポンプ４を動作状態から停止状態へ切替えた瞬間から、任意の一定のキャンセル電流（Ｉｃａｎ）１７をループフィルタ５にキャンセル電流発生回路１４により任意の時間供給する。
【選択図】図１

Description

本発明は、ＰＬＬ回路に係り、特にＰＬＬ周波数シンセサイザの高速化技術に関するものである。

従来、この種のＰＬＬシンセサイザについては、特許文献１に記載された技術などが知られている。

図４は従来のＰＬＬシンセサイザの構成を示すブロック図であり、温度補償水晶発振器（ＴＣＸＯ）１１にて発生する基準信号（Ｆｒｅｆ）と電圧制御発振器（ＶＣＯ）１の出力信号（ｆｏ）９を可変分周器２により分周した信号（Ｆｄｉｖ）との位相差を位相比較器（ＰＤ）３で検出し、その位相差に応じたパルス幅の電圧パルスが位相比較器３からチャージポンプ（ＣＰ）４に送られる。

チャージポンプ４は、位相比較器３の出力に応じて電圧もしくは電流を出力する。このチャージポンプ４の出力は、ループフィルタ（ＬＰＦ）５で平滑化されて、電圧制御発振器１の制御電圧となる。電圧制御発振器１の出力信号（ｆｏ）９は、可変分周器２により周波数を分周された可変分周器出力信号（Ｆｄｉｖ）６として位相比較器３へフィードバックされる。

したがって、電圧制御発振器１の出力信号（ｆｏ）９は、可変分周器２の分周比（Ｍ値）８をＭ、基準信号（Ｆｒｅｆ）の周波数をｆｒｅｆとすれば、（数１）のように表される。
（数１）
ｆｏ＝Ｍ×ｆｒｅｆ
また、一般的にＰＬＬループゲインＧは、ＫＰＦＤ：位相比較器３のゲイン、ＫＣＰ：チャージポンプ（ＣＰ）４のゲイン、ＫＬＰＦ：ループフィルタ（ＬＰＦ）５のゲイン、ＫＶＣＯ：電圧制御発振器１のゲイン、Ｍ：分周比として、（数２）にて表される。
（数２）
Ｇ＝（ＫＰＦＤ×ＫＣＰ×ＫＬＰＦ×ＫＶＣＯ）／Ｍ
図５は図４に示す従来のＰＬＬシンセサイザの動作タイミング図であり、高速性と高Ｃ／Ｎを両立するため、周波数引込み時とロック時とにおいて、ループゲインの切替えを行っている。

まず、Ｃｈ切換え信号１５がループゲイン切替制御回路１３へ入力された瞬間から、ある一定の時間、ループゲイン切替制御回路１３の出力信号であるループゲイン切替制御回路出力信号（Ｃｎｔ＿ｇａｉｎ）１６が“Ｈ”（Ｈｉｇｈ）を出力する。この信号を受け、位相比較器３およびチャージポンプ４のゲインは高くなる。この結果、ＰＬＬループゲインも高くなり、高速に周波数と位相を引込みを完了させる。その後、ＰＬＬループゲインを下げ、高Ｃ／Ｎを実現している。
特開２００１−１６１０３号公報

前記従来の技術において、Ｍ値８を変更した際、電圧制御発振器１の出力信号の周波数が、所望精度にて一定の値に落着くまでの時間（以下、周波数切換え時間という）は、前記（数２）の式で表されるＰＬＬループゲインに反比例するため、高速に周波数切換えするためにはＰＬＬループゲインを高くする必要がある。

しかし、ＰＬＬのループ帯域外ノイズキャリア比（以下、Ｃ／Ｎという）は、ＰＬＬループゲインに反比例するため、良好なＣ／Ｎを得るためにはＰＬＬループゲインを低くしなければならない。このため、高速性と高Ｃ／Ｎを両立する対策として、周波数引込み時とロック時とにおいて、ループゲインを切替えることが有効だが、更なる高速化に対応するには、切替時に周波数揺れを発生させる位相誤差成分をなくす必要があった。

前記課題を解決するため、本発明のＰＬＬシンセサイザの構成図では、図４に示した従来の構成に加えて、ループゲイン切替制御回路の出力とループフィルタ間に接続されるキャンセル電流発生回路を備えて、ＰＬＬループゲインを切替えた瞬間から、キャンセル電流発生回路にて、任意の一定のキャンセル電流をループフィルタへ任意の時間供給する。これにより、切替時に周波数揺れを発生させる位相誤差成分をキャンセルさせることが可能となり、ＰＬＬの高速化が実現される。

本発明に係るＰＬＬ回路によれば、高速性と高Ｃ／Ｎを両立することが可能になる。

以下、本発明の実施の形態を図面を参照して説明する。

図１は本発明の実施形態を説明するためＰＬＬシンセサイザの構成を示すブロック図、図２は本実施形態の要部の構成を示すブロック図、図３は本実施形態の動作タイミング図である。

本実施形態では、図４に示した従来のＰＬＬシンセサイザの構成に加え、図１に示したように、ループゲイン切替制御回路１３の出力とループフィルタ５の間に接続されるキャンセル電流発生回路１４を備えており、ＰＬＬループゲインを切替えるため、位相比較器３、およびチャージポンプ（ＣＰ）４のゲインを高い状態から低く切替えた瞬間か、もしくは１つ以上のチャージポンプ（ＣＰ）４の内のいくつかを、動作状態から停止状態へ切替えた瞬間から、キャンセル電流発生回路１４にて、任意の一定のキャンセル電流（Ｉｃａｎ）１７をループフィルタ５へ任意の時間供給する構成になっている。

図２に示すように、キャンセル電流発生回路１４は、ループゲイン切替制御回路１３の出力信号であるループゲイン切替制御回路出力信号（Ｃｎｔ＿ｇａｉｎ）１６が入力されるインバータ１０と、クロック信号１１を受けて動作する可変カウンタ１２と、可変カウンタ１２のオーバーフロー信号（ＯＶＦ）とインバータ１０の出力が入力され、可変カウンタ１２のリセット制御と定電流源２１の起動・停止を制御するＤ−ＦＦ（フリップフロップ）２０とで構成されている。定電流源２１はＤ−ＦＦ２０の出力信号を受けてループフィルタ５へキャンセル電流（Ｉｃａｎ）１７を供給する。

次に、図３を参照して本実施形態の動作タイミングを説明する。

Ｃｈ切換え信号１５が、ループゲイン切替制御回路１３に入力されると、それまで停止していたタイマが動作し始め、所定の一定時間の間ループゲイン切替制御回路１３の出力信号（Ｃｎｔ＿ｇａｉｎ）１６は“Ｈ”を出力する。これにより位相比較器３，チャージポンプ（ＣＰ）４などのゲインが高い状態に設定される。また、複数のチャージポンプ（ＣＰ）４を持つＰＬＬの場合は、全てのチャージポンプ（ＣＰ）４が動作モードとなる。この結果、ＰＬＬループゲインは、高い状態になり、高速に周波数と位相を引込みを完了させることができる。

所定の一定時間経過後、ループゲイン切替制御回路１３の出力信号（Ｃｎｔ＿ｇａｉｎ）１６は“Ｌ”を出力する。これにより、位相比較器３，チャージポンプ（ＣＰ）４などのゲインが低い状態に設定される。また、複数のチャージポンプ（ＣＰ）４を持つＰＬＬの場合は、ロック後も動作するチャージポンプ（ＣＰ）４を残して停止モードとなる。この結果、ＰＬＬループゲインは、低い状態になり、良好なループ帯域外ノイズキャリア比（Ｃ／Ｎ）を得ることができる。

さらに、従来では周波数引込み時とロック時とにおいて、ループゲインを切替えた際に、非常に大きな周波数揺れが発生していたが、本実施形態によれば、図２に示した回路構成にて周波数揺れを軽減し、ＰＬＬの高速化が実現できる。

すなわち、キャンセル電流発生回路１４は、ＰＬＬループゲインが高い状態で、所定の一定時間経過した後、つまり周波数と位相を引込みを完了させた後、ループゲイン切替制御回路１３の出力信号（Ｃｎｔ＿ｇａｉｎ）１６が“Ｌ”を出力した瞬間をインバータ１０にて検出する。検出した信号はＤ−ＦＦ２０に送られ、Ｄ−ＦＦ２０の出力は、“Ｌ”から“Ｈ”へ変化する。これによりＤ−ＦＦ２０の出力信号を受けてループフィルタ５へキャンセル電流（Ｉｃａｎ）１７を供給する定電流源２１と、クロック信号１１を受けて動作する可変カウンタ１２が動作モードになる。

その後、可変カウンタ１２に設定された値をカウントし終わったときに、可変カウンタ１２は、オーバーフロー信号（ＯＶＦ）を出力する。この信号により、Ｄ−ＦＦ２０の出力は“Ｈ”から“Ｌ”へ変化する。これにより、Ｄ−ＦＦ２０の出力信号を受けてループフィルタ５へキャンセル電流（Ｉｃａｎ）１７を供給する定電流源２１と、クロック信号１１を受けて動作する可変カウンタ１２が停止モードになる。そして、新たなＣｈ切換信号１５がループゲイン切替制御回路１３に入力されるまで、この状態を維持する。

本発明は、ＰＬＬ周波数シンセサイザの高速化技術に適用され、特に高速性と高Ｃ／Ｎとが両立することを要求されるＰＬＬシンセサイザに実施して有効である。

本発明の実施形態を説明するためＰＬＬシンセサイザの構成を示すブロック図本実施形態の要部の構成を示すブロック図本実施形態の動作タイミング図従来のＰＬＬシンセサイザの構成を示すブロック図本実施形態のＰＬＬシンセサイザの動作タイミング図

符号の説明

１電圧制御発振器（ＶＣＯ）
２可変分周器
３位相比較器（ＰＤ）
４チャージポンプ（ＣＰ）
５ループフィルタ（ＬＰＦ）
６分周した信号（Ｆｄｉｖ）
７基準信号（Ｆｒｅｆ）
８分周比（Ｍ値）
９出力周波数（ｆｏ）
１０インバータ
１１温度補償水晶発振器（ＴＣＸＯ）
１２可変カウンタ
１３ループゲイン切替制御回路
１４キャンセル電流発生回路
１５ｃｈ切換信号
１６ループゲイン切替制御回路出力信号（Ｃｎｔ＿ｇａｉｎ）
１７キャンセル電流（Ｉｃａｎ）
１８クロック信号（ｃｌｋ）
１９定電流源
２０Ｄ−ＦＦ（フリップフロップ）
２１定電流源

Claims

位相比較器，チャージポンプ，ループフィルタ，電圧制御発振器，可変分周器，ループゲイン切換制御回路から構成されるＰＬＬ回路であって、
少なくとも１つの前記チャージポンプと、前記ループフィルタと前記ループゲイン切換制御回路の出力との間に接続されるキャンセル電流発生回路とを備え、ＰＬＬループゲインを切換えるために前記位相比較器および前記チャージポンプのゲインを高い状態から低い状態に切換えた瞬間、あるいは任意の前記チャージポンプを動作状態から停止状態へ切換えた瞬間から、前記キャンセル電流発生部にて、任意の一定キャンセル電流を前記ループフィルタへ任意の時間供給することを特徴とするＰＬＬ回路。
前記電圧制御発振器のゲインを切換えることにより、ＰＬＬループゲインを切換えることを特徴とする請求項１記載のＰＬＬ回路。
前記キャンセル電流発生部にて発生させる前記キャンセル電流の電流値および時間を、前記可変分周器の分周比と、前記電圧制御発振器の制御電圧で変化させることを特徴とする請求項１または２記載のＰＬＬ回路。