JP2021002800A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できるようにしたＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路が、所定の低周波数ｆLから所定の高周波数ｆHへロックさせる場合、低周波数ｆLから高周波数ｆHへのロックを開始する第１タイミングt1aからチャージポンプがチャージ電流ＩchaをＶＣＯの制御ノードに通電している。その後、オフセット電流引抜部が、第１タイミングt1aから所定時間Ｔａａ後の第２タイミングt2a以降にてチャージ電流Ｉchaの所定割合のオフセット電流ＩoffaをＶＣＯの制御ノードＮinから引き抜くことで位相比較器の位相比較出力を定常的な位相差となるように収束させる。【選択図】図３

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に関する。

一般に、ＰＬＬ回路は、ＶＣＯ（Voltage Controlled Oscillator）、分周器、位相比較器を主に備え、ＶＣＯの出力周波数をフィードバック制御することで出力周波数をロックする。例えば、レーダシステムではレーダ波をターゲットに照射しターゲットに反射した反射波を受信することでターゲットまでの距離やターゲットとの間の相対速度を測定する。このとき、レーダシステムは、ＦＣＭ（Fast-ChirpModulation）方式等を用いて所定のチャープ周期毎に初期周波数から最終周波数までＰＬＬ回路の出力周波数を漸減（又は漸増）させると共に、送受信レーダ波の周波数変化や受信波の到達時間を測定することに基づいて距離、相対速度を測定する。

レーダシステムのＰＬＬ回路は、例えばチャープ周期間隔毎に最終周波数から初期周波数まで出力周波数を瞬時に戻す必要があるが、これらの周波数は大きく離間しているため出力周波数を精度良く初期周波数に戻すために時間を要する。一方で、測定速度の分解能を高めるためにはチャープ周期間隔を極力狭くすることが望ましい。

本願に関連する文献として特許文献１が挙げられる。特許文献１記載のＰＬＬ周波数シンセサイザは、位相引き込み時にチャージポンプ回路の制御電流を増加させることで周波数ロック時間を短縮している。その後の位相ロック過程ではスイッチングノイズを抑えるように動作させている。

しかし、チャージポンプ回路の制御電流を極力高くすることだけ考慮しながらその挙動を考慮せず、デジタル制御によりロック時の制御電圧まで強制的にチャージさせることになると、ＰＬＬ回路の出力周波数を最終周波数から初期周波数まで切り替えたときに周波数が大きく変化してしまう。このため、位相比較器の出力を収束させるためには時間を要してしまう。

発明者は、チャープ周期間の間隔を短くするために、例えばループフィルタの帯域を拡張しセトリングタイムを短縮することが考えたが、例えば位相ノイズに関してFractionalノイズが大きくなったり雑音が増加するなどの理由により位相雑音が悪化してしまうことが判明している。発明者は、Fractionalノイズを抑えるため狭帯域にて設計することを考えたが、この場合セトリングタイムの短縮との両立が難しくなることが判明している。

特開平１０−３１３２４８号公報（特許３００６５４０号公報）

本開示の目的は、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できるようにしたＰＬＬ回路を提供することにある。

請求項１、２記載の発明によれば、ＶＣＯ（２）が制御ノードの入力制御電圧に基づく周波数の発振信号を出力すると、分周器（３）はＶＣＯの出力を分周し、位相比較器（４）は基準クロックと分周器の分周信号とを位相比較する。そしてチャージポンプ（５）は、位相比較器の位相比較出力に基づいてＶＣＯの制御ノードに通電する電流（Ｉcha、Ｉdis）を調整することで、ＰＬＬ回路（１）はチャージポンプの出力に基づいてＶＣＯの出力周波数を基準クロックの周波数のＭ逓倍にロックさせることになる。

請求項１記載の発明によれば、ＰＬＬ回路が、所定の低周波数から所定の高周波数へロックさせる場合、チャージポンプ（５）は、低周波数から高周波数へのロックを開始する第１タイミング（t1a）からチャージ電流（Ｉcha）を制御ノードに通電する。

オフセット電流引抜部（７）は、第１タイミングから所定時間後の第２タイミング（t2a）以降にてチャージ電流の所定割合のオフセット電流（Ｉoffa）を制御ノードから引き抜くことで位相比較器の位相比較出力を定常的な位相差となるように収束させている。

他方、請求項２記載の発明によれば、ＰＬＬ回路が、所定の高周波数から所定の低周波数へロックさせる場合、チャージポンプは、高周波数から低周波数へのロックを開始する第１タイミング（t1b）からディスチャージ電流（Ｉdis）を引き抜く。オフセット電流通電部（２０７）は、第１タイミングから所定時間後の第２タイミング（t2b）以降にてディスチャージ電流の所定割合のオフセット電流（Ｉoffb）を制御ノードに通電することで位相比較器の位相比較出力を定常的な位相差となるように収束させる。

請求項１又は２記載の発明によれば、ＰＬＬ回路の出力周波数が大幅に大きく変化することを抑制しながら、位相比較器の出力を定常的な位相差に素早く収束させることができる。これにより、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できる。

第１実施形態に係るＰＬＬ回路の電気的構成ブロック図 チャージポンプの回路図 タイミングチャート チャージ電流とディスチャージ電流の変化を示す模式図 第２実施形態に係るＰＬＬ回路の電気的構成ブロック図 タイミングチャート 第３実施形態におけるＰＬＬ回路の電気的構成ブロック図 タイミングチャート 第３実施形態の変形例１に係るＰＬＬ回路の電気的構成ブロック図 校正システムの電気的構成ブロック図 ＰＬＬ回路によるロック条件の説明図 第４実施形態に係るレーダ受信機の電気的構成ブロック図 パッシブミキサとバッファアンプの回路図 第５実施形態に係るＰＬＬ回路とその制御系の電気的構成ブロック図 分周器による分周数の変化を示す図 動作を説明するフローチャート

以下、ＰＬＬ回路の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態では、同一の動作を行う構成については、同一の符号を付して必要に応じて説明を省略することがある。

（第１実施形態）
図１に示すＰＬＬ回路１は、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）２、分周器３、位相比較器４、チャージポンプ５、ループフィルタ６、及びオフセット電流引抜部７を接続して構成される。ＰＬＬ回路１は、ロジック回路８からイネーブル信号及び電流制御信号を入力すると共に、基準信号生成器（図示せず）により生成された基準クロックを位相比較器４に入力して動作する。ロジック回路８は、デジタル回路等により構成される制御主体を構成するもので、必要に応じて非遷移的実体的記録媒体としてのメモリ（揮発性メモリ、不揮発性メモリ：図示せず）を備えて構成されている。

ＶＣＯ２は、ループフィルタ６を通じて入力される制御ノードＮinの入力制御電圧に基づいて例えば数十ＧＨｚ帯の出力周波数ｆｃの発振信号を出力する。出力周波数ｆｃは、基準クロックの周波数を逓倍比ＭによりＭ逓倍した周波数となる。ＶＣＯ２は、例えばＬＣ共振型発振回路により構成されている。分周器３は、マルチモジュラス分周器（ＭＭＤ）により構成され、ロジック回路８の小数点演算ロジックにより設定された分周比に基づいてＶＣＯ２の出力を分周し、例えば〜数ＧＨｚ帯に周波数変換して位相比較器４に出力する。

位相比較器４は、基準クロックと分周器３の出力とを位相比較した信号を検出するブロックであり、ＶＣＯ２の出力の周波数及び位相誤差を検出し、端子４ａ、４ｂを通じてそれぞれパルス信号をチャージポンプ５に出力する。位相比較器４は、基準クロックに比較して分周器３の出力が低いときには端子４ｂよりも端子４ａの方が幅の広いパルスを出力する。逆に、位相比較器４は、基準クロックに比較して分周器３の出力が高いときには端子４ａよりも端子４ｂの方が幅の広いパルスを出力する。

チャージポンプ５は、位相比較器４の位相比較出力に基づいてＶＣＯ２の制御ノードＮinにチャージ又はディスチャージする電流を調整可能に構成される。図２に回路構成を示すように、チャージポンプ５は、制御ノードＮinに電流を流込可能にする定電流源１１ａと、位相比較器４の端子４ａにゲートが接続されたスイッチングトランジスタ１２ａと、位相比較器４の端子４ｂにゲートが接続されたスイッチングトランジスタ１２ｂと、制御ノードＮinから電流をグランドに引込可能にする定電流源１１ｂと、からなる。定電流源１１ａ、１１ｂの定電流値は互いに同一値に設定されている。チャージポンプ５の回路構成はこの例に限られない。

各スイッチングトランジスタ１２ａ、１２ｂは、ゲートサイズが大きくオン抵抗が無視可能な程度に低いトランジスタであり、それぞれ位相比較器４の端子４ａ、４ｂから入力されたパルス状の位相差信号により駆動される。

チャージポンプ５のスイッチングトランジスタ１２ａは、位相比較器４の端子４ａからパルス状の位相差信号を入力し端子４ａがＨのときにオンする。すると定電流源１１ａは制御ノードＮinに定電流を流し込む。チャージポンプ５のスイッチングトランジスタ１２ｂは、位相比較器４の端子４ｂからパルス状の位相差信号を入力し、端子４ｂがＨのときにオンする。このとき、定電流源１１ｂは制御ノードＮinから定電流を流出させる。

ここでＰＬＬ回路１がＶＣＯ２の出力周波数ｆｃを、所定の低周波数ｆLから所定の高周波数ｆHまでステップ状に変化させる際に、チャージポンプ５により周波数引込時に出力される電流をチャージ電流Ｉchaと定義する。

図１に示すループフィルタ６は、制御ノードＮinに入力される入力制御電圧の高域をカットすることでローパスフィルタ処理しＤＣを含む制御電圧をＶＣＯ２の制御ノードＮinに出力する。また本実施形態においては、オフセット電流引抜部７が構成されている。オフセット電流引抜部７は、定電流源１３及びスイッチ１４が制御ノードＮinとグランド線との間に直列接続されることで構成される。定電流源１３によるオフセット電流Ｉoffaの電流値は、前述のチャージ電流Ｉchaの最大電流値の所定割合（例えば、２０％程度）に予め設定されており、位相比較特性の線形性を保持するための電流値に設定される。

通常、ロジック回路８は、スイッチ１４に電流制御信号をオフに保持することでスイッチ１４をオフさせており、これにより制御ノードＮinをフローティング状態に保持している。またロジック回路８が、スイッチ１４に電流制御信号をオン出力することでスイッチ１４をオンさせると、制御ノードＮinからオフセット電流Ｉoffaをグランドに引抜くことができる。

以下、図３及び図４を参照して動作を説明する。本実施形態では、図３に示すように、ある所定の低周波数ｆLから所定の高周波数ｆHに対しステップ状に周波数を変化させるときのＰＬＬ回路１の動作を説明する。図３には、比較例として従来のセトリング動作を示すと共に、本実施形態に係るＰＬＬ回路１におけるセトリング動作を示している。

ＰＬＬ回路１は、図３のタイミングt0aにおいてＶＣＯ２の出力周波数ｆｃを基準クロックの周波数のＭ逓倍にロックした低周波数ｆLにて出力している。ロジック回路８が、図３の第１タイミングt1aにイネーブル信号をＰＬＬ回路１に出力すると、ＰＬＬ回路１は、低周波数ｆLから高周波数ｆHへのロックを開始する。ロジック回路８は、小数点演算ロジックにより分周器３の分周比を設定することで、分周器３の出力周波数を基準クロックの周波数より低くする。このとき位相比較器４は制御ノードＮinに流し込むチャージ電流Ｉchaを多くする。これによりループフィルタ６が、チャージ電流Ｉchaを蓄積することで制御ノードＮinの電圧を上昇させながら当該制御ノードＮinの高域をカットすることで、ＶＣＯ２の入力制御電圧を上昇させる。この結果、ＶＣＯ２は出力周波数ｆｃを高くし続ける。

この後、ＰＬＬ回路１が出力周波数ｆｃを高周波数ｆHまで高くし続けることになるが、図３の比較例に示すように、チャージポンプ５のチャージ電流Ｉchaに対するループフィルタ６の応答性が悪いと、制御ノードＮinの電圧がオーバーシュートすることで、ＶＣＯ２の出力周波数ｆｃも大幅に高くなる。この場合、図４の比較例に模式的に示すように、その後の位相引き込み時間Ｔｂには、チャージポンプ５が位相比較器４の出力に基づいてディスチャージ電流Ｉdisをグランドに放出することで、ＶＣＯ２の出力周波数ｆｃを高周波数ｆHまで適切に引き戻すことになり、図３の位相引き込み時間Ｔｂを余分に必要としてしまう。

そこで、第１実施形態のロジック回路８は、ＰＬＬ回路１がロックを開始した第１タイミングt1aから所定時間経過後の第２タイミングt2aにおいて電流制御信号をオン出力することでスイッチ１４をオンさせる。すると、オフセット電流Ｉoffaが第２タイミングt2a以降に制御ノードＮinから引き抜かれる。第２タイミングt2aは、ＰＬＬ回路１の回路特性を考慮して周波数引き込みを終了するタイミングに設定することが望ましい。第１タイミングt1aから第２タイミングt2aまでの周波数引き込みの時間を所定時間Ｔａａと定義する。

所定時間Ｔａａは、ＶＣＯ２の出力を低周波数ｆLから高周波数ｆHへロックさせるときの周波数変化の時間積分が、ＰＬＬ回路１の逓倍比Ｍ×オフセット電流Ｉoffa／チャージ電流Ｉchaにより算出される値と等しくなる関係を満たすことに基づく時間に設定されていることが望ましい。より望ましくは、所定時間Ｔａａは、周波数変化の時間積分がＰＬＬ回路１の逓倍比Ｍ×オフセット電流Ｉoffa／チャージ電流Ｉchaにより算出される値と等しくなる関係を満たす時間に設定されていると良い。

この所定時間Ｔａａは、設計者により事前に出力周波数ｆｃの変化曲線を求めることで算出できるため、ロジック回路８の内部メモリに予め記憶させておくことが望ましい。そして、ロジック回路８がこの所定時間Ｔａａを参照して第２タイミングt2aを決定すると良い。すると、図４に示すように、その後の位相引き込み時間Ｔｂａを短縮又は不要にでき、位相ロックするまでの時間を極力短縮できる。

位相ロック時間Ｔｃａ中には、位相比較器４による端子４ａ及び４ｂの各Ｈパルス幅の差がある一定値に制御され、チャージポンプ５が図４に示すチャージ電流Ｉchaを基準クロックの周期で繰り返し制御ノードＮinに流しながら、オフセット電流引抜部７が制御ノードＮinからオフセット電流Ｉoffaを連続的に引き抜くことになる（図４の位相ロック時Ｔｃａ参照）。この結果、位相比較器４の位相比較出力を定常的な位相差となるように収束できる。

言い換えると、本実施形態のＰＬＬ回路１は、制御ノードＮinに過剰にチャージしようとする電流に対し、オフセット電流Ｉoffaをディスチャージ電流Ｉdisとして放出し、チャージポンプ５によるチャージ電流Ｉchaと、定電流源１３によるオフセット電流Ｉoffaを釣り合わせる状態に移行させている。この結果、ＶＣＯ２は出力周波数ｆｃを高周波数ｆHに適切にロックできる。

＜本実施形態のまとめ＞
本実施形態によれば、ＰＬＬ回路１が、所定の低周波数ｆLから所定の高周波数ｆHへロックさせる場合には、低周波数ｆLから高周波数ｆHへのロックを開始する第１タイミングt1aからチャージポンプ５がチャージ電流Ｉchaを制御ノードＮinに通電している。その後、オフセット電流引抜部７が、第１タイミングt1aから所定時間Ｔａａ後の第２タイミングt2a以降にてチャージ電流Ｉchaの所定割合のオフセット電流Ｉoffaを制御ノードＮinから引き抜くことで位相比較器４の位相比較出力を定常的な位相差となるように収束させている。

これにより、ＰＬＬ回路１の出力周波数ｆｃが大幅に大きく変化することを抑制しながら、位相比較器４の出力を定常的な位相差に素早く収束させることができる。これにより、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できる。

（第２実施形態）
本実施形態では、ある所定の高周波数ｆHから所定の低周波数ｆLに対しステップ状に周波数を変化させるための構成を説明する。図５に示すＰＬＬ回路２０１は、ＰＬＬ回路１と概ね同様の構成を備えているが、オフセット電流引抜部７に代えてオフセット電流通電部２０７を備えている。オフセット電流通電部２０７は、定電流源２１３とスイッチ２１４を直流電圧源と制御ノードＮinとの間に接続して構成されている。

ＰＬＬ回路２０１が、ＶＣＯ２の出力周波数ｆｃを、所定の高周波数ｆHから所定の低周波数ｆLまでステップ状に変化させる際に、チャージポンプ５によって周波数引込時にグランドに放出される電流をディスチャージ電流Ｉdisと定義する。
このとき、オフセット電流通電部２０７の定電流源２１３の定電流値は、このディスチャージ電流Ｉdisの最大電流値の所定割合（例えば、２０％）に予め設定されており、位相比較特性の線形性を保持するための電流値に設定されている。その他の構成は、ＰＬＬ回路１と同様であるため説明を省略する。

ＰＬＬ回路１は、図６のタイミングt0bにおいてＶＣＯ２の出力周波数ｆｃを高周波数ｆHに制御している。ロジック回路８が、図６の第１タイミングt1bにイネーブル信号をＰＬＬ回路１に出力すると、ＰＬＬ回路１は、高周波数ｆHから低周波数ｆLへのロックを開始する。ロジック回路８は、小数点演算ロジックにより分周比を分周器３に設定することで分周器３の出力周波数を基準クロックの周波数より高くする。このとき、位相比較器４から位相差信号として出力される端子４ｂのＨパルス幅が端子４ａのＨパルス幅より長くなり、制御ノードＮinからグランドに流し出されるディスチャージ電流Ｉdisが多くなる。電流が制御ノードＮinから放出されるため制御ノードＮinの電圧は下降する。ループフィルタ６が制御ノードＮinの電圧の高域をカットすると、ＶＣＯ２の入力制御電圧は下降する。この結果、ＶＣＯ２は出力周波数ｆｃを低くし続ける。

この後も、ＰＬＬ回路１が出力周波数ｆｃを低周波数ｆLまで低くし続けることになるが、チャージポンプ５のディスチャージ電流Ｉdisに対するループフィルタ６の応答性が悪いと、制御ノードＮinの電圧がアンダーシュートすることでＶＣＯ２の出力周波数ｆｃも大幅に低くなる。

そこで本実施形態のロジック回路８は、ＰＬＬ回路１がロックを開始した第１タイミングt1bから所定時間経過後の第２タイミングt2bにおいて電流制御信号をオン出力することでスイッチ２１４をオンさせる。すると、定電流源２１３のオフセット電流Ｉoffbが制御ノードＮinに流し込まれる。第２タイミングt2bは、ＰＬＬ回路１の回路特性を考慮して周波数引込みを終了するタイミングに設定することが望ましい。第１タイミングt1bから第２タイミングt2bまでの周波数引き込みの時間を所定時間Ｔａｂと定義する。

所定時間Ｔａｂは、ＶＣＯ２の出力を高周波数ｆHから低周波数ｆLへロックさせるときの周波数変化の時間積分が、ＰＬＬ回路２０１の逓倍比Ｍ×オフセット電流Ｉoffb／ディスチャージ電流Ｉdisにより算出される値と等しくなる関係を満たすことに基づく時間に設定されていることが望ましい。より望ましくは、所定時間Ｔａｂは、周波数変化の時間積分が、ＰＬＬ回路２０１の逓倍比Ｍ×オフセット電流Ｉoffb／ディスチャージ電流Ｉdisにより算出される値と等しくなる関係を満たす時間に設定されていると良い。

この所定時間Ｔａｂは、設計者により事前に周波数の変化曲線を求めることで算出でき、ロジック回路８のメモリに予め記憶させておくことが望ましく、ロジック回路８がこの所定時間Ｔａｂを参照して第２タイミングt2bを決定できる。すると、図６に示すように、その後の位相引き込み時間Ｔｂｂを短縮又は不要にでき、位相ロックするまでの時間を極力短縮できる。

位相ロック時間Ｔｃｂ中には、位相比較器４による端子４ａ及び４ｂの各Ｈパルス幅がある一定差に制御される。チャージポンプ５がディスチャージ電流Ｉdisを基準クロックの周期で繰り返し制御ノードＮinから引き抜きながら、オフセット電流通電部２０７が、オフセット電流Ｉoffaを制御ノードＮinへ連続的に流し込むことになり、位相比較器４の位相比較出力を定常的な位相差となるように収束させることができる。

言い換えると、本実施形態のＰＬＬ回路２０１は、制御ノードＮinから過剰にディスチャージしようとする電流に対し、オフセット電流Ｉoffbをチャージ電流Ｉchaとして通電し、ＰＬＬ回路１のチャージポンプ５によるディスチャージ電流Ｉdisと、定電流源２１３によるオフセット電流Ｉoffbを釣り合わせる状態に移行させている。この結果、ＰＬＬ回路２０１は、制御ノードＮinの電圧を低周波数ｆLに対応した制御電圧に保持でき、ＶＣＯ２は出力周波数ｆｃを低周波数ｆLに適切にロックできる。

＜本実施形態のまとめ＞
本実施形態によれば、ＰＬＬ回路１が、所定の高周波数ｆHから所定の低周波数ｆLへロックさせる場合には、高周波数ｆHから低周波数ｆLへのロックを開始する第１タイミングt1bからチャージポンプ５がディスチャージ電流Ｉdisを制御ノードＮinに通電している。その後、オフセット電流通電部２０７は、第１タイミングt1bから所定時間Ｔａｂ後の第２タイミングt2b以降にてディスチャージ電流Ｉdisの所定割合のオフセット電流Ｉoffbを制御ノードＮinへ通電することで位相比較器４の位相比較出力を定常的な位相差となるように収束させている。

これにより、ＰＬＬ回路１の出力周波数ｆｃが大幅に大きく変化することを抑制しながら、位相比較器４の出力を定常的な位相差に素早く収束させることができる。これにより、位相雑音特性を良好に保ちつつセトリングタイムを極力短縮できる。

（第３実施形態）
第３実施形態は、周波数変調した出力周波数ｆｃを出力する形態を説明する。図７に示すように、ＰＬＬ回路３０１は、ＰＬＬ回路２０１の構成ブロックの他、周波数変調制御器２０を備える。周波数変調制御器２０は、変調周波数設定信号を入力すると、この入力された設定信号に基づいて周波数変調信号を生成して分周器３に出力する。

例えば、周波数変調制御器２０は、図８に示すように、ＶＣＯ２の出力周波数ｆｃを低周波数ｆLから高周波数ｆHに漸増させ、その後、高周波数ｆHから低周波数ｆLに瞬時にロックさせるように制御するＦＣＭ（Fast Chirp Modulation）変調方式を用いて周波数制御する。

周波数変調制御器２０は、分周器３の分周比を変化させることでＶＣＯ２の出力周波数ｆｃを高周波数ｆHに制御し一周期分のＦＣＭ周波数制御を終了したときに変調終了信号Ｓａをカウンタ２１に出力する。カウンタ２１は、周波数変調制御器２０から変調終了信号Ｓａを入力した第１タイミングt1bから時間Ｔａｂを計測する時間計測部として構成される。なお図７にはロジック回路８を示していないが、前述実施形態で説明したロジック回路８の内部にカウンタ２１を構成しても良い。

図８に示すように、カウンタ２１は、第１タイミングt1bにおいて一旦電流制御信号をオフにしてスイッチ２１４をオフさせると共に、第１タイミングt1bからカウントを開始する。

カウンタ２１は、時間Ｔａｂに対応した所定のカウンタ閾値に達したか否かを判定し、所定のカウンタ閾値に達すると、第２タイミングt2bにおいてスイッチ２１４に電流制御信号をオン出力する。これにより、高周波数ｆHから低周波数ｆLに瞬時にロックさせるときの位相ロックのセトリングタイムを短縮できる。これにより、ＦＣＭ変調制御一周期当たりのチャープ間隔Ｔchirpを短縮できる。

＜本実施形態のまとめ＞
本実施形態によれば、カウンタ２１が周波数変調制御器２０から変調終了信号Ｓａを入力した第１タイミングt1bから時間Ｔａｂを計測開始し、時間Ｔａｂを経過した第２タイミングt2b以降にカウンタ２１から電流制御信号をスイッチ２１４にオン出力することで、オフセット電流通電部２０７が第２タイミングt2b以降に制御ノードＮinにオフセット電流Ｉoffbを通電している。この場合、前述した態様と同様の作用効果を得られる。
本実施形態のＰＬＬ回路３０１はＦＣＭ変調方式を用いたレーダ装置に適用できる。レーダ装置は、隣接するチャープ間隔Ｔchirpの解像度でレーダ受信データをサンプリングすることでターゲットの移動速度を測定できる。このため、チャープ間隔Ｔchirpを短縮できればターゲットの移動速度を高分解能で算出できる。

（変形例１）
また図９に示すように、カウンタ３２１のカウンタ閾値を外部から設定可能に構成しても良い。カウンタ３２１は、カウント値設定信号を入力可能に構成されている。図８には示していないが、ロジック回路８がカウンタ３２１を内蔵し、カウント値設定信号を入力するとメモリにカウンタ３２１のカウンタ閾値を記憶可能になっている。
製造業者が、図１０に示すように校正システム３２２を構成することでカウンタ３２１のカウント閾値を外部から設定する。校正システム３２２は、ＰＬＬ回路３０１の出力周波数ｆｃのロックを検出するロック検出部３２３と、ロック検出部３２３によりロック検出される時間を判定するロック時間判定部３２４とを接続して構成され、ロック時間判定部３２４がカウント値設定信号をカウンタ３２１に出力する。

ロック検出部３２３は、制御ノードＮinの電圧を図示しないＡ／Ｄ変換器によりデジタルコンバートし、ＰＬＬ回路３０１の出力周波数ｆｃが所望の周波数で位相ロック検出したか否かを判定する。図１１に示すように、ロック時間判定部３２４は、ロック検出部３２３による検出結果を用いてＡ／Ｄ変換器による変換後のデジタルコードが一定の時間だけ所定範囲に収束する条件を満たすタイミングｔ３を求める。

校正システム３２２は、ロック時間判定部３２４により判定されたタイミングｔ３を最小とするようにカウント閾値を求め、このカウント閾値のカウント値設定信号をカウンタ３２１に出力することでカウンタ３２１のカウント閾値を変更し、ロジック回路８がこのカウンタ閾値を内部メモリに不揮発的に記憶させる。
これにより、ＰＬＬ回路３０１の使用段階においても、カウンタ３２１は校正システム３２２によりメモリに設定されたカウント閾値を用いて、スイッチ２１４に電流制御信号をオン出力する第２タイミングt2bを設定できる。この結果、校正システム３２２を用いることで、ＰＬＬ回路３０１の回路要素の製造ばらつきに起因した所定時間Ｔａｂのずれを校正できる。

（変形例２）
前述の第３実施形態における周波数変調制御器２０は、ＶＣＯ２の出力周波数ｆｃを低周波数ｆLから高周波数ｆHに漸増させ、その後、高周波数ｆHから低周波数ｆLに瞬時にロックさせるように制御する方式を用いた形態を説明したが、これに限定されるものではない。

ＶＣＯ２の出力周波数ｆｃを高周波数ｆHから低周波数ｆLに漸減させ、その後、低周波数ｆLから高周波数ｆHに瞬時にロックさせるように制御するＦＣＭ（Fast Chirp Modulation）変調方式を適用することもできる。この場合、第１実施形態のＰＬＬ回路１に構成したオフセット電流引抜部７を用いて、カウンタ２１がスイッチ１４をオン・オフ切替えするように構成すると良い。

この場合、カウンタ２１が、周波数変調制御器２０から変調終了信号Ｓａを入力した第１タイミングt1aから時間Ｔａａを計測し、時間Ｔａａを経過した第２タイミングt2a以降にカウンタ２１に電流制御信号をオン出力することで、オフセット電流引抜部７が、第２タイミングt2a以降に制御ノードＮinからオフセット電流Ｉoffaを引き抜くと良い。この場合、前述した第３実施形態の態様と同様の作用効果を得られる。
また、変形例１と同様に、カウンタ２１は、カウンタ閾値を変更可能にするカウント値設定信号を入力可能に構成しても良い。このとき、校正システム３２２がカウンタ２１のカウンタ閾値を変形例１と同様に変更設定でき、この結果、ＰＬＬ回路１の回路要素の製造ばらつきに起因した所定時間Ｔａａのずれを校正できる。

（第４実施形態）
本実施形態は、レーダ受信機４０について説明する。レーダ受信機４０は、図示しないレーダ送信機と対で用いられる。レーダ送信機が、ターゲットにレーダ波を照射すると、レーダ受信機４０はターゲットに反射したレーダ波を受信する。詳述しないが、レーダ受信機４０は、受信したレーダ波を公知の方法を用いて処理することでターゲットまでの距離や相対速度などを検出できる。

図１２に示すように、レーダ受信機４０は、ローノイズアンプ４１、パッシブミキサ４２、バッファアンプ４３、フィルタ４４、及びＡ／Ｄ変換器４５を縦続接続すると共に、ＰＬＬ回路４６の出力をローカル信号としてアンプ４７を介してパッシブミキサ４２に入力して構成される。なお、レーダ受信機４０は、Ａ／Ｄ変換器４５の後段にデジタル処理部（図示しない）を接続して構成される。

ローノイズアンプ４１は、アンテナ４８からレーダ波を受信し、受信信号を増幅してパッシブミキサ４２に出力する。ＰＬＬ回路４６は第１実施形態のＰＬＬ回路１や第２実施形態のＰＬＬ回路２０１と同様の構成を用いることができる。このためその説明を省略する。アンプ４７は、ＰＬＬ回路４６の出力を差動増幅しパッシブミキサ４２に出力する。パッシブミキサ４２は、ＰＬＬ回路４６の出力ローカル差動信号をアンプ４７を介してローノイズアンプ４１の増幅差動信号に混合してダウンコンバートする。

バッファアンプ４３は、パッシブミキサ４２の出力差動信号を波形成形してフィルタ４４に出力する。フィルタ４４は、バンドパスフィルタにより構成されイメージ信号を除去して中間周波数帯（ＩＦ帯）の信号としてＡ／Ｄ変換器４５に出力する。Ａ／Ｄ変換器４５は、フィルタ４４を通じて入力される信号をデジタル変換する。レーダ受信機４０は、図示しないデジタル処理部によりＡ／Ｄ変換器４５のデジタル変換結果を処理することで、ターゲットとの距離や相対速度などを検出できる。

バッファアンプ４３の回路構成を説明する。図１３に示すように、バッファアンプ４３は、ソースフォロワ回路４９とソース接地アンプ５０とを接続した中間周波数帯で動作可能なメインアンプである。ソースフォロワ回路４９は、差動入力トランジスタ４９ａ、及び電流源４９ｂにより構成される。差動入力トランジスタ４９ａはＦＥＴ＿Ｍ１ａ、Ｍ１ｂからなり、電流源４９ｂは、ＦＥＴ＿Ｍ２ａ、Ｍ２ｂからなる。なお、ソースフォロア回路４９とソース接地アンプ５０を構成するトランジスタは、全てＰチャネル型のＭＯＳＦＥＴである。

パッシブミキサ４２の出力差動信号は、ソースフォロワ回路４９の差動入力トランジスタ４９ａのゲートに入力されている。電流源４９ｂは、ＦＥＴ＿Ｍ２ａ、Ｍ２ｂのゲートが共通接続されることで構成され、これらのＦＥＴ＿Ｍ２ａ、Ｍ２ｂはそのソースが電源に接続されており、共通ゲートにはレプリカバイアス回路５１からバイアス電圧Ｖbiasが印加されている。

ソース接地アンプ５０は、差動入力トランジスタ５０ｂ、この差動入力トランジスタ５０ｂの抵抗負荷５０ｃにより構成され、出力ノードＩＦ＿Ｐ，ＩＦ＿Ｎから出力信号をフィルタ４４を通じてＡ／Ｄ変換器４５に出力する。差動入力トランジスタ５０ｂは、ＦＥＴ＿Ｍ３ａ、Ｍ３ｂからなり、抵抗負荷５０ｃは抵抗Ｒ１ａ、Ｒ１ｂからなる。

レプリカバイアス回路５１は、バッファアンプ４３の回路トポロジを模して構成されるバイアス回路であり、当該バッファアンプ４３との間で回路トポロジを極力同一にすることが望ましい。なお、レプリカバイアス回路５１は、バッファアンプ４３のように差動型に構成する必要はなく、図１３に示すように差動の片側だけ模して構成すれば良い。

レプリカバイアス回路５１は、オペアンプＯＰ１、ＦＥＴ＿Ｍ１ｃ〜Ｍ３ｃ、抵抗Ｒ１ｃを図示形態に接続して構成される。電源線間には、ＦＥＴ＿Ｍ３ｃのソースドレイン間、抵抗Ｒ１ｃが直列接続されており、これらの共通接続点がオペアンプＯＰ１の反転入力端子に接続されている。また、オペアンプＯＰ１の非反転入力端子には参照電圧Ｖrefが入力されており、オペアンプＯＰ１の出力はＦＥＴ＿Ｍ２ｃのゲートに与えられている。電源線間にはＦＥＴ＿Ｍ２ｃ、Ｍ１ｃのソースドレイン間が直列接続されており、ＦＥＴ＿Ｍ１ｃのゲートはグランドに接続されている。これは、ＦＥＴ＿Ｍ１ｃが模しているＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲート端子のＤＣ電圧が０Ｖだからである。抵抗Ｒ１ｃは、抵抗Ｒ１ａ、Ｒ１ｂと同一値に設定されている。またＦＥＴ＿Ｍ１ｃ、Ｍ２ｃ、Ｍ３ｃも、それぞれバッファアンプ４３のＭ１ａ、Ｍ２ａ、Ｍ３ａと同じサイズである。

また、レプリカバイアス回路５１を構成する各ＦＥＴ＿Ｍ１ｃ〜Ｍ１ｃの素子サイズ（ゲート幅Ｗ）は、バッファアンプ４３を構成する対応した各ＦＥＴ＿Ｍ１ａ〜Ｍ３ａ、Ｍ１ｂ〜Ｍ３ｂとそれぞれ同一サイズ又は縮小サイズにすると良い。特に、各ＦＥＴ＿Ｍ１ｃ〜Ｍ１ｃの素子サイズは、各ＦＥＴ＿Ｍ１ａ〜Ｍ３ａ、Ｍ１ｂ〜Ｍ３ｂの素子サイズの１／Ｎに縮小構成することが望ましい。同時に、抵抗Ｒ１ｃの抵抗値を抵抗Ｒ１ａ、Ｒ１ｂのＮ倍にすると良い。すると、レプリカバイアス回路５１の動作電流を低減できる。

レプリカバイアス回路５１は、ＦＥＴ＿Ｍ３ｃと抵抗Ｒ１ｃの共通接続点がＶｒｅｆと等しくなるよう動作する。具体的には、レプリカバイアス回路５１は、ＦＥＴ＿Ｍ３ｃと抵抗Ｒ１ｃの共通接続点がＶｒｅｆと等しくなるように、ＦＥＴ＿Ｍ２ｃのゲートの電圧Ｖｂｉａｓを制御する。レプリカバイアス回路５１は、バッファアンプ４３のレプリカとして構成されているため、電圧ＶｂｉａｓをＦＥＴ＿Ｍ２ａ、Ｍ２ｂのゲートに与えれば、バッファアンプ４３の出力ＤＣ電圧が参照電圧Ｖrefと同一電圧となる。

バッファアンプ４３の製造時には各素子のしきい値がバラつく。しかしレプリカバイアス回路５１は、ＦＥＴ＿Ｍ１ａ〜Ｍ３ａ、Ｍ１ｂ〜Ｍ３ｂを模したＦＥＴ＿Ｍ１ｃ〜Ｍ３ｃを用いて構成されているため、ＦＥＴ＿Ｍ１ｃ〜Ｍ３ｃのしきい値も同様に変化する。したがって、しきい値がバラつくことでＦＥＴ＿Ｍ１ａ〜Ｍ３ａ、Ｍ１ｂ〜Ｍ３ｂの電流が変化しても、ＦＥＴ＿Ｍ１ｃ〜Ｍ３ｃの電流も同様に変化する。このため、バッファアンプ４３の内部ノードの直流電位は、レプリカバイアス回路５１の内部ノードの直流電位と同様に変化することになるため、バッファアンプ４３の特性を補償できる。しきい値のほか、各素子のチャネル長Ｌやチャネル幅Ｗに関しても同様である。

＜本実施形態のまとめ＞
ソース接地アンプ５０の出力ＤＣ電圧を所定電圧に保つため、ＦＥＴ＿Ｍ３ａ及びＭ３ｂのソース端子にテール電流源を付加することが考えられるが、素子を３段積みすることになるため、出力電圧波形が歪みやすくなる。これに対し、本実施形態のソース接地アンプ５０は、ＦＥＴ＿Ｍ３ａ、Ｍ３ｂ及び抵抗Ｒ１ａ、Ｒ１ｂにより素子を２段積みに構成してテール電流源を無くしている。このため、出力電圧振幅を大きく取得でき、出力電圧波形を歪みにくくできる。ソース接地アンプ５０の構成素子を単に２段積みにした場合、出力ＤＣ電圧を所定電圧（例えば、０．５５Ｖ）に保つことが難しくなるが、本実施形態では、バッファアンプ５０のレプリカバイアス回路５１が接続されているため、ソース接地アンプ５０の出力ＤＣ電圧を所定電圧に保つことができる。

（第５実施形態）
図１４から図１６を参照して第５実施形態を説明する。第１実施形態と同一又は類似の構成については同一符号を付して説明を省略する。図１４に示すように、分周器３にはロジック回路５０８が接続されている。ロジック回路５０８は、主系の制御回路５０８ａ、及び、従系の制御回路５０８ｂを用いて構成され、制御回路５０８ｂは、主系の故障に備えて待機する制御系である。

制御回路５０８ａ、５０８ｂは、ある所定の周期で固定的に整数値となる設定値を用いて分周数を算出し、分周器３に出力して制御するもので、それぞれ独立してｎビット表現可能なデジタル整数値により分周器３の分周数を出力可能になっている。

レーダ装置が、スタート周波数からストップ周波数まで漸増又は漸減するＦＣＭ（Fast Chirp Modulation）変調方式を適用して、レーダ波の周波数を変化させながらレーダ波をターゲットに照射するときには、分周器３の分周数を細かく変更設定することでレーダ周波数を変更する。

レーダ装置が、ＦＣＭ変調方式を用いてレーダ周波数を徐々に変化させるためには、図１５の理想値に示すように、前述の設定値を固定したまま当該設定値に小数点以下を含む基本数（例えば、０．１）の倍数を減算又は加算することで分周器３の分周数を設定することが望ましい。

分周器３のハードウェア構成上、制御回路５０８ａ、５０８ｂは、分周器３の分周数を正の整数により設定できるものの、小数点以下を含む分周数を設定できない。このため、制御回路５０８ａ、５０８ｂは、それぞれ小数点ロジックを用いて疑似的に小数点以下を含む分周数を変更設定している。

制御回路５０８ａ、５０８ｂは、図１５の最上段に示すように、時間的に変化する理想的な分周数を演算した上で、これらの理想的な分周数を積算する。そして他方、制御回路５０８ａ、５０８ｂは、正の整数による分周数を算出し、この分周数の積算値が、理想的な分周数の積算値に近づくように正の整数の分周数を変化させる。
これにより、図１５の上から２段目に示すように、制御回路５０８ａ、５０８ｂは、回路内で算出される分周数を、理想的な分周数に段階的に近似できるようになり、ＰＬＬ回路１の出力周波数ｆｃを徐々に細かく変化させることができる。

しかし、図１５の上から３〜５段目に示すように、何らかの影響により、あるビット（例えば、最下位ビット）が固着してしまったり、一時的なソフトエラーによりビット化けを生じたり、ドリフトの影響等で分周数が前述した設定値以上に徐々に変化する可能性がある。図１５の３段目は、全て偶数値となっているが、これは最下位ビットが０に固着したことで偶数値にしか変化していないことを表している。また図１５の４段目〜５段目の異常値にはハッチングを付している。

この影響を監視するため、本実施形態では監視回路５６０を設けている。監視回路５６０は、制御回路５０８ａ、５０８ｂにより出力されるｎビットのデジタル整数値を監視することで分周数の異常を監視する。通常、監視回路５６０は、主系の制御回路５０８ａの出力を分周器３に選択出力する。

監視回路５６０は、図１６に示すように、制御回路５０８ａ、５０８ｂのｎビット出力を各ビット毎にパラレル検出し、Ｓ１において何れかの出力ビットに固着ビットが存在するか否かを判定する。監視回路５６０は、主系の制御回路５０８ａの出力ビット値が所定時間以上経過しても変化しない場合には、固着ビットが存在すると判定し、Ｓ３において他の従系の制御回路５０８ｂに制御系を切替える。これにより、たとえあるビットが固着してしまっても、制御系を切り替えることでフェールセーフ処理できる。

また監視回路５６０は、制御回路５０８ｂに異常を生じていると判定した場合には、主系の制御回路５０８ａによる制御系を保持したまま、制御回路５０８ｂが異常である旨をロジック回路５０８の内部のメモリに記憶させると良い。

また監視回路５６０は、Ｓ２において設定値以上に分周数（分周クロック）が変動したか否かを判定する。例えば、監視回路５６０は、主系の制御回路５０８ａの第１分周数と従系の制御回路５０８ｂの第２分周数との関係について、｜第１分周数−第２分周数｜が所定値Ａより大きく、且つ、分周数の時間変化量が所定値Ｂより大きいときには異常と判定する。前述した設定値に合わせて、異常を検出するための所定値Ａ、Ｂのレベルを変更可能に構成してもよい。

また監視回路５６０は、制御回路５０８ａ、５０８ｂのｎビット出力の何れかのビットが異なっていることを条件として異常と判定しても良いが、この場合、予め製造段階でメモリに記憶設定された正常値と比較して異常であるか否かを判定することが望ましい。また監視回路５６０は、分周数の変動方向が増減の何れかの一方向に所定回数以上継続していたり、分周数の変動方向が目標値とは逆方向に変化していることを検出したことを条件として、Ｓ２において設定値以上に分周数が変動したと判定しても良い。

監視回路５６０は、主系の制御回路５０８ａの出力に異常を生じていると判定したときには、従系の制御回路５０８ｂに制御系を切り替えると良い。これにより、監視回路５６０は、設定値以上に変動する場合の異常を監視できる。

また監視回路５６０は、連続する２回の分周数の設定タイミングで所定の閾値以上に分周数が変動したことを検出することでビット化けが生じているか否かを異常判定することもできる。

＜本実施形態のまとめ＞
本実施形態のロジック回路５０８によれば、ＰＬＬ回路１の分周器３の分周数の制御系を２重系にして異常を監視している。監視回路５６０を付加することで制御回路５０８ａ、５０８ｂを２重系にできると共に、故障発生時に制御系を切替えることができる。これにより、冗長回路を小面積にて構成できる。制御回路５０８ａ、５０８ｂを２重系に構成した形態を示したが、３重系以上に構成しても良い。

（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
第１実施形態のオフセット電流引抜部７と、第２実施形態のオフセット電流通電部２０７とを同一のＰＬＬ回路に構成しても良い。

前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。

本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

図面中、１、２０１、３０１はＰＬＬ回路、２はＶＣＯ、３は分周器、４は位相比較器、５はチャージポンプ、Ｉchaはチャージ電流、Ｉdisはディスチャージ電流、Ｎinは制御ノード、を示す。

Claims (7)

1. 制御ノードの入力制御電圧に基づく周波数の発振信号を出力するＶＣＯ（２）と、
   前記ＶＣＯの出力を分周する分周器（３）と、
   入力される基準クロックと前記分周器により分周された信号とを位相比較する位相比較器（４）と、
   前記位相比較器の位相比較出力に基づいて前記ＶＣＯの前記制御ノードにチャージ又はディスチャージする電流（Ｉcha、Ｉdis）を調整するチャージポンプ（５）と、を備え、
   前記チャージポンプの出力に基づいて前記ＶＣＯの出力周波数を前記基準クロックの周波数のＭ逓倍にロックさせるように構成されたＰＬＬ回路（１；２０１；３０１）であり、
   前記ＰＬＬ回路が所定の低周波数から所定の高周波数へロックさせる場合、前記チャージポンプは前記低周波数から前記高周波数へのロックを開始する第１タイミング（t1a）からチャージ電流（Ｉcha）を通電し、
   前記第１タイミングから所定時間（Ｔａａ）の後の第２タイミング（t2a）以降にて前記チャージ電流の所定割合のオフセット電流（Ｉoffa）を前記制御ノードから引き抜くことで前記位相比較器の前記位相比較出力を定常的な位相差となるように収束させるオフセット電流引抜部（７）、を備えるＰＬＬ回路。
2. 制御ノードの入力制御電圧に基づく周波数の発振信号を出力するＶＣＯ（２）と、
   前記ＶＣＯの出力を分周する分周器（３）と、
   入力される基準クロックと前記分周器により分周された信号とを位相比較する位相比較器（４）と、
   前記位相比較器の位相比較出力に基づいて前記ＶＣＯの前記制御ノードにチャージ又はディスチャージする電流（Ｉcha、Ｉdis）を調整するチャージポンプ（５）と、を備え、
   前記チャージポンプの出力に基づいて前記ＶＣＯの出力の周波数を前記基準クロックの周波数のＭ逓倍にロックさせるように構成されたＰＬＬ回路（１；２０１；３０１）であり、
   前記ＰＬＬ回路が所定の高周波数から所定の低周波数へロックさせる場合、前記チャージポンプは前記高周波数から前記低周波数へのロックを開始する第１タイミング（t1b）からディスチャージ電流（Ｉdis）を引き抜き、
   前記第１タイミングから所定時間（Ｔａｂ）の後の第２タイミング（t2b）以降にて前記ディスチャージ電流の所定割合のオフセット電流（Ｉoffb）を前記制御ノードに通電することで前記位相比較器の前記位相比較出力を定常的な位相差となるように収束させるオフセット電流通電部（２０７）、を備えるＰＬＬ回路。
3. 前記ＶＣＯの出力周波数を前記高周波数から前記低周波数に徐々に変化させ、その後、変調終了信号を出力することで前記低周波数から前記高周波数にロックさせるように周波数変調制御する周波数変調制御器（２０）を備え、
   前記周波数変調制御器から前記変調終了信号を入力した前記第１タイミングから前記所定時間を計測する時間計測部（２１）を接続して構成され、
   前記時間計測部により前記第１タイミングから前記所定時間を計測した前記第２タイミング以降に電流制御信号が前記オフセット電流引抜部に出力されると、前記オフセット電流引抜部は、前記電流制御信号を入力した前記第２タイミング以降において前記制御ノードから前記オフセット電流を引き抜く請求項１記載のＰＬＬ回路。
4. 前記ＶＣＯの出力周波数を前記低周波数から前記高周波数に徐々に変化させ、その後、変調終了信号を出力することで前記高周波数から前記低周波数にロックさせるように周波数変調制御する周波数変調制御器（２０）を備え、
   前記周波数変調制御器から前記変調終了信号を入力した前記第１タイミングから前記所定時間を計測する時間計測部（２１）を接続して構成され、
   前記時間計測部により前記第１タイミングから前記所定時間を計測した前記第２タイミング以降に電流制御信号が前記オフセット電流通電部に出力されると、前記オフセット電流通電部は、前記電流制御信号を入力した前記第２タイミング以降において前記制御ノードに前記オフセット電流を通電する請求項２記載のＰＬＬ回路。
5. 前記時間計測部により計測される前記所定時間は、外部より調整可能に構成されている請求項３又は４記載のＰＬＬ回路。
6. 前記所定時間は、
   前記ＶＣＯの出力を前記低周波数から前記高周波数へロックさせるときの周波数変化の時間積分が、前記ＰＬＬ回路の逓倍比Ｍ×前記オフセット電流（Ｉoffa）／前記チャージ電流（Ｉcha）により算出される値と等しくなる関係を満たすことに基づく時間に設定されている請求項１又は３記載のＰＬＬ回路。
7. 前記所定時間は、
   前記ＶＣＯの出力を前記高周波数から前記低周波数へロックさせるときの周波数変化の時間積分が、前記ＰＬＬ回路の逓倍比Ｍ×前記オフセット電流（Ｉoffb）／前記ディスチャージ電流（Ｉdis）により算出される値と等しくなる関係を満たすことに基づく時間に設定されている請求項２又は４記載のＰＬＬ回路。

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