CN115498997A - 用于测量延迟元件的延迟的电路和方法 - Google Patents
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Abstract
公开了一种用于测量延迟的电路和方法。根据实施方式，该电路包括：串联耦接的多个延迟元件，每个延迟元件包括输入节点和输出节点；多路复用器，其具有耦接至多个延迟元件中的每个延迟元件的输出节点的输入端；以及时间测量电路，其包括时间放大器以及耦接至时间放大器的输出端的计数器，该时间放大器具有耦接至多路复用器的输出端的输入端。
Description
技术领域
本发明总体上涉及用于测量延迟元件的延迟的系统和方法。
背景技术
延迟链电路广泛地用于许多电子应用中以用于各种设计目的。例如，延迟链电路可以以开环方式使用，以实现可编程延迟线，以用于匹配集成电路上的延迟路径，或者可以以闭环方式使用以实现环形振荡器，以用于锁相环(PLL)。
延迟链电路通常包括串联连接的若干延迟电路。如果单独的延迟电路中的一个或更多个具有可调节的延迟，则可以使由延迟链提供的延迟可编程。单独的延迟元件的可编程性以及每个单独延迟电路的输出的可用性使得延迟链电路适用于诸如倍频、相位内插和时钟/数据恢复的应用。例如，在倍频应用中，延迟链电路的各个相位输出可以被逻辑组合以提供输出时钟频率，该输出时钟频率是输入时钟频率的倍数。在时钟恢复应用中，可以基于适当的采样时间(例如，在最开放的数据“eye(眼睛)”的一部分处)来选择各个相位输出。
然而，诸如布局匹配、温度漂移和闪烁噪声的实际影响可能使各个延迟元件的延迟彼此偏离。虽然使用诸如DLL的电路的反馈控制可以应用于延迟链以保持延迟链的总延迟恒定，但每个单独延迟元件的延迟可能不匹配。这种不匹配可能降低依赖于各个延迟电路输出的应用的准确性。例如，基于延迟链的相位内插器的相位准确性和基于延迟链的时钟乘法器的占空比准确性随着延迟链的延迟元件之间的增加的不匹配而降低。
发明内容
根据实施方式，一种电路包括：串联地耦接的多个延迟元件，每个延迟元件包括输入节点和输出节点；多路复用器，其具有耦接至多个延迟元件的每个延迟元件的输出节点的输入；以及时间测量电路，其包括时间放大器以及耦接至时间放大器的输出的计数器，该时间放大器具有耦接至多路复用器的输出的输入。
根据另一实施方式，一种方法包括：选择性地将第一延迟元件的输出耦接至时间测量电路的输入；使用时间测量电路来测量第一延迟元件的延迟；选择性地将与第一延迟元件串联耦接的第二延迟元件的输出耦接至时间测量电路的输入；以及使用时间测量电路来测量第二延迟元件的延迟。
根据又一实施方式，一种电路包括：延迟线，其包括串联耦接的多个可调谐延迟电路，每个可调谐延迟电路包括具有调谐输入的可调谐延迟元件和组合电路，该组合电路被配置成产生具有与可调谐延迟元件的延迟成比例的脉冲宽度的脉冲信号；多路复用器，其具有耦接至多个可调谐延迟电路的每个可调谐延迟电路的组合电路的输出的输入；时间放大器，其耦接至多路复用器的输出；计数器，其耦接至时间放大器的输出，计数器被配置成通过对由时间放大器产生的相邻沿转变之间的时间段进行计数来产生时间延迟测量结果；以及调谐电路，其耦接在计数器的输出与多个可调谐延迟电路中的可调谐延迟电路的调谐输入之间。
附图说明
为了更完整地理解本发明及其优点，现在参照结合附图的以下描述，在附图中：
图1A示出了根据实施方式的延迟系统；图1B示出了图1A的延迟系统的时序图；图1C示出了实施方式时间放大器的增益相对于输入延迟的曲线图；并且图1D示出了根据另一实施方式的延迟系统；
图2A示出了实施方式时间放大器的示意图；并且图2B是示出图2A的时间放大器的操作的波形图；
图3A示出了提供控制器的进一步细节的图1A的延迟系统的更详细示意图；并且图3B示出了操作图3A的延迟系统的方法的流程图；
图4A示出了利用实施方式延迟电路的DLL系统；并且图4B示出了利用实施方式延迟电路的PLL；以及
图5示出了根据本发明的实施方式的方法的框图。
除非另有说明，否则不同图中对应的数字和符号一般指对应的部分。绘制这些图是为了清楚地说明优选实施方式的相关方面并且不一定按比例绘制。为了更清楚地说明某些实施方式，指示相同结构、材料或过程步骤的变化的字母可以跟在图号之后。
具体实施方式
下面详细讨论本优选实施方式的形成和使用。然而，应该理解，本发明提供了许多可应用的发明构思，这些发明构思可以在各种特定的上下文中实施。所讨论的具体实施方式仅用于说明形成和使用本发明的具体方式，并不限制本发明的范围。
在实施方式中，通过使用相同的时间数字转换器测量每个延迟元件的延迟来均衡各个延迟元件的延迟。在工作期间，使用时间数字转换器对延迟链中的第一延迟元件进行参考测量。使用时间数字转换器迭代地测量并修改其余延迟元件的延迟，直到各个延迟彼此匹配。在一些实施方式中，时间数字转换器包括时间放大器，其是实质上“放大”时间延迟的电路。例如，当时间放大器具有相对于彼此延迟第一时间延迟的至少两个沿的输入信号时，时间放大器产生具有相对于彼此延迟大于第一时间延迟的第二时间延迟的至少两个沿的输出信号。因为使用单个时间数字转换器进行相对延迟测量，因此可以有利地使用具有非线性传输特性的时间数字转换器来实现高度准确的延迟匹配。
实施方式的优点包括在无需使用高分辨率和复杂的模数转换器(ADC)和时间数字转换器(TDC)的情况下在延迟链中实现准确的延迟匹配的能力。因为使用了单个时间数字转换器，因此在存在工艺、电压和温度(PVT)变化以及布局失配变化的情况下，可以保持相关测量结果的匹配。有利地，在一些实施方式中，时间数字转换器不需要校准或外部时钟。此外，可以使用公共电源(例如，VDD/VSS)域来实现高准确性延迟匹配。
图1A示出了根据本发明的实施方式的延迟系统100。延迟系统100包括延迟线115，该延迟线115包括彼此串联耦接的可调谐延迟元件114(也称为可调谐延迟电路)。因此，延迟线的输入DIN与输出DOUT之间的总延迟是每个单独的可调谐延迟元件114的延迟之和。如图所示，与每个延迟元件114相关联的输入节点和输出节点DIN、D1、D2、......、DN-1和DOUT经由多路复用器112连接至时间数字转换器102，该多路复用器112被配置成将成对节点从延迟线115路由到时间数字转换器102的输入IN1和IN2。在实施方式中，时间数字转换器102被配置成测量节点IN1与IN2之间的时间延迟，并且在测量输出处提供指示所测量的时间延迟的数字值DVALUE。耦接至时间数字转换器102、多路复用器112和延迟线115的延迟元件114的控制器104(也被称为“调谐电路”)被配置成在相应的延迟控制输入处向对应的可调谐延迟元件114提供调谐值DADJ1、DADJ2、......、DADJN。
延迟线115包括N个可调谐延迟元件114，其中，N是2或更大的整数。在各种实施方式中，每个可调谐延迟元件可以使用本领域已知的可调谐延迟元件电路来实现。例如，可以使用例如电流饥饿型(starved)延迟元件或加载有数字可选电容的一个或更多个反相器来实现可调谐延迟元件114。每个可调谐延迟元件114也可以使用具有可选择数量的延迟级的一组延迟链来实现。在一些实施方式中，每个延迟元件可以使用具有可编程延迟的一个或更多个延迟元件和具有不可编程或静态延迟的一个或更多个延迟元件的组合来构造。每个延迟元件可以根据特定系统及其规格来提供反相或非反相输出。反相级可以例如在诸如依赖于反相信号来维持振荡条件的环形振荡器的应用中是有用的。
延迟线115可以包括在利用延迟线的任何系统中，该延迟线例如用于PLL或其他应用中的环形振荡器或时间数字转换器、或用于DLL的延迟线、相位内插器、偏斜调整电路、数字时间转换器、脉冲宽度调制器、异相发射器或其他电路。取决于特定应用，延迟线115可以包括奇数或偶数数量的延迟级。在一些实施方式中，每个可调谐延迟元件114还可以耦接至全局调谐信号GTUNE，该全局调谐信号同时调谐影响所有延迟元件的延迟。每个可调谐延迟元件114可以将全局调谐信号GTUNE与相应的调谐值(例如，DADJ1至DADJN)组合。在一些实施方式中，全局调谐信号GTUNE可以是数字信号或模拟信号。在全局调谐信号GTUNE是数字信号的情况下，可以将全局调谐信号GTUNE的值与每个单独的可调谐延迟元件的相应调谐值(例如，DADJ1至DADJN)求和。
时间数字转换器102包括时间放大器106、计数器108和采样电路110，该时间放大器106具有耦接至多路复用器112的输出的输入IN1和IN2。时间放大器106被配置成通过放大因数“放大”在输入IN1和IN2处提供的信号的时间延迟。例如，对于10的放大因数，如果输入IN1上的时钟沿出现在输入IN2上的时钟沿之后1ns，则输出信号START和STOP处的对应时钟沿将彼此相隔10ns。时间放大器106可以使用本领域已知的时间放大器电路来实现；然而，下面将参照图2A和图2B进一步详细地描述实施方式示例。计数器108被配置成在信号START生效(asserted)时使用输入IN1作为时钟信号开始计数，并且采样电路110被配置成在信号STOP生效时对计数器108的输出值CNT进行采样。在一些实施方式中，计数器108在信号STOP生效时被复位。由采样电路110采样得到的延迟测量值DVALUE表示在输入节点IN处存在的时钟周期的数量方面的信号START和STOP的生效之间经过的延迟。在本发明的替选实施方式中，计数器108的时钟输入耦接至与输入IN1处的监测的信号不同的单独时钟参考。
计数器108可以使用本领域已知的数字计数器电路来实现，该数字计数器电路包括但不限于二进制计数器、波纹计数器或格雷码计数器。例如，可以使用寄存器来实现采样电路110。在一些实施方式中，计数器108和采样电路110的功能可以使用被配置成在信号START生效时开始计数并且在信号STOP生效时停止计数的单个计数器来实现。
在各种实施方式中，控制器104监测延迟测量值DVALUE并调整耦接至可调谐延迟元件114的调谐输入的调谐值DADJ1、DADJ2、......、DADJN，直到可调谐延迟元件114的延迟彼此匹配。控制器104可以用于测量第一可调谐延迟元件的延迟作为参考延迟值，并且调整其余延迟元件的延迟，直到它们与参考延迟值匹配。在一些实施方式中，该过程可以涉及：使用多路复用器112结合选择的信号SEL来将每个单独的可调谐延迟元件的输入和输出路由到时间数字转换器102的输入IN1和IN2；监测延迟测量值DVALUE；以及更新可调谐延迟元件114的调谐值DADJ1、DADJ2、......、DADJN。在一些实施方式中，控制器104更新可调谐延迟元件114的调谐值DADJ1、DADJ2、......、DADJN，直到与每个可调谐延迟元件对应的延迟测量值DVALUE彼此匹配或在彼此的预定范围内。调谐值DADJ1、DADJ2、......、DADJN的调整可以在预定时间(例如，在上电期间)执行以及/或者可以在后台连续执行。
图1B示出了图示延迟系统100的时间数字转换器102的操作的时序图。如图所示，输入信号IN1和IN2相对于彼此延迟了短的时间Δtin，并且输入信号START和STOP相对于彼此延迟了长的时间Δtout。更具体地，信号IN1在时间t1处具有上升沿，随后是信号IN2在时间t2处的上升沿。作为响应，信号START在时间t3处具有上升沿，随后是信号STOP在时间t4处的上升沿。计数器108的输出CNT在信号IN1的第二个上升沿处开始递增。响应于信号STOP的上升沿，在时间t4之后将CNT的值(在这种情况下其为15)传送至采样电路110。所得到的CNT值表示信号IN1在信号START生效时的时间t3与信号STOP生效时的时间t4之间的时钟周期数量。换言之，计数器108被配置成通过对由时间放大器106产生的相邻沿转变之间的时间段进行计数来产生时间延迟测量结果。该时间延迟测量结果的该值与输入信号IN1与IN2之间的时间延迟Δtin成比例。
本发明的实施方式的一个优点是可调谐延迟元件114的延迟是基于相对延迟测量而不是绝对延迟测量来均衡的。由于相同的时间数字转换器电路用于所有延迟测量，因此这些相对测量将具有相对于彼此的高相对准确性。因此，具有诸如图1C所示的响应的非线性输入输出响应的时间放大器可以用于实现高准确性。图1C示出了根据实施方式的时间放大器的增益152相对于输入延迟的曲线图。可以看出，小延迟的增益高于长延迟的增益。例如，在输入延迟为1ns时，增益为约2000。因此，对于大约1ns的输入延迟，时间放大器将产生约2000ns的输出延迟。应当理解，图1C中描绘的曲线图只是许多可能的时间放大器响应函数的示例，这是因为响应曲线的形状将取决于时间放大器电路拓扑及其电路部件的值。在替选实施方式中，可以使用具有不同响应特性的时间放大器。
图1D示出了根据本发明的另一实施方式的延迟系统170。延迟系统170类似于图1A中描绘的延迟系统100，除了组合电路172耦接在每个延迟元件114与多路复用器112之间。如所示的，每个组合网络为每个延迟元件114得出组合信号C1、C2、……、CN-1，其将每个延迟元件114的输入信号和输出信号组合为单脉冲信号，该单个脉冲信号具有与其相应延迟元件的延迟成比例的脉冲宽度。在一些实施方式中，组合电路172可以使用异或(XOR)逻辑门来实现。在这样的实施方式中，复用器112被配置成在时间数字转换器102的输入处将组合的信号C1、C2、......、CN-1中的单个信号路由到信号IN1。信号IN2可以使用如所示的反相器174来得出。在时间放大器106被配置成具有单个输入(例如，输出延迟与输入脉冲宽度成比例)的实施方式中，可以省略反相器174。还应当理解，本文描述的任何实施方式可以适用于包括耦接至各个可调谐延迟元件114的输出的组合电路172。
图2A示出了耦接至计数器108的时间放大器106的实施方式电路实现。时间放大器106包括耦接至输出级204的输入级202。输入级202被配置为交叉耦接的锁存电路，其包括：第一反相器，该第一反相器包括具有耦接至输入信号节点IN1的栅极的PMOS晶体管M5和NMOS晶体管M3；以及第二反相器，该第二反相器包括耦接至输入信号节点IN2的PMOS晶体管M6和NMOS晶体管M4。交叉耦接的NMOS晶体管M1和M2具有分别在节点rb和db处耦接至NMOS晶体管M3的源极和M4的源极的漏极，以及分别在节点da和ra处耦接至NMOS晶体管M4的漏极和M3的漏极的栅极。输出级204包括：第一反相器，该第一反相器包括具有耦接至输入级202的节点ra的栅极和耦接至节点START的输出的PMOS晶体管M9和NMOS晶体管M7；以及第二反相器，该第二反相器包括具有耦接至输入级202的节点da的栅极和耦接至节点STOP的输出的PMOS晶体管M10和NMOS晶体管M8。
在工作期间，如图2B所示的一系列波形图所示，时间放大器106的增益由锁存电路在其处于亚稳态时的缓慢响应来提供。顶部轴线包含节点IN1(迹线212)和IN2(迹线214)处的电压相对于时间的曲线；中间轴线包含输入级202的输出节点ra(轨迹216)和da(轨迹218)相对于时间的曲线，并且底部轴线包含输出级204的输出节点START(轨迹222)和STOP(轨迹224)的曲线。
如所示的，当输入信号IN1(迹线212)在时间tl处生效时，节点ra(迹线216)处的电压以第一速率下降。然而，当输入信号IN2此后在时间t2处生效时，节点ra(迹线216)处的电压以较慢的速率下降，并且节点da(迹线218)处的电压也以较慢的速率下降。节点ra和da的较慢的放电速率是由于这些节点处的电压降低，这降低了交叉耦接的NMOS晶体管M1和M2的导电性。
当节点ra(迹线216)处的电压达到阈值T2(其是包括NMOS晶体管M7和PMOS晶体管M9的输出级204的反相器的阈值)时，输出节点START(迹线222)处的电压在时间t3处变高。在稍后的时间处，当节点da(迹线218)达到阈值T2(其是包括NMOS晶体管M8和PMOS晶体管M10的输出级204的反相器的阈值)时，输出节点STOP(迹线224)处的电压也在时间t4处变高。然而，由于输入级202的响应相对慢，时间t4与t3之间的时间差(例如，Δtout)远大于时间t2与t1之间的时间差(例如，Δtin)，因此赋予时间放大器106增益。
应当理解，以上关于图2A和图2B描述的时间放大器106的实现是许多可能的时间放大器实现的一个示例。在替选实施方式中，可以使用其他时间放大器结构，包括本领域已知的时间放大器电路。例如，在一些实施方式中，可以使用利用组合的延迟元件、延迟元件链、其他配置或其组合的时间放大器。
图3A示出了延迟系统100，其与以上关于图1A描述的延迟系统100相同，除了表示控制器104的块还包括可能的实施方式实现的框图。如所示的，控制器104包括解复用器302和304、存储器306、加法器308(也称为“减法器”)、积分器310、控制逻辑312。在替选实施方式中，积分器310可以由诸如比例积分(PI)、比例积分微分(PID)控制器的另一控制器或本领域已知的被配置成减少工作期间的误差信号ERROR的另一合适的控制器结构替换。在工作期间，控制逻辑使选择信号SEL递增，以根据下面关于图3B描述的状态机，经由多路复用器112相继地对每个延迟元件114进行延迟测量。解复用器304将测量值Dvalue路由到存储器306或加法器308。在图3A描绘的实施方式中，当SEL＝0时，将Dvalue路由到存储器306以用作参考元素，其对应于延迟线115中的第一可调谐延迟元件114。路由至存储器306的值可以存储在其中。应当理解，选择SEL＝0用于参考元件选择仅用于说明的目的。在替选实施方式中，其他延迟元件114的延迟测量结果可以存储在存储器306中以用作参考测量结果。在这种情况下，当选择信号SEL是除零之外的另一预定值时，解复用器304可以用于将测量值Dvalue路由到存储器306。
对于除零之外的选择信号值，将测量值Dvalue路由到加法器308，该加法器308从存储器306中的参考延迟测量值中减去当前延迟测量值以形成误差信号ERROR。该误差信号ERROR表示当前选择的延迟元件114的延迟测量值Dvalue与参考延迟元件114的测量的延迟值之间的差。该误差信号由积分器310积分，该积分器310向所选择的延迟元件114提供编程值以设置其延迟值。在一些实施方式中，对于被编程的每个对应的可调谐延迟元件114，编程值可以存储在单独的寄存器中。在一些实施方式中，加法器308可以用比较器替换，该比较器被配置成将存储器306的输出与测量的延迟值进行比较。
在工作期间，控制逻辑312：迭代地使存储器306存储与参考延迟元件114对应的延迟测量结果Dvalue；相继地获得每个延迟元件114的测量的延迟值；得出每个延迟元件的误差值ERROR(表示当前选择的延迟元件114的延迟与参考延迟元件114匹配的程度)；对误差值ERROR进行积分；并将积分值提供给每个选择的延迟元件114作为延迟编程值。这些积分值可以存储在与每个延迟元件114对应的单独的寄存器(未示出)中。
在一些实施方式中，控制逻辑312调整每个选择的延迟元件，直到测量的延迟值Dvalue与存储在存储器306中的测量的参考延迟相匹配。替选地，调整每个选择的延迟元件114的延迟，直到测量的延迟在存储在存储器306中的参考延迟的预定范围内。在一些实施方式中，调整每个选择的延迟元件114的延迟以使误差值ERROR最小化。
图3B示出了可以由图3A中所示的控制逻辑312实施的方法350的框图。在步骤352期间，使选择信号SEL递增，并且在步骤354中，将选择的延迟输出发送至时间数字转换器102。使选择信号SEL递增有效地将下一个可调谐延迟元件114的输出经由多路复用器112路由到时间数字转换器102的输入，这允许由时间数字转换器102测量对应的选择的可调谐延迟元件114。在步骤356中，确定SEL的当前值是否等于参考值。在图3B的框图中，该参考值为零。然而，在替选实施方式中，可以使用不同的参考值。如果SEL的当前值等于参考值，则在步骤358中将测量的延迟值Dvalue存储在存储器306中。该方法返回进行至步骤352，以在参考延迟已存储在存储器306中之后使选择信号SEL递增到另外的值。另一方面，如果选择信号SEL的当前值不等于参考值，则该方法进行至步骤360，在该步骤360中从存储在存储器306中的参考延迟中减去测量的延迟。在一些实施方式中，该减法是使用图3A中所示的加法器308来执行的。
接下来，在步骤362中，确定是否已达到预定状态。在一些实施方式中，该确定可能需要：(1)确定测量的延迟值是否等于参考延迟值(其中减去的值为零)；(2)确定减去的值是否在预定误差范围内；或者(3)确定减去的值是否表示最小误差。如果步骤362确定已达到该状态，则在步骤368中冻结与所选择的延迟元件相关联的值PROG。在一些实施方式中，通过将PROG的当前值存储在寄存器中来冻结该值。另一方面，如果未达到该状态，则例如使用积分器310对在步骤360中计算的差进行积分。如以上所提及的，积分器310可以由另一合适的控制器结构替换，在这种情况下，步骤360将需要计算实现的控制器结构/算法的下一个输出值。接下来，在步骤366中，将积分的差作为调谐信号应用至选择的延迟元件。在一些实施方式中，如图3A所示，这通过经由解复用器302将积分器输出PROG应用至选择的延迟元件114来实现。然后，该方法返回进行至步骤360，在这种情况下，再次从存储在存储器中的参考延迟中减去所选择的延迟单元的新测量结果。重复步骤360、362、364和366，直到步骤362确定已经达到状态。
在一些实施方式中，在连续的基础上执行方法350，以为延迟线115提供背景校准。替选地，方法350可以针对SEL的每个值运行预定次数，然后停止，然后周期性地重新运行。例如，方法350可以在延迟系统100上电时运行，然后以预定时间间隔运行。在一些实施方式中，方法350基于环境测量而重新运行。例如，系统可以感测可能影响延迟元件114的标称延迟值的条件例如温度变化，并且然后重新运行方法350以确保延迟元件114的延迟保持匹配。
如以上所提及的，实施方式延迟系统可以用于实现多种系统。图4A和图4B示出了两个这样的示例系统。图4A示出了实施方式DLL并且图4B示出了实施方式PLL。
图4A示出了根据本发明的实施方式的DLL系统400。系统400包括上述延迟系统100的部件，其中添加了相位检测器406和DLL数字电路系统404。DLL相位检测器可以使用本领域已知的相位检测器(PD)电路或相频(PFD)检测器电路来实现。如所示出的，相位检测器406连接至延迟线115的输入IN和延迟线115的输出OUT，并且被配置成向DLL电路系统404提供指示输入DIN和输出DOUT之间的相位差的相位比较信号PDOUT。
DLL电路系统404可以包括用于模拟实现的模拟环路滤波器和电荷泵，或者可以包括用于数字实现的数字环路滤波器。在模拟实现中，DLL电路系统的输出是用于全局调谐信号GTUNE的模拟电压。在工作期间，DLL的环路增益降低了由相位比较信号PDOUT表示的相位误差，使得DOUT和DIN的相位彼此匹配。在这种状况下，延迟线115的总延迟等于输入D1处提供的时钟周期的倍数。
图4B示出了根据本发明的实施方式的PLL系统430。系统400包括上述延迟系统100的部件，其中添加了相位检测器434和PLL电路系统432以及分频器436。此外，输出DOUT连接至输入DIN，使得延迟线115形成环形振荡器。可以使用本领域中已知的相位检测器(PD)电路和/或相频(PFD)检测器电路来实现相位检测器434。可以使用本领域已知的预分频器和分频器电路来实现分频器436。在一些实施方式中，分频器436可以包括可编程分频器和/或可编程小数分频器。相位检测器434具有连接至分频器436的输出和参考时钟输入REF的相位检测输入，并且被配置成向PLL电路系统432提供指示参考时钟REF和分频器436的输出之间的相位差的相位比较信号PDOUT。
PLL电路系统432可以包括用于模拟实现的模拟环路滤波器和电荷泵，或者可以包括用于数字实现的数字环路滤波器。在模拟实现中，PLL电路系统432的输出是用于全局调谐信号GTUNE的模拟电压。在工作期间，PLL的环路增益降低了由相位比较信号PDOUT表示的相位误差，使得参考时钟REF的相位与分频器436的分频输出的相位彼此匹配。在这种状况下，DOUT处的时钟信号的输出频率是节点REF处的参考时钟的频率乘以分频器436的分频比。例如，如果参考时钟REF的频率为10MHz并且分频比为100，则节点DOUT处的环形振荡器的输出频率为1GHz。
应当理解，图4A中所示的DLL 400的配置和图4B中所示的PLL 430的配置仅仅是可以使用实施方式延迟线来实现的DLL和PLL的具体示例。在替选实施方式中，可以使用实施方式延迟线来实现其他DLL或PLL结构。此外，实施方式延迟线也可以用于实现利用延迟线的其他电路，例如时钟去偏斜电路、相位内插器等。
图5示出了根据本发明的实施方式的测量具有多个延迟元件的延迟电路的延迟的方法的框图。在步骤502中，第一延迟元件的输出耦接至时间测量电路的输入。在一些实施方式中，可以使用诸如图1A、图1D、图3A、图4A和图4B中所示的多路复用器112的电路来实现选择性耦接。此外，在一些实施方式中，第一延迟元件的输入也可以耦接至时间测量电路的输入。
接下来，在步骤504中，使用时间测量电路来测量第一延迟元件的延迟。可以使用如以上关于图1A、图1D、图3A、图4A和图4B的实施方式所描述的时间数字转换器来实现时间测量电路。
在步骤506中，将与第一延迟元件串联耦接的第二延迟元件的输出耦接至时间测量电路的输入。同样，可以使用诸如图1A、图1D、图3A、图4A和图4B所示的多路复用器112的电路来实现选择性耦接。类似于步骤502，在一些实施方式中，也可以将第二延迟元件的输入耦接至时间测量电路的输入。在步骤508中，使用时间测量电路来测量第二延迟元件的延迟。
本文中具体描述的实施方式可以使用包括NMOS和PMOS器件的互补金属氧化物半导体工艺(CMOS)来实现。例如，可以使用双极工艺，其中MOS晶体管由双极结晶体管(BJT)替代，和/或可以使用BiCMOS工艺，其中MOS晶体管中的一些或全部由双极结晶体管替代。在另外的实施方式中，也可以使用其他工艺。
此处总结了本发明的实施方式。其他实施方式也可以根据本文提交的说明书和权利要求的整体来理解。
示例1。一种电路，包括：串联耦接的多个延迟元件，每个延迟元件包括输入节点和输出节点；多路复用器，其具有耦接至多个延迟元件中的每个延迟元件的输出节点的输入；以及时间测量电路，其包括时间放大器和耦接至时间放大器的输出的计数器，时间放大器具有耦接至多路复用器的输出的输入。
示例2。根据示例1的电路，其中，时间测量电路包括交叉耦接的锁存电路。
示例3。根据示例1或2中一项的电路，其中，每个延迟元件具有可调谐延迟并且还包括延迟控制输入。
示例4。根据示例3的电路，还包括调谐电路，调谐电路耦接在时间测量电路与多个延迟元件中的每个延迟元件的延迟控制输入之间，调谐电路被配置成：使多路复用器将多个延迟元件中的选择的延迟元件的输入节点和输出节点耦接至时间放大器的输入；使时间测量电路测量从所选择的延迟元件的输入节点到输出节点的延迟；以及基于所测量的延迟来调整所选择的延迟元件的可调谐延迟。
示例5。根据示例4的电路，其中，调谐电路还被配置成：相继地使多路复用器将多个延迟元件中的每个延迟元件的输入节点和输出节点耦接至时间放大器的输入；以及相继地使时间测量电路测量每个延迟元件的输入节点到输出节点的延迟，以获得每个延迟元件的延迟测量结果。
示例6。根据示例5的电路，其中，调谐电路还被配置成相继地调整多个延迟元件中的至少一个延迟元件的延迟，直到至少一个延迟元件的延迟在预定范围内。
示例7。根据示例5至6中一项的电路，其中，调谐电路还被配置成相继地调整多个延迟元件中的至少一个延迟元件的延迟，直到每个延迟元件的延迟基本上彼此匹配。
示例8。根据示例5至7中一项的电路，其中，调谐电路还被配置成相继地调整多个延迟元件中的至少一个延迟元件的延迟以匹配多个延迟元件中的参考延迟元件的测量延迟。
示例9。根据示例5至8中一项的电路，其中，调谐电路还包括：存储器，其被配置成存储参考元件的测量延迟；减法器，其被配置成确定存储在存储器中的测量延迟与至少一个延迟元件的延迟的测量结果之间的差；以及积分器，其耦接在减法器的输出与多个延迟元件的延迟控制输入之间。
示例10。根据示例1至9中一项的电路，其中，每个延迟元件包括组合电路，组合电路具有耦接至每个延迟元件的输入节点和每个延迟元件的输出节点的输入以及耦接至多路复用器的输入的输出。
示例11。根据示例1至10中一项的电路，其中，每个延迟元件包括多个第一延迟元件。
示例12。根据示例1至11中一项的电路，其中，多个延迟元件以环形振荡器配置布置。
示例13。根据示例1至12中一项的电路，其中，多路复用器还包括耦接至每个延迟元件的输入节点的输入。
示例14。一种方法，包括：选择性地将第一延迟元件的输出耦接至时间测量电路的输入；使用时间测量电路来测量第一延迟元件的延迟；选择性地将与第一延迟元件串联耦接的第二延迟元件的输出耦接至时间测量电路的输入；以及使用时间测量电路来测量第二延迟元件的延迟。
示例15。根据示例14的方法，还包括：选择性地将第一延迟元件的输入耦接至时间测量电路的输入；以及选择性地将第二延迟元件的输入耦接至时间测量电路的输入。
示例16。根据示例14或15中一项的方法，还包括：在将第一延迟元件的输入和输出选择性地耦接至时间测量电路的输入之前，将第一延迟元件的输入和输出组合成第一组合信号；以及在将第二延迟元件的输入和输出选择性地耦接至时间测量电路的输入之前，将第二延迟元件的输入和输出组合成第二组合信号。
示例17。根据示例14至16中一项的方法，还包括：基于第一延迟元件的测量延迟和第二延迟元件的测量延迟来调整第二延迟元件的延迟。
示例18。根据示例14至17中一项的方法，还包括：将第一延迟元件的测量延迟存储在存储器中，并且在调整第二延迟元件的延迟之前，将第二延迟元件的测量延迟与存储在存储器中的第一延迟元件的测量延迟进行比较。
示例19。根据示例14至18中一项的方法，其中，使用时间测量电路来测量第一延迟元件的延迟包括：使用时间放大器来放大第一延迟元件的输入与输出之间的时间延迟，以形成放大的时间延迟；以及使用计数器来测量经放大的时间延迟。
示例20。一种电路，包括：延迟线，其包括串联耦接的多个可调谐延迟电路，每个可调谐延迟电路包括具有调谐输入的可调谐延迟元件和组合电路，该组合电路被配置成产生具有与可调谐延迟元件的延迟成比例的脉冲宽度的脉冲信号；多路复用器，其具有耦接至多个可调谐延迟电路的每个可调谐延迟电路的组合电路的输出的输入；时间放大器，其耦接至多路复用器的输出；计数器，其耦接至时间放大器的输出，计数器被配置成通过对由时间放大器产生的相邻沿转变之间的时间段进行计数来产生时间延迟测量结果；以及调谐电路，其耦接在计数器的输出与多个可调谐延迟电路中的可调谐延迟电路的调谐输入之间。
示例21。根据示例20的电路，其中，时间放大器包括交叉耦接的锁存电路。
示例22。根据示例20或21中一项的电路，其中，调谐电路被配置成基于由计数器产生的时间延迟测量结果来相继地调整多个可调谐延迟元件的延迟。
虽然已经参考说明性实施方式描述了本发明，但是该描述不旨在以限制意义进行解释。在参考了本说明书之后，对本领域技术人员而言，说明性实施方式的各种修改和组合以及本发明的其他实施方式将是明显的。因此，所附权利要求意在涵盖任何这样的修改或实施方式。
Claims (22)
1.一种用于测量延迟的电路，包括：
串联耦接的多个延迟元件，每个延迟元件包括输入节点和输出节点；
多路复用器，其具有耦接至所述多个延迟元件中的每个延迟元件的输出节点的输入端；以及
时间测量电路，其包括时间放大器和耦接至所述时间放大器的输出端的计数器，所述时间放大器具有耦接至所述多路复用器的输出端的输入端。
2.根据权利要求1所述的电路，其中，所述时间测量电路包括交叉耦接的锁存电路。
3.根据权利要求1所述的电路，其中，每个延迟元件具有可调谐延迟并且还包括延迟控制输入端。
4.根据权利要求3所述的电路，还包括调谐电路，所述调谐电路耦接在所述时间测量电路与所述多个延迟元件中的每个延迟元件的延迟控制输入端之间，所述调谐电路被配置成：
使所述多路复用器将所述多个延迟元件中的选择的延迟元件的输入节点和输出节点耦接至所述时间放大器的输入端；
使所述时间测量电路测量从所选择的延迟元件的所述输入节点到所述输出节点的延迟；以及
基于所测量的延迟来调整所选择的延迟元件的可调谐延迟。
5.根据权利要求4所述的电路，其中，所述调谐电路还被配置成：
相继地使所述多路复用器将所述多个延迟元件中的每个延迟元件的所述输入节点和所述输出节点耦接至所述时间放大器的输入端；以及
相继地使所述时间测量电路测量每个延迟元件的所述输入节点到所述输出节点的延迟，以获得每个延迟元件的延迟测量结果。
6.根据权利要求5所述的电路，其中，所述调谐电路还被配置成相继地调整所述多个延迟元件中的至少一个延迟元件的延迟，直到所述至少一个延迟元件的延迟在预定范围内。
7.根据权利要求5所述的电路，其中，所述调谐电路还被配置成相继地调整所述多个延迟元件中的至少一个延迟元件的延迟，直到每个延迟元件的延迟彼此匹配。
8.根据权利要求5所述的电路，其中，所述调谐电路还被配置成相继地调整所述多个延迟元件中的至少一个延迟元件的延迟，以匹配所述多个延迟元件的参考延迟元件的测量的延迟。
9.根据权利要求8所述的电路，其中，所述调谐电路还包括：
存储器，其被配置成存储所述参考延迟元件的测量的延迟；
减法器，其被配置成确定存储在所述存储器中的所述测量的延迟与所述至少一个延迟元件的延迟的测量结果之间的差；以及
积分器，其耦接在所述减法器的输出端与所述多个延迟元件的延迟控制输入端之间。
10.根据权利要求1所述的电路，其中，每个延迟元件包括组合电路，所述组合电路具有耦接至该延迟元件的输入节点和输出节点的输入端以及耦接至所述多路复用器的输入端的输出端。
11.根据权利要求1所述的电路，其中，每个延迟元件包括多个第一延迟元件。
12.根据权利要求1所述的电路，其中，所述多个延迟元件以环形振荡器配置而被布置。
13.根据权利要求1所述的电路，其中，所述多路复用器还包括耦接至每个延迟元件的输入节点的输入端。
14.一种用于测量延迟的方法，包括：
选择性地将第一延迟元件的输出端耦接至时间测量电路的输入端；
使用所述时间测量电路来测量所述第一延迟元件的延迟；
选择性地将与所述第一延迟元件串联耦接的第二延迟元件的输出端耦接至所述时间测量电路的输入端；以及
使用所述时间测量电路来测量所述第二延迟元件的延迟。
15.根据权利要求14所述的方法，还包括：
选择性地将所述第一延迟元件的输入端耦接至所述时间测量电路的输入端；以及
选择性地将所述第二延迟元件的输入端耦接至所述时间测量电路的输入端。
16.根据权利要求15所述的方法，还包括：
在将所述第一延迟元件的输入端和输出端选择性地耦接至所述时间测量电路的输入端之前，将所述第一延迟元件的输入和输出组合成第一组合信号；以及
在将所述第二延迟元件的输入端和输出端选择性地耦接至所述时间测量电路的输入端之前，将所述第二延迟元件的输入和输出组合成第二组合信号。
17.根据权利要求14所述的方法，还包括：基于所述第一延迟元件的测量的延迟和所述第二延迟元件的测量的延迟来调整所述第二延迟元件的延迟。
18.根据权利要求17所述的方法，还包括：将所述第一延迟元件的测量的延迟存储在存储器中，并且在调整所述第二延迟元件的延迟之前，将所述第二延迟元件的测量的延迟与存储在所述存储器中的所述第一延迟元件的测量的延迟进行比较。
19.根据权利要求14所述的方法，其中，使用所述时间测量电路测量所述第一延迟元件的延迟包括：
使用时间放大器来放大所述第一延迟元件的输入与输出之间的时间延迟，以形成放大的时间延迟；以及
使用计数器来测量经放大的时间延迟。
20.一种用于测量延迟的电路，包括：
延迟线，其包括串联耦接的多个可调谐延迟电路，每个可调谐延迟电路包括具有调谐输入端的可调谐延迟元件和组合电路，所述组合电路被配置成产生具有与所述可调谐延迟元件的延迟成比例的脉冲宽度的脉冲信号；
多路复用器，其具有耦接至所述多个可调谐延迟电路的每个可调谐延迟电路的所述组合电路的输出端的输入端；
时间放大器，其耦接至所述多路复用器的输出端；
计数器，其耦接至所述时间放大器的输出端，所述计数器被配置成通过对由所述时间放大器产生的相邻沿转变之间的时间段进行计数，来产生时间延迟测量结果；以及
调谐电路，其耦接在所述计数器的输出端与所述多个可调谐延迟电路的多个可调谐延迟元件的调谐输入端之间。
21.根据权利要求20所述的电路，其中，所述时间放大器包括交叉耦接的锁存电路。
22.根据权利要求20所述的电路，其中，所述调谐电路被配置成基于由所述计数器产生的时间延迟测量结果，来相继地调整所述多个可调谐延迟元件的延迟。
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