JP2019146104A - Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法 - Google Patents

Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法 Download PDF

Info

Publication number
JP2019146104A
JP2019146104A JP2018030840A JP2018030840A JP2019146104A JP 2019146104 A JP2019146104 A JP 2019146104A JP 2018030840 A JP2018030840 A JP 2018030840A JP 2018030840 A JP2018030840 A JP 2018030840A JP 2019146104 A JP2019146104 A JP 2019146104A
Authority
JP
Japan
Prior art keywords
mode
pll circuit
output
charge pump
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018030840A
Other languages
English (en)
Other versions
JP6906460B2 (ja
Inventor
泰之 平工
Yasuyuki Heiko
泰之 平工
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018030840A priority Critical patent/JP6906460B2/ja
Priority to US16/250,414 priority patent/US10476511B2/en
Publication of JP2019146104A publication Critical patent/JP2019146104A/ja
Application granted granted Critical
Publication of JP6906460B2 publication Critical patent/JP6906460B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

【課題】速やかに位相をロックさせることが可能なＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路２は、位相比較器１１と、チャージポンプ１２，１３と、チャージポンプ１２の出力電流から第１制御電圧を生成するフィルタ１５と、ノードＮ１の電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ１８と、高速ロックモードの場合、ノードＮ１に基準電圧Ｖｒｅｆを出力し、ノードＮ２にチャージポンプ１３の出力電流を出力し、通常ロックモードの場合、ノードＮ１にチャージポンプ１３の出力電流を出力し、ノードＮ２にコンパレータ１８による比較結果を出力する、スイッチ部と、ノードＮ１の電流を積分して第２制御電圧を生成する第２フィルタ１６と、ノードＮ２の電流を積分して第３制御電圧を生成する第３フィルタ１７と、第１〜第３制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振器１９と、を備える。【選択図】図２３

Description

本発明は、ＰＬＬ回路、それを備えた半導体装置、及び、ＰＬＬ回路の制御方法に関し、例えば、速やかに位相をロックさせるのに適したＰＬＬ回路、それを備えた半導体装置、及び、ＰＬＬ回路の制御方法に関する。
ＰＬＬ回路には、出力クロック信号のジッタをできるだけ小さくすることが求められている。このような要求に対する解決策が特許文献１に開示されている。
特許文献１に開示されたＰＬＬ回路は、基準信号と発振信号のフィードバック信号とを比較する位相比較器と、位相比較器の比較結果に応じた電流をそれぞれ出力する第１及び第２チャージポンプと、第１チャージポンプの出力電流に基づき発生する信号をフィルタリングして第１電圧信号を生成する積分フィルタと、第２チャージポンプの出力電流に基づき発生する信号をフィルタリングして第２電圧信号を生成するリップルフィルタと、積分フィルタによって生成された第１電圧信号と基準電圧とを比較するコンパレータと、コンパレータの比較結果をフィルタリングして第３電圧信号を生成する第２の積分フィルタと、第１〜第３電圧信号に応じた発振周波数の発振信号を生成する電圧制御発振回路と、を備える。それにより、このＰＬＬ回路は、第３電圧信号によって発振周波数のオフセット成分を調整することができるため、発振信号（出力クロック信号）のジッタの増大を抑制することができるものと考えられる。
特許第５４４８８７０号公報
ところで、関連技術のＰＬＬ回路の場合、第３電圧信号による発振周波数の制御の応答速度は、ＰＬＬ回路の安定性を確保するため、第１及び第２電圧信号による発振周波数の制御の応答速度よりも十分に遅く設定される必要がある。そのため、関連技術のＰＬＬ回路の構成では、ＰＬＬ回路を起動してから、第３電圧信号による発振周波数の制御が完了した後に、位相がロックされるため、速やかに位相をロックさせることができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、ＰＬＬ回路は、基準クロック信号及び帰還クロック信号のそれぞれの位相を比較する位相比較器と、前記位相比較器による比較結果に応じた第１電流を生成する第１チャージポンプと、前記位相比較器による比較結果に応じた第２電流を生成する第２チャージポンプと、前記第１電流に基づいて生成される電圧からリップルノイズが除去された第１制御電圧を生成する第１フィルタと、第１ノードの電圧と、基準電圧と、を比較するコンパレータと、第１モードの場合、前記第１ノードに対して前記基準電圧を選択して出力し、かつ、第２ノードに対して前記第２電流を選択して出力し、第２モードの場合、前記第１ノードに対して前記第２電流を選択して出力し、かつ、前記第２ノードに対して前記コンパレータによる比較結果を選択して出力する、スイッチ部と、前記第１ノードに流れる電流を積分することで第２制御電圧を生成する第２フィルタと、前記第２ノードに流れる電流を積分することで第３制御電圧を生成する第３フィルタと、前記第１〜前記第３制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振器と、前記出力クロック信号を分周して前記帰還クロック信号として出力する分周器と、を備える。
他の実施の形態によれば、ＰＬＬ回路の制御方法は、基準クロック信号及び帰還クロック信号のそれぞれの位相を比較して比較結果を出力し、前記比較結果に応じた第１電流を生成し、前記比較結果に応じた第２電流を生成し、前記第１電流に基づいて生成される電圧からリップルノイズが除去された第１制御電圧を生成し、第１モードの場合、前記基準電圧を選択して第１ノードに対して出力するとともに前記第２電流を選択して第２ノードに対して出力し、第２モードの場合、前記第２電流を選択して前記第１ノードに対して出力するとともに、前記第１ノードの電圧と基準電圧との比較結果を選択して前記第２ノードに対して出力し、前記第１ノードに流れる電流を積分することで第２制御電圧を生成し、前記第２ノードに流れる電流を積分することで第３制御電圧を生成し、前記第１〜前記第３制御電圧に応じた周波数の出力クロック信号を生成し、前記出力クロック信号を分周して前記帰還クロック信号として出力する。
前記一実施の形態によれば、速やかに位相をロックさせることが可能なＰＬＬ回路、それを備えた半導体装置、及び、ＰＬＬ回路の制御方法を提供することができる
実施の形態１にかかるＰＬＬ回路の構成例を示す図である。 図１に示すＰＬＬ回路に設けられた位相比較器の構成例を示す図である。 図１に示すＰＬＬ回路に設けられた第１のチャージポンプの構成例を示す図である。 図１に示すＰＬＬ回路に設けられた第１のフィルタの構成例を示す図である。 図１に示すＰＬＬ回路に設けられた第２のチャージポンプの第１の構成例を示す図である。 図５に示す第２のチャージポンプの動作を示すタイミングチャートである。 図１に示すＰＬＬ回路に設けられた第２のチャージポンプの第２の構成例を示す図である。 図７に示す第２のチャージポンプの動作を示すタイミングチャートである。 図１に示すＰＬＬ回路に設けられた第２のチャージポンプの第３の構成例を示す図である。 図９に示す第２のチャージポンプの動作を示すタイミングチャートである。 図１に示すＰＬＬ回路に設けられた第２のフィルタの構成例を示す図である。 図１に示すＰＬＬ回路に設けられた第３のチャージポンプの第１の構成例を示す図である。 図１２に示す第３のチャージポンプの動作を示すタイミングチャートである。 図１に示すＰＬＬ回路に設けられた第３のチャージポンプの第２の構成例を示す図である。 図１４に示す第３のチャージポンプの動作を示すタイミングチャートである。 ノードＮ１に流れるリーク電流及びそれに起因して発生する位相オフセットを説明するための図である。 図１に示すＰＬＬ回路に設けられた第３のフィルタの構成例を示す図である。 図１に示すＰＬＬ回路に設けられた電圧制御発振器の構成例を示す図である。 高速ロックモードにおける図１に示すＰＬＬ回路の等価回路である。 通常ロックモードにおける図１に示すＰＬＬ回路の等価回路である。 図１に示すＰＬＬ回路の効果を説明するためのタイミングチャートである。 図１に示すＰＬＬ回路が搭載された半導体装置の構成例を示すブロック図である。 実施の形態２にかかるＰＬＬ回路の構成例を示す図である。 高速ロックモードにおける図２３に示すＰＬＬ回路の構成例を示す図である。 通常ロックモードにおける図２３に示すＰＬＬ回路の構成例を示す図である。 実施の形態３にかかるＰＬＬ回路の構成例を示す図である。 実施の形態に至る前の構想にかかるＰＬＬ回路の第１の構成を示す図である。 図２７に示すＰＬＬ回路に設けられた位相比較器の構成を示す図である。 図２７に示すＰＬＬ回路に設けられたチャージポンプの構成を示す図である。 図２７に示すＰＬＬ回路に設けられたフィルタの構成を示す図である。 図２７に示すＰＬＬ回路に設けられた電圧制御発振器の構成を示す図である。 実施の形態に至る前の構想にかかるＰＬＬ回路の第２の構成を示す図である。 図３２に示すＰＬＬ回路に設けられた第１及び第２のフィルタの構成を示す図である。 図３２に示すＰＬＬ回路に設けられた電圧制御発振器の構成を示す図である。 図３４に示す電圧制御発振器の変形例を示す図である。 図３５に示す電圧制御発振器の変形例を示す図である。 実施の形態に至る前の構想にかかるＰＬＬ回路の第３の構成を示す図である。 図３７に示すＰＬＬ回路に設けられた第１〜第３のフィルタの構成を示す図である。 図３７に示すＰＬＬ回路に設けられた電圧制御発振器の構成を示す図である。 図３９に示す電圧制御発振器における、制御電圧Ｖｃｉｎｔ，Ｖｃｇｍｃと、発振周波数ｆｖｃｏと、の関係を示す図である。 図３７に示すＰＬＬ回路の動作を示すタイミングチャートである。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ(Central Processing Unit)、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ(Read Only Memory)、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM)、フラッシュＲＯＭ、ＲＡＭ(Random Access Memory)）を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
＜発明者による事前検討＞
実施の形態１にかかるＰＬＬ回路の詳細について説明する前に、本発明者が事前検討した内容について説明する。
（構想段階におけるＰＬＬ回路５の構成）
図２７は、実施の形態に至る前の構想に係るＰＬＬ回路５の構成を示す図である。
図２７に示すように、ＰＬＬ回路５は、シングルパス構成のＰＬＬ回路であって、位相比較器（ＰＦＤ）５１と、チャージポンプ（ＣＰ）５２と、フィルタ（ＦＬＴ）５４と、電圧制御発振器（ＶＣＯ）５９と、分周器（ＤＩＶ）６０と、を備える。
位相比較器５１は、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫのそれぞれの位相を比較して、比較結果ＵＰ，ＤＮを出力する。比較結果ＵＰ，ＤＮは何れもパルス信号である。
図２８は、位相比較器５１の構成例を示す図である。
図２８に示すように、位相比較器５１は、フリップフロップ５１１，５１２と、論理積回路（以下、ＡＮＤ回路と称す）５１３と、インバータ５１４，５１５と、を有する。
フリップフロップ５１１では、データ入力端子ＤにＨレベルの固定信号が入力され、クロック入力端子ＣＫに基準クロック信号ＣＬＫＲＥＦが入力され、リセット入力端子ＲＳＴにＡＮＤ回路５１３の出力がインバータ５１４，５１５を介して入力され、データ出力端子Ｑから比較結果ＵＰが出力される。
フリップフロップ５１２では、データ入力端子ＤにＨレベルの固定信号が入力され、クロック入力端子ＣＫに帰還クロック信号ＣＬＫＦＢＫが入力され、リセット入力端子ＲＳＴにＡＮＤ回路５１３の出力がインバータ５１４，５１５を介して入力され、データ出力端子Ｑから比較結果ＤＮが出力される。
ＡＮＤ回路５１３は、比較結果ＵＰ，ＤＮの論理積を生成し、インバータ５１４，５１５を介して、フリップフロップ５１１，５１２に対して出力する。
フリップフロップ５１１は、基準クロック信号ＣＬＫＲＥＦの立ち上がりに同期して比較結果ＵＰを立ち上げる。フリップフロップ５１２は、帰還クロック信号ＣＬＫＦＢＫの立ち上がりに同期して比較結果ＤＮを立ち上げる。比較結果ＵＰ，ＤＮが何れも立ち上がると、ＡＮＤ回路５１３は出力を立ち上げる。それにより、フリップフロップ５１１，５１２が初期化されるため、比較結果ＵＰ，ＤＮは何れも立ち下がる。
例えば、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫ間に位相差が無い場合、位相比較器１１は、同じパルス幅の比較結果ＵＰ，ＤＮを出力する。他方、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫ間に位相差が有る場合、位相比較器１１は、異なるパルス幅の比較結果ＵＰ，ＤＮを出力する。より具体的には、帰還クロック信号ＣＬＫＦＢＫの位相が基準クロック信号ＣＬＫＲＥＦの位相より遅れている場合には、比較結果ＵＰのパルス幅を比較結果ＤＮのパルス幅より長くし、帰還クロック信号ＣＬＫＦＢＫの位相が基準クロック信号ＣＬＫＲＥＦの位相より進んでいる場合には、比較結果ＤＮのパルス幅を比較結果ＵＰのパルス幅より長くする。
チャージポンプ５２は、位相比較器５１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃを生成する。
図２９は、チャージポンプ５２の構成例を示す図である。
図２９に示すように、チャージポンプ５２は、定電流源５２１，５２２と、スイッチ素子（電流供給制御スイッチ）５２３，５２４と、を有する。各スイッチ素子５２３，５２４は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
定電流源５２１及びスイッチ素子５２３は、電源電圧ＶＤＤが供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）と、チャージポンプ５２の出力端子（ノードＮ５２）と、の間に設けられている。スイッチ素子５２３は、比較結果ＵＰに基づいてオンオフ制御される。定電流源５２２及びスイッチ素子５２４は、接地電圧ＧＮＤが供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）と、ノードＮ５２と、の間に設けられている。スイッチ素子５２４は、比較結果ＤＮに基づいてオンオフ制御される。
例えば、比較結果ＵＰ，ＤＮのパルス幅が同じである場合、スイッチ素子５２３，５２４が同じ期間オンするため、チャージポンプ５２によって生成される電流Ｉｃはゼロである。それに対し、比較結果ＵＰのパルス幅が比較結果ＤＮのパルス幅よりも長い場合、チャージポンプ５２は、そのパルス幅の差（即ち、位相差）に相当する期間、正極性の電流Ｉｃを生成する。それにより、フィルタ５４には電荷が蓄積される。また、比較結果ＤＮのパルス幅が比較結果ＵＰのパルス幅よりも長い場合、チャージポンプ５２は、そのパルス幅の差（即ち、位相差）に相当する期間、負極性の電流Ｉｃを生成する。それにより、フィルタ５４に蓄積された電荷が引き抜かれる。
フィルタ５４は、所謂２次のラグリードフィルタであって、チャージポンプ５２の出力電流Ｉｃに基づいて生成された電圧の高周波成分を除去して制御電圧Ｖｃを生成する。
図３０は、フィルタ５４の構成例を示す図である。
図３０に示すように、フィルタ５４は、抵抗素子Ｒ５１と、容量素子Ｃ５１，Ｃ５２と、を有する。容量素子Ｃ５１は、接地電圧端子ＧＮＤとチャージポンプ５２の出力端子との間に設けられている。容量素子Ｃ５２及び抵抗素子Ｒ５１は、接地電圧端子ＧＮＤとチャージポンプ５２の出力端子との間に直列に設けられている。
容量素子Ｃ５２では、チャージポンプ５２によって生成された電流Ｉｃの電荷が蓄積されたり、電流Ｉｃの電荷が引き抜かれたりする。そして、容量素子Ｃ５２に蓄積されている電荷に応じた制御電圧Ｖｃが生成される。抵抗素子Ｒ５１は、フィードバックループの安定性を確保するために設けられ、零点を形成している。容量素子Ｃ５１は、電流Ｉｃに起因して発生するリップル電圧を抑えるために設けられている。リップル電圧を抑制することにより、後述する出力クロック信号ＣＬＫＯＵＴのジッタの増大が抑制される。
電圧制御発振器５９は、制御電圧Ｖｃに応じた位相及び周波数の発振信号を出力する。例えば、電圧制御発振器５９は、制御電圧Ｖｃが高くなるほど、発振信号の周波数を高くし、制御電圧Ｖｃが低くなるほど、発振信号の周波数を低くする。この発振信号は、出力クロック信号ＣＬＫＯＵＴとしてＰＬＬ回路５の外部に出力される。
図３１は、電圧制御発振器５９の構成例を示す図である。
図３１に示すように、電圧制御発振器５９は、インバータＩＮＶ５１〜ＩＮＶ５３と、トランジスタＭＮ５０と、を有する。インバータＩＮＶ５１〜ＩＮＶ５３は、ループ状に設けられ、インバータＩＮＶ５３の出力を、電圧制御発振器５９の発振信号として出力する。また、トランジスタＭＮ５０は、インバータＩＮＶ５１〜ＩＮＶ５３のそれぞれの低電位側電源端子と、接地電圧端子ＧＮＤと、の間に設けられ、制御電圧Ｖｃに応じてオン電流が制御される。つまり、制御電圧ＶｃによってインバータＩＮＶ５１〜ＩＮＶ５３の遅延量が制御される。
分周器６０は、電圧制御発振器５９から出力された発振信号を分周して帰還クロック信号ＣＬＫＦＢＫとして出力する。
ここで、ＰＬＬ回路５では、フィードバックループの安定性を確保するため、フィルタ５４に設けられた容量素子Ｃ５２の容量値はできるだけ大きいことが好ましい。しかしながら、容量素子Ｃ５２の容量値を大きくすると、ＰＬＬ回路５の回路規模が増大してしまう。
このような問題を解決するため、発明者は次にＰＬＬ回路５ａを検討した。
（構想段階におけるＰＬＬ回路５ａの構成）
図３２は、実施の形態に至る前の構想に係るＰＬＬ回路５ａの構成を示す図である。
図３２に示すように、ＰＬＬ回路５ａは、デュアルパス構成のＰＬＬ回路であって、位相比較器５１と、チャージポンプ５２，５３と、フィルタ５５，５６と、電圧制御発振器５９ａと、分周器６０と、を備える。
ＰＬＬ回路５ａでは、ＰＬＬ回路５に設けられたフィルタ５４が２つのフィルタ５５，５６に分割されている。
図３３は、フィルタ５５，５６の構成例を示す図である。図３３に示すように、フィルタ５５は、フィルタ５４の構成要素のうち抵抗素子Ｒ５１及び容量素子Ｃ５１を有する。フィルタ５６は、フィルタ５４の構成要素のうち容量素子Ｃ５１を有する。
第１のパスにおいて、チャージポンプ５２は、位相比較器５１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃｐｒｏｐを生成する。フィルタ５５は、電流Ｉｃｐｒｏｐに基づいて生成される電圧からリップノイズを除去した制御電圧Ｖｃｐｒｏｐを生成する。
第２のパスにおいて、チャージポンプ５３は、チャージポンプ５２と同様の回路構成を有し、位相比較器５１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃｉｎｔを生成する。フィルタ５６は、電流Ｉｃｉｎｔを積分することで制御電圧Ｖｃｉｎｔを生成する。
電圧制御発振器５９ａは、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｉｎｔに応じた周波数の発振信号を出力する。例えば、電圧制御発振器５９ａは、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔが高くなるほど、発振信号の周波数を高くし、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔが低くなるほど、発振信号の周波数を低くする。この発振信号は、出力クロック信号ＣＬＫＯＵＴとしてＰＬＬ回路５ａの外部に出力される。
図３４は、電圧制御発振器５９ａの構成例を示す図である。
図３４に示すように、電圧制御発振器５９ａは、電圧制御発振器５９と比較して、トランジスタＭＮ５０の代わりにトランジスタＭＮ５１，ＭＮ５２を有する。トランジスタＭＮ５１は、インバータＩＮＶ５１〜ＩＮＶ５３のそれぞれの低電位側電源端子と、接地電圧端子ＧＮＤと、の間に設けられ、制御電圧Ｖｃｐｒｏｐに応じてオン電流が制御される。トランジスタＭＮ５２は、トランジスタＭＮ５１に並列に設けられ、制御電圧Ｖｃｉｎｔに応じてオン電流が制御される。つまり、制御電圧Ｖｃｐｒｏｐ，ＶｃｉｎｔによってインバータＩＮＶ５１〜ＩＮＶ５３の遅延量が制御される。
なお、トランジスタＭＮ５１，ＭＮ５２は、トランジスタＭＮ５１，ＭＮ５２のそれぞれに流れる電流の合計がトランジスタＭＮ５０に流れる電流と同じになるように構成されることが好ましい。そのため、例えば、各トランジスタＭＮ５１，ＭＮ５２は、トランジスタＭＮ５０のサイズの半分のサイズとなるように構成される。
ＰＬＬ回路５ａのその他の構成については、ＰＬＬ回路５の場合と同様であるため、その説明を省略する。
ここで、位相比較器５１からチャージポンプ５２、フィルタ５５を経由して電圧制御発振器５９ａに至るまでのパス（第１のパス）では、フィルタ５５が電荷保持機能を持たず、位相比較器５１による比較のたびに位相差の微調整が行われる。以下、位相制御が行われるパスを比例パスとも称す。それに対し、位相比較器５１からチャージポンプ５３、フィルタ５６を経由して電圧制御発振器５９ａに至るまでのパス（第２のパス）では、フィルタ５６が電荷保持機能を有しており周波数情報を保持する。以下、周波数制御が行われるパスを積分パスとも称す。
本例では、チャージポンプ５３から出力される電流Ｉｃｉｎｔの電流値は、チャージポンプ５２から出力される電流Ｉｃｐｒｏｐの電流値の１０分の１となっている。また、フィルタ５５に設けられた抵抗素子Ｒ５１の抵抗値及び容量素子Ｃ５１の容量値は、ＰＬＬ回路５の場合と変わらないが、フィルタ５６に設けられた容量素子Ｃ５２の容量値は、ＰＬＬ回路５の場合と比較して１０分の１となっている。そのため、ＰＬＬ回路５ａの制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔの合成電圧は、ＰＬＬ回路５における制御電圧Ｖｃと同等の伝達関数によって生成される。
このように、ＰＬＬ回路５ａは、ＰＬＬ回路５の場合と比較して、容量素子Ｃ５２のサイズを小さくすることができるため、回路規模の増大を抑制することができる。
しかしながら、ＰＬＬ回路５ａでは、フィルタ５５に設けられた抵抗素子Ｒ５１の熱雑音の影響で制御電圧Ｖｃｐｒｏｐにノイズが発生したり、基準クロック信号の入力ジッタが電圧制御発振回路５９ａにまで伝搬したりすることにより、出力クロック信号ＣＬＫＯＵＴのジッタが増大してしまうという問題があった。
このような問題を解決するため、発明者は次にＰＬＬ回路５ｂを検討した。
（構想段階におけるＰＬＬ回路５ｂの構成）
図３５は、ＰＬＬ回路５ｂに設けられた電圧制御発振器５９ｂ（電圧制御発振器５９ａに対応）の構成例を示す図である。
図３５に示すように、電圧制御発振器５９ｂは、電圧制御発振器５９ａと比較して、トランジスタＭＮ５１，ＭＮ５２に加えて、トランジスタＭＮ５３をさらに備える。トランジスタＭＮ５３は、トランジスタＭＮ５１，ＭＮ５２に並列に設けられ、ゲートにバイアス電圧Ｖｂｉａｓが供給されている。
なお、トランジスタＭＮ５１〜ＭＮ５３は、トランジスタＭＮ５１〜ＭＮ５３のそれぞれに流れる電流の合計がトランジスタＭＮ５０に流れる電流と同じになるように構成されている。例えば、トランジスタＭＮ５１，ＭＮ５２は、それぞれトランジスタＭＮ５０の１０分の１のサイズとなるように構成され、トランジスタＭＮ５３は、トランジスタＭＮ５０の１０分の８のサイズとなるように構成される。具体的には、トランジスタＭＮ５３は、トランジスタＭＮ５１，ＭＮ５２と同じサイズの８個のトランジスタを並列接続することによって構成される。
ＰＬＬ回路５ｂのその他の構成については、ＰＬＬ回路５ａの場合と同様であるため、その説明を省略する。
このように、ＰＬＬ回路５ｂは、ＰＬＬ回路５ａの場合と比較して、トランジスタＭＮ５１，ＭＮ５２のそれぞれのサイズを小さくして、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔのそれぞれの電流変換のゲインを小さくすることにより、ノイズのゲインを抑制することができる。その結果、出力クロック信号ＣＬＫＯＵＴのジッタが抑制される。
しかしながら、ＰＬＬ回路５ｂでは、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔの変化による電流可変範囲が制限されてしまうため、発振周波数の範囲も制限されてしまうという問題があった。また、バイアス電圧Ｖｂｉａｓによって生成されるオフセット電流は、一般的に、プロセス、電源電圧及び温度の変動によってバラつきやすいという問題があった。
このような問題を解決するため、発明者は次にＰＬＬ回路５ｃを検討した。
（構想段階におけるＰＬＬ回路５ｃの構成）
図３６は、ＰＬＬ回路５ｃに設けられた電圧制御発振器５９ｃ（電圧制御発振器５９ｂに対応）の構成例を示す図である。
図３６に示すように、電圧制御発振器５９ｃは、電圧制御発振器５９ｂと比較して、トランジスタＭＮ５４をさらに備える。トランジスタＭＮ５４は、トランジスタＭＮ５３に直列に設けられ、イネーブル信号ＥＮによってオン電流が制御される。イネーブル信号ＥＮは、例えば、２５６ビットのデジタル信号である。また、トランジスタＭＮ５４は、デジタル信号のビット幅に応じた２５６個のトランジスタを並列接続することによって構成される。
ＰＬＬ回路５ｃのその他の構成については、ＰＬＬ回路５ｂの場合と同様であるため、その説明を省略する。
ＰＬＬ回路５ｃは、例えばＰＬＬ回路５ｃの起動時に、バイアス電圧Ｖｂｉａｓの変動によって生成される電圧制御発振器５９ｄのオフセット電流を、デジタル的にキャリブレーションする。それにより、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔの変化による電流可変範囲が制限されていても、また、プロセス、電源電圧及び温度の変動によってオフセット電流が所定値からバラついていたとしても、ターゲットとなる発振周波数において位相をロックさせることができる。
しかしながら、ＰＬＬ回路５ｃでは、通常動作中にバイアス電圧Ｖｂｉａｓが変動した場合に、リアルタイムにオフセット電流のキャリブレーションを行うことができないという問題があった。仮に、通常動作中にリアルタイムにオフセット電流のキャリブレーションが行われた場合、デジタル制御の影響でオフセット電流の変化量の最小単位が大きくなるため、発振周波数が大きく変動してしまい、その結果、出力クロック信号ＣＬＫＯＵＴのジッタが増大してしまう。
なお、トランジスタＭＮ５４が飽和領域で用いられることから、オフセット電流の変化量の最小単位は小さくとも数μＡ程度が限界である。また、分解能を高くするためにトランジスタＭＮ５４を構成するトランジスタの数を増やすと、回路規模及び信号配線数が増大してしまう。
このような問題を解決するため、発明者は次にＰＬＬ回路５ｄを検討した。
（構想段階におけるＰＬＬ回路５ｄの構成）
図３７は、実施の形態に至る前の構想に係るＰＬＬ回路５ｄの構成を示す図である。
図３７に示すように、ＰＬＬ回路５ｄは、トリプルパス構成のＰＬＬ回路であって、ＰＬＬ回路５ａと比較して、コンパレータ５８及びフィルタ５７をさらに備えるとともに、電圧制御発振器５９ａの代わりに電圧制御発振器５９ｄを備える。
第３のパスにおいて、コンパレータ５８は、チャージポンプ５３の出力電流Ｉｃｉｎｔをフィルタ５６によって積分した結果である制御電圧Ｖｃｉｎｔと、基準電圧Ｖｒｅｆと、を比較して比較結果を出力する。換言すると、コンパレータ５８は、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆからずれているか否かを検出する。例えば、コンパレータ５８は、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆより大きい場合に正極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆ未満の場合に負極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆを示す場合に電流を出力しない。
フィルタ５７は、例えばフィルタ５６と同様の回路構成を有し、コンパレータ５８の比較結果（出力電流）を積分することで制御電圧Ｖｃｇｍｃを生成する。
図３８は、フィルタ５５〜５７の構成例を示す図である。図３８に示すように、フィルタ５７は、フィルタ５６と同様に、一つの容量素子Ｃ５３を有する。
電圧制御発振器５９ｄは、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｉｎｔ，Ｖｃｇｍｃに応じた周波数の発振信号を出力する。例えば、電圧制御発振器５９ｄは、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，Ｖｃｇｍｃが高くなるほど、発振信号の周波数を高くし、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，Ｖｃｇｍｃが低くなるほど、発振信号の周波数を低くする。この発振信号は、出力クロック信号ＣＬＫＯＵＴとしてＰＬＬ回路５ｄの外部に出力される。
図３９は、電圧制御発振器５９ｄの構成例を示す図である。
図３９に示すように、電圧制御発振器５９ｄは、電圧制御発振器５９ａと比較して、トランジスタＭＮ５１，ＭＮ５２に加えて、トランジスタＭＮ５３をさらに備える。トランジスタＭＮ５３は、トランジスタＭＮ５１，ＭＮ５２に並列に設けられ、制御電圧Ｖｃｇｍｃに応じてオン電流が制御される。つまり、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，ＶｃｇｍｃによってインバータＩＮＶ５１〜ＩＮＶ５３の遅延量が制御される。
なお、トランジスタＭＮ５１〜ＭＮ５３は、トランジスタＭＮ５１〜ＭＮ５３のそれぞれに流れる電流の合計がトランジスタＭＮ５０に流れる電流と同じになるように構成されている。例えば、トランジスタＭＮ５１，ＭＮ５２は、それぞれトランジスタＭＮ５０の１０分の１のサイズとなるように構成され、トランジスタＭＮ５３は、トランジスタＭＮ５０の１０分の８のサイズとなるように構成される。具体的には、トランジスタＭＮ５３は、トランジスタＭＮ５１，ＭＮ５２と同じサイズの８個のトランジスタを並列接続することによって構成される。
ＰＬＬ回路５ｄのその他の構成については、ＰＬＬ回路５ａの場合と同様であるため、その説明を省略する。
図４０は、電圧制御発振器５９ｄにおける制御電圧Ｖｃｉｎｔ，Ｖｃｇｍｃと発振周波数ｆｖｃｏとの関係を示す図である。なお、図４０には、比較のため、電圧制御発振器５９ａにおける制御電圧Ｖｃｉｎｔと発振周波数ｆｖｃｏとの関係も示されている。
図４０に示すように、ＰＬＬ回路５ａに設けられた電圧制御発振器５９ａでは、制御電圧Ｖｃｉｎｔの変化に応じて発振周波数ｆｖｃｏが変化している。それに対し、ＰＬＬ回路５ｄに設けられた電圧制御発振器５９ｄでは、制御電圧Ｖｃｉｎｔの変化に応じて発振周波数ｆｖｃｏが変化しているだけでなく、制御電圧Ｖｃｇｍｃの変化に応じて発振周波数ｆｖｃｏのオフセット成分が変化している。例えば、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆ以上の場合、制御電圧Ｖｃｇｍｃが上昇するため、電圧制御発振器５９ｄの発振周波数ｆｖｃｏのオフセット成分はターゲット周波数に向かって緩やかに上昇する。他方、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆ未満の場合、制御電圧Ｖｃｇｍｃが下降するため、電圧制御発振器５９ｄの発振周波数ｆｖｃｏのオフセット成分はターゲット周波数に向かって緩やかに下降する。
このように、ＰＬＬ回路５ｄは、第３のパスにおいて生成された制御電圧Ｖｃｇｍｃを用いて、電圧制御発振器５９ｄの発振周波数のオフセット成分（電圧制御発振器５９ｄに流れるオフセット電流）をアナログ的にキャリブレーションする。それにより、ＰＬＬ回路５ｄは、起動時のみならず、通常動作中においても、リアルタイムにオフセット電流のキャリブレーションを行うことができる。
ここで、制御電圧Ｖｃｇｍｃによるバックグランド制御の応答速度は、ＰＬＬ回路５ｄの安定性を確保するため、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔによるループ制御の応答速度よりも十分に遅く設定される必要がある。例えば、制御電圧Ｖｃｇｍｃによるバックグランド制御の応答速度は、制御電圧Ｖｃｉｎｔによるループ制御の応答速度の１０分の１程度に遅く設定される。
図４１は、ＰＬＬ回路５ｄの動作を示すタイミングチャートである。
図４１に示すように、制御電圧Ｖｃｇｍｃを用いないＰＬＬ回路５ａの構成では、起動してから位相がロックするまでの時間は、例えばＴ１秒である。それに対し、ＰＬＬ回路５ｄでは、起動してから、制御電圧Ｖｃｇｍｃが所望の電圧レベルで安定して（即ち、バックグランド制御が完了して）、位相がロックするまでの時間は、例えばＴ１秒の１０倍のＴ２秒である。つまり、ＰＬＬ回路５ｄでは、起動後に速やかに位相をロックさせることができない、という問題があった。
そこで、速やかに位相をロックさせることが可能な、実施の形態１にかかるＰＬＬ回路、それを備えた半導体装置、及び、ＰＬＬ回路の制御方法が見出された。
＜実施の形態１＞
図１は、実施の形態１にかかるＰＬＬ回路１を示すブロック図である。本実施の形態にかかるＰＬＬ回路１は、トリプルパス構成のＰＬＬ回路であって、起動時には、応答速度の遅い発振周波数のオフセット成分の制御を行わないで速やかに位相をロックさせ、位相ロック後に、応答速度の遅い発振周波数のオフセット成分の制御を行う。それにより、本実施の形態にかかるＰＬＬ回路１は、速やかに位相をロックさせることができる。以下、具体的に説明する。
図１に示すように、ＰＬＬ回路１は、トリプルパス構成のＰＬＬ回路であって、位相比較器（ＰＦＤ）１１と、チャージポンプ（ＣＰ）１２〜１４と、フィルタ（ＦＬＴ）１５〜１７と、コンパレータ１８と、スイッチ素子ＳＷ１と、電圧制御発振器１９と、分周器２０と、ロック検出部２１と、を備える。
位相比較器１１は、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫのそれぞれの位相を比較して、比較結果ＵＰ，ＤＮを出力する。比較結果ＵＰ，ＤＮは何れもパルス信号である。
図２は、位相比較器１１の構成例を示す図である。
図２に示すように、位相比較器１１は、フリップフロップ１１１，１１２と、論理積回路（以下、ＡＮＤ回路と称す）１１３と、インバータ１１４，１１５と、を有する。
フリップフロップ１１１では、データ入力端子ＤにＨレベルの固定信号が入力され、クロック入力端子ＣＫに基準クロック信号ＣＬＫＲＥＦが入力され、リセット入力端子ＲＳＴにＡＮＤ回路１１３の出力がインバータ１１４，１１５を介して入力され、データ出力端子Ｑから比較結果ＵＰが出力される。
フリップフロップ１１２では、データ入力端子ＤにＨレベルの固定信号が入力され、クロック入力端子ＣＫに帰還クロック信号ＣＬＫＦＢＫが入力され、リセット入力端子ＲＳＴにＡＮＤ回路１１３の出力がインバータ１１４，１１５を介して入力され、データ出力端子Ｑから比較結果ＤＮが出力される。
ＡＮＤ回路１１３は、比較結果ＵＰ，ＤＮの論理積を生成し、インバータ１１４，１１５を介して、フリップフロップ１１１，１１２に対して出力する。
フリップフロップ１１１は、基準クロック信号ＣＬＫＲＥＦの立ち上がりに同期して比較結果ＵＰを立ち上げる。フリップフロップ１１２は、帰還クロック信号ＣＬＫＦＢＫの立ち上がりに同期して比較結果ＤＮを立ち上げる。比較結果ＵＰ，ＤＮが何れも立ち上がると、ＡＮＤ回路１１３は出力を立ち上げる。それにより、フリップフロップ１１１，１１２が初期化されるため、比較結果ＵＰ，ＤＮは何れも立ち下がる。
例えば、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫ間に位相差が無い場合、位相比較器１１は、同じパルス幅の比較結果ＵＰ，ＤＮを出力する。他方、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫ間に位相差が有る場合、位相比較器１１は、異なるパルス幅の比較結果ＵＰ，ＤＮを出力する。より具体的には、帰還クロック信号ＣＬＫＦＢＫの位相が基準クロック信号ＣＬＫＲＥＦの位相より遅れている場合には、比較結果ＵＰのパルス幅を比較結果ＤＮのパルス幅より長くし、帰還クロック信号ＣＬＫＦＢＫの位相が基準クロック信号ＣＬＫＲＥＦの位相より進んでいる場合には、比較結果ＤＮのパルス幅を比較結果ＵＰのパルス幅より長くする。
（第１のパスの詳細）
まず、位相比較器１１からチャージポンプ１２、フィルタ１５を経由して電圧制御発振器１９に至るまでのパス（第１のパス）について説明する。第１のパスでは、フィルタ１５が電荷保持機能を持たず、位相比較器１１による比較のたびに位相差の微調整が行われる。以下、位相制御が行われるパスを比例パスとも称す。
チャージポンプ１２は、位相比較器１１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃｐｒｏｐを生成する。
図３は、チャージポンプ１２の構成例を示す図である。図３に示すように、チャージポンプ１２は、定電流源１２１，１２２と、スイッチ素子（電流供給制御スイッチ）１２３，１２４と、を有する。各スイッチ素子１２３，１２４は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
定電流源１２１及びスイッチ素子１２３は、電源電圧ＶＤＤが供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）と、チャージポンプ１２の出力端子（ノードＮ１２）と、の間に設けられている。スイッチ素子１２３は、比較結果ＵＰに基づいてオンオフ制御される。定電流源１２２及びスイッチ素子１２４は、接地電圧ＧＮＤが供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）と、ノードＮ１２と、の間に設けられている。スイッチ素子１２４は、比較結果ＤＮに基づいてオンオフ制御される。
例えば、比較結果ＵＰ，ＤＮのパルス幅が同じである場合、スイッチ素子１２３，１２４が同じ期間オンするため、チャージポンプ１２によって生成される電流Ｉｃｐｒｏｐはゼロである。それに対し、比較結果ＵＰのパルス幅が比較結果ＤＮのパルス幅よりも長い場合、チャージポンプ１２は、そのパルス幅の差（即ち、位相差）に相当する期間、正極性の電流Ｉｃｐｒｏｐを生成する。それにより、フィルタ１５には電荷が蓄積される。また、比較結果ＤＮのパルス幅が比較結果ＵＰのパルス幅よりも長い場合、チャージポンプ１２は、そのパルス幅の差（即ち、位相差）に相当する期間、負極性の電流Ｉｃｐｒｏｐを生成する。それにより、フィルタ１５に蓄積された電荷が引き抜かれる。なお、チャージポンプ１２は、動作モードに応じて電流Ｉｃｐｒｏｐの最大値を切り替える構成であってもよい。
フィルタ１５は、チャージポンプ１２の出力電流Ｉｃｐｒｏｐに基づいて生成される電圧からリップルノイズを除去した制御電圧Ｖｃｐｒｏｐを生成する。
図４は、フィルタ１５の構成例を示す図である。図４に示すように、フィルタ１５は、抵抗素子Ｒ１と、容量素子Ｃ１と、を有する。抵抗素子Ｒ１は、接地電圧端子ＧＮＤとチャージポンプ１２の出力端子との間に設けられている。容量素子Ｃ１は、抵抗素子Ｒ１に並列に設けられている。
（第２のパスの詳細）
続いて、位相比較器１１からチャージポンプ１３、フィルタ１６を経由して電圧制御発振器１９に至るまでのパス（第２のパス）について説明する。第２のパスでは、フィルタ１６が電荷保持機能を有しており周波数情報を保持する。以下、周波数制御が行われるパスを積分パスとも称す。
チャージポンプ１３は、チャージポンプ１２と同様の回路構成を有し、位相比較器１１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃｉｎｔを生成する。
（チャージポンプ１３の第１の構成例）
図５は、チャージポンプ１３の第１の構成例を示す図である。チャージポンプ１３は、定電流源１３１，１３２及びスイッチ素子１３３，１３４を有する。チャージポンプ１３の定電流源１３１，１３２及びスイッチ素子１３３，１３４は、それぞれチャージポンプ１２の定電流源１２１，１２２及びスイッチ素子１２３，１２４に対応する。チャージポンプ１３のその他の構成及び動作については、チャージポンプ１２の場合と同様であるため、その説明を省略する。
図６は、チャージポンプ１３の動作を示すタイミングチャートである。
図６の例では、帰還クロック信号ＣＬＫＦＢＫの位相が基準クロック信号ＣＬＫＲＥＦの位相よりも遅れているため、その位相差分だけ比較結果ＵＰのパルス幅（時刻ｔ１１〜ｔ１３）が比較結果ＤＮのパルス幅（時刻ｔ１２〜ｔ１３）よりも長くなっている。このとき、チャージポンプ１３は、それらのパルス幅の差に相当する期間（時刻ｔ１１〜ｔ１２）、正極性の電流Ｉｃｉｎｔを出力する。
その後、発振信号（出力クロック信号ＣＬＫＯＵＴ）の周波数制御が行われることによって、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦの位相差が小さくなると、その位相差の縮小に伴って、比較結果ＵＰのパルス幅（時刻ｔ１４〜ｔ１６）及び比較結果ＤＮのパルス幅（時刻ｔ１５〜ｔ１６）の差分も小さくなる。それにより、正極性の電流Ｉｃｉｎｔの出力期間も短くなる（時刻ｔ１４〜ｔ１５）。
そして、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦの位相差がゼロになると、比較結果ＵＰのパルス幅及び比較結果ＤＮのパルス幅の差分もゼロになる（時刻ｔ１７〜ｔ１８）。それにより、チャージポンプ１３の出力電流Ｉｃｉｎｔは理想的にはゼロになる。
（チャージポンプ１３の第２の構成例）
図７は、チャージポンプ１３の第２の構成例をチャージポンプ１３ａとして示す図である。チャージポンプ１３ａは、チャージポンプ１３と比較して、スイッチ素子１３５，１３６をさらに備える。スイッチ素子１３５は、スイッチ素子１３３に直列に設けられ、モード切替信号Ｓ１の反転信号Ｓ１Ｂに基づいてオンオフ制御される。スイッチ素子１３６は、スイッチ素子１３４に直列に設けられ、モード切替信号Ｓ１の反転信号Ｓ１Ｂに基づいてオンオフ制御される。
例えば、モード切替信号Ｓ１がＬレベル（反転信号Ｓ１ＢがＨレベル）の場合、スイッチ素子１３５，１３６は何れもオンする。そのため、チャージポンプ１３ａは、チャージポンプ１３と同様の動作を行う。それに対し、モード切替信号Ｓ１がＨレベル（反転信号Ｓ１ＢがＬレベル）の場合、スイッチ素子１３５，１３６は何れもオフする。そのため、チャージポンプ１３ａは、電流Ｉｃｉｎｔを出力しない。
図８は、チャージポンプ１３ａの動作を示すタイミングチャートである。
図８の例では、モード切替信号Ｓ１の反転信号Ｓ１ＢがＨレベルに固定されているため、チャージポンプ１３ａは、図６に示すチャージポンプ１３と同様の動作を行っている。ただし、スイッチ素子１３５，１３６間にオン抵抗のばらつきがある場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦの位相差がゼロになることによって、比較結果ＵＰのパルス幅及び比較結果ＤＮのパルス幅の差分もゼロになった場合でも、チャージポンプ１３ａの出力電流Ｉｃｉｎｔがゼロにならない可能性がある（時刻ｔ１７〜ｔ１８）。その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性がある。
このように、チャージポンプ１３には、通常ロックモードの場合（モード切替信号Ｓ１の反転信号Ｓ１ＢがＨレベルの場合）にのみ駆動されるチャージポンプ１３ａの構成が採用されてもよい。それにより、消費電力の増大が抑制される。また、高速ロックモードにおけるノードＮ１の電圧の変動が抑制される。但し、その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性があることに留意する必要がある。
（チャージポンプ１３の第３の構成例）
図９は、チャージポンプ１３の第３の構成例をチャージポンプ１３ｂとして示す図である。チャージポンプ１３ｂは、チャージポンプ１３と比較して、論理積回路（ＡＮＤ回路）１３７，１３８をさらに備える。ＡＮＤ回路１３７は、比較結果ＵＰとモード切替信号Ｓ１の反転信号Ｓ１Ｂとの論理積を出力する。ＡＮＤ回路１３８は、比較結果ＤＮとモード切替信号Ｓ１の反転信号Ｓ１Ｂとの論理積を出力する。スイッチ素子１３３は、ＡＮＤ回路１３７の出力に基づいてオンオフ制御される。スイッチ素子１３４は、ＡＮＤ回路１３８の出力に基づいてオンオフ制御される。
例えば、モード切替信号Ｓ１がＬレベル（反転信号Ｓ１ＢがＨレベル）の場合、ＡＮＤ回路１３７，１３８はそれぞれ比較結果ＵＰ，ＤＮをそのまま出力する。そのため、チャージポンプ１３ｂは、チャージポンプ１３と同様の動作を行う。それに対し、モード切替信号Ｓ１がＨレベル（反転信号Ｓ１ＢがＬレベル）の場合、ＡＮＤ回路１３７，１３８はそれぞれ比較結果ＵＰ，ＤＮをマスクしてＬレベルの信号を出力する。そのため、チャージポンプ１３ｂは、電流Ｉｃｉｎｔを出力しない。
図１０は、チャージポンプ１３ｂの動作を示すタイミングチャートである。
図１０の例では、モード切替信号Ｓ１の反転信号Ｓ１ＢがＨレベルに固定されているため、チャージポンプ１３ｂは、図６に示すチャージポンプ１３と同様の動作を行っている。ただし、ＡＮＤ回路１３７，１３８間に製造ばらつきがある場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦの位相差がゼロになった場合でも、比較結果ＵＰのパルス幅及び比較結果ＤＮのパルス幅の差分がゼロにならず、その結果、チャージポンプ１３ｂの出力電流Ｉｃｉｎｔがゼロにならない可能性がある（時刻ｔ１７〜ｔ１８）。その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性がある。
このように、チャージポンプ１３には、通常ロックモードの場合（モード切替信号Ｓ１の反転信号Ｓ１ＢがＨレベルの場合）にのみ駆動されるチャージポンプ１３ｂの構成が採用されてもよい。それにより、消費電力の増大が抑制される。また、高速ロックモードにおけるノードＮ１の電圧の変動が抑制される。但し、その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性があることに留意する必要がある。
フィルタ１６は、チャージポンプ１３及びフィルタ１６の間を接続するノードＮ１に流れる電流を積分することで制御電圧Ｖｃｉｎｔを生成する。詳しくは後述するが、フィルタ１６は、高速ロックモードにおいてノードＮ１に基準電圧Ｖｒｅｆが印加されている場合には、チャージポンプ１３の出力電流Ｉｃｉｎｔに関わらず、基準電圧Ｖｒｅｆを示す制御電圧Ｖｃｉｎｔを生成し、通常ロックモードの場合、チャージポンプ１３の出力電流Ｉｃｉｎｔを積分することで制御電圧Ｖｃｉｎｔを生成する。
図１１は、フィルタ１６の構成例を示す図である。図１１に示すように、フィルタ１６は、容量素子Ｃ２を有する。容量素子Ｃ２は、接地電圧端子ＧＮＤとノードＮ１（チャージポンプ１３の出力端子）との間に設けられている。
（第３のパスの詳細）
続いて、位相比較器１１から、チャージポンプ１４又はコンパレータ１８、及び、フィルタ１７を経由して電圧制御発振器１９に至るまでのパス（第３のパス）について説明する。
チャージポンプ１４は、高速ロックモードの場合（即ち、モード切替信号Ｓ１がＨレベルの場合）に駆動され、位相比較器１１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃｇｍｃを生成する。
（チャージポンプ１４の第１の構成例）
図１２は、チャージポンプ１４の第１の構成例を示す図である。チャージポンプ１４は、定電流源１４１，１４２及びスイッチ素子１４３〜１４６を有する。チャージポンプ１４の定電流源１４１，１４２及びスイッチ素子１４３，１４４は、それぞれチャージポンプ１３の定電流源１３１，１３２及びスイッチ素子１３３，１３４に対応する。スイッチ素子１４５は、スイッチ素子１４３に直列に設けられ、モード切替信号Ｓ１に基づいてオンオフ制御される。スイッチ素子１４６は、スイッチ素子１４４に直列に設けられ、モード切替信号Ｓ１に基づいてオンオフ制御される。
例えば、モード切替信号Ｓ１がＨレベルの場合、スイッチ素子１４５，１４６は何れもオンする。そのため、チャージポンプ１４は、チャージポンプ１３と同様の動作を行う。それに対し、モード切替信号Ｓ１がＬレベルの場合、スイッチ素子１４５，１４６は何れもオフする。そのため、チャージポンプ１４は、電流Ｉｃｇｍｃを出力しない。
図１３は、チャージポンプ１４の動作を示すタイミングチャートである。
図１３の例では、モード切替信号Ｓ１がＨレベルに固定されているため、チャージポンプ１４は、チャージポンプ１３と同様の動作を行っている。ただし、スイッチ素子１４５，１４６間にオン抵抗のばらつきがある場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦの位相差がゼロになることによって、比較結果ＵＰのパルス幅及び比較結果ＤＮのパルス幅の差分もゼロになった場合でも、チャージポンプ１４の出力電流Ｉｃｇｍｃがゼロにならない可能性がある（時刻ｔ２７〜ｔ２８）。その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性がある。
このように、チャージポンプ１４には、高速ロックモードの場合（モード切替信号Ｓ１がＨレベルの場合）にのみ駆動される構成が採用される。但し、その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性があることに留意する必要がある。
（チャージポンプ１４の第２の構成例）
図１４は、チャージポンプ１４の第２の構成例をチャージポンプ１４ａとして示す図である。チャージポンプ１４ａは、定電流源１４１，１４２と、スイッチ素子１４３，１４４と、論理積回路（ＡＮＤ回路）１４７，１４８と、を有する。チャージポンプ１４ａの定電流源１４１，１４２及びスイッチ素子１４３，１４４は、それぞれチャージポンプ１３の定電流源１３１，１３２及びスイッチ素子１３３，１３４に対応する。ＡＮＤ回路１４７は、比較結果ＵＰとモード切替信号Ｓ１との論理積を出力する。ＡＮＤ回路１４８は、比較結果ＤＮとモード切替信号Ｓ１との論理積を出力する。スイッチ素子１４３は、ＡＮＤ回路１４７の出力に基づいてオンオフ制御される。スイッチ素子１４４は、ＡＮＤ回路１４８の出力に基づいてオンオフ制御される。
例えば、モード切替信号Ｓ１がＨレベルの場合、ＡＮＤ回路１４７，１４８はそれぞれ比較結果ＵＰ，ＤＮをそのまま出力する。そのため、チャージポンプ１４ａは、チャージポンプ１３と同様の動作を行う。それに対し、モード切替信号Ｓ１がＬレベルの場合、ＡＮＤ回路（マスク回路）１４７，１４８はそれぞれ比較結果ＵＰ，ＤＮをマスクしてＬレベルの信号を出力する。そのため、チャージポンプ１４ａは、電流Ｉｃｇｍｃを出力しない。
図１５は、チャージポンプ１４ａの動作を示すタイミングチャートである。
図１５の例では、モード切替信号Ｓ１がＨレベルに固定されているため、チャージポンプ１４ａは、チャージポンプ１３と同様の動作を行っている。ただし、ＡＮＤ回路１４７，１４８間に製造ばらつきがある場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦの位相差がゼロになった場合でも、比較結果ＵＰのパルス幅及び比較結果ＤＮのパルス幅の差分がゼロにならず、その結果、チャージポンプ１４ａの出力電流Ｉｃｇｍｃがゼロにならない可能性がある（時刻ｔ２７〜ｔ２８）。その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性がある。
このように、チャージポンプ１４には、高速ロックモードの場合（モード切替信号Ｓ１がＨレベルの場合）にのみ駆動されるチャージポンプ１４ａの構成が採用されてもよい。但し、その場合、帰還クロック信号ＣＬＫＦＢＫ及び基準クロック信号ＣＬＫＲＥＦ間には定常的な位相差（位相オフセット）が生じる可能性があることに留意する必要がある。
なお、チャージポンプ１４は、上述の構成に限られず、モード切替信号Ｓ１に関わらず常に動作する図５に示すチャージポンプ１３と同様の構成であってもよい。この場合、チャージポンプ１４とノードＮ２との間には、高速ロックモードの場合にオンし、通常ロックモードの場合にオフするスイッチ素子ＳＷ２が設けられる必要がある。
図１に戻り説明を続ける。
スイッチ素子ＳＷ１（スイッチ部）は、基準電圧Ｖｒｅｆが供給される基準電圧端子（以下、基準電圧端子Ｖｒｅｆと称す）と、ノードＮ１と、の間に設けられ、高速ロックモード（即ち、モード切替信号Ｓ１がＨレベル）の場合にオンし、通常ロックモード（即ち、モード切替信号Ｓ１がＬレベル）の場合にオフする。
なお、スイッチ素子ＳＷ１には、できるだけオン抵抗の大きなものが用いられることが好ましい。例えば、スイッチ素子ＳＷ１は、少なくともスイッチ素子ＳＷ２のオン抵抗よりも大きなオン抵抗であることが好ましい。それにより、ノードＮ１からオフ状態のスイッチ素子ＳＷ１を介して基準電圧端子Ｖｒｅｆに流れるリーク電流を抑制することができるため、位相オフセットが抑制される（図１６参照）。ここで、ノードＮ１と基準電圧端子Ｖｒｅｆとの間のパスは電流を流すためのパスではないため、スイッチ素子ＳＷ１のオン抵抗が大きくても、コンパレータ１８の２つの入力端子間には電位差は生じない。
コンパレータ１８は、ノードＮ１の電圧（制御電圧Ｖｃｉｎｔ）と、基準電圧Ｖｒｅｆと、を比較して比較結果を出力する。例えば、コンパレータ１８は、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆより大きい場合に正極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆ未満の場合に負極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆを示す場合に電流を出力しない。
なお、コンパレータ１８は、アンプ及び位相補償容量を有しているため、起動するのに時間を要する。そのため、コンパレータ１８は、動作モードによらず動作させていることが好ましい。本実施の形態においても、コンパレータ１８は、動作モードによらず常に動作させている。
フィルタ１７は、フィルタ１６と同様の回路構成を有し、チャージポンプ１４の出力端子及びコンパレータ１８の出力端子の間を接続するノードＮ２に流れる電流を積分することで制御電圧Ｖｃｇｍｃを生成する。詳しくは後述するが、フィルタ１７は、高速ロックモードにおいてコンパレータ１８から電流が出力されない場合、チャージポンプ１４の出力電流Ｉｃｇｍｃを積分することで制御電圧Ｖｃｇｍｃを生成し、通常ロックモードにおいてチャージポンプ１４の動作が停止している場合、コンパレータ１８の比較結果を積分することで制御電圧Ｖｃｇｍｃを生成する。
図１７は、フィルタ１７の構成例を示す図である。図１７に示すように、フィルタ１７は、容量素子Ｃ３を有する。容量素子Ｃ３は、接地電圧端子ＧＮＤとノードＮ２との間に設けられている。
電圧制御発振器１９は、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｉｎｔ，Ｖｃｇｍｃに応じた周波数の発振信号を出力する。例えば、電圧制御発振器１９は、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，Ｖｃｇｍｃが高くなるほど、発振信号の周波数を高くし、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，Ｖｃｇｍｃが低くなるほど、発振信号の周波数を低くする。この発振信号は、出力クロック信号ＣＬＫＯＵＴとしてＰＬＬ回路１の外部に出力される。
図１８は、電圧制御発振器１９の構成例を示す図である。
図１８に示すように、電圧制御発振器１９は、インバータＩＮＶ１〜ＩＮＶ３と、トランジスタＭＮ１〜ＭＮ３と、を有する。インバータＩＮＶ１〜ＩＮＶ３は、ループ状に設けられ、インバータＩＮＶ３の出力を、電圧制御発振器１９の発振信号として出力する。また、トランジスタＭＮ１〜ＭＮ３は、インバータＩＮＶ１〜ＩＮＶ３のそれぞれの低電位側電源端子と、接地電圧端子ＧＮＤと、の間に並列に設けられ、それぞれ、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，Ｖｃｇｍｃによってオン電流が制御される。つまり、制御電圧Ｖｃｐｒｏｐ，Ｖｃｉｎｔ，ＶｃｇｍｃによってインバータＩＮＶ１〜ＩＮＶ３の遅延量が制御される。
例えば、トランジスタＭＮ１〜ＭＮ３は、これらのサイズ比（即ち、ゲート電圧を同じにした場合のドレイン電流の比）が１：１：８となるように構成されている。具体的には、トランジスタＭＮ３は、トランジスタＭＮ１，ＭＮ２と同じサイズの８個のトランジスタを並列接続することにより構成される。
分周器２０は、電圧制御発振器１９から出力された発振信号を分周して帰還クロック信号ＣＬＫＦＢＫとして出力する。
ロック検出部２１は、発振信号の位相がロックしたこと検出して、モード切替信号Ｓ１を例えばＨレベルからＬレベルに切り替える。それにより、ＰＬＬ回路１の動作モードは、高速クロックモードから通常ロックモードに切り替わる。
本例では、ロック検出部２１は、ＰＬＬ回路１が起動してから、発振信号の位相がロックするのに要する所定期間の経過後、モード切替信号Ｓ１を例えばＨレベルからＬレベルに切り替える。ここで、ロック検出部２１は、基準クロック信号ＣＬＫＲＥＦの立ち上がり回数をカウントするカウンタと、当該カウンタのカウント値と所定値とを比較する比較回路（モード切替回路）と、を備える。そして、ロック検出部２１は、カウンタのカウント値が所定値に達した場合に、発振信号の位相がロックするのに要する所定期間が経過したと判断して、モード切替信号Ｓ１を例えばＨレベルからＬレベルに切り替える。
（ＰＬＬ回路１の動作）
続いて、ＰＬＬ回路１の動作について説明する。
（高速ロックモードにおけるＰＬＬ回路１の動作）
まず、高速ロックモードにおけるＰＬＬ回路１の動作について説明する。高速ロックモードは、ＰＬＬ回路１が起動してから、発振信号の位相がロックするまで、の期間を含む動作モードである。なお、高速ロックモードでは、ロック検出部２１からＨレベルのモード切替信号Ｓ１が出力されている。
図１９は、高速ロックモードにおけるＰＬＬ回路１の等価回路をＰＬＬ回路１ａとして示す図である。ここで、高速ロックモードでは、スイッチ素子ＳＷ１がオンに制御されるため、ノードＮ１の電圧は、基準電圧Ｖｒｅｆを示す。また、コンパレータ１８は、２つの入力端子に基準電圧Ｖｒｅｆが供給されるため、電流を出力しない。したがって、チャージポンプ１３及びコンパレータ１８は何れも動作していないものとみなすことができる。
このとき、フィルタ１６は、基準電圧Ｖｒｅｆに固定された制御電圧Ｖｃｉｎｔを生成している。
また、このとき、チャージポンプ１４は、位相比較器１１の比較結果ＵＰ，ＤＮに応じた電流Ｉｃｇｍｃを生成する。フィルタ１７は、チャージポンプ１４から出力された電流Ｉｃｇｍｃを積分することで制御電圧Ｖｃｇｍｃを生成する。
つまり、位相比較器１１から、チャージポンプ１３、及び、フィルタ１６を経由して電圧制御発振器１９に至るまでの第２のパスは、発振信号の周波数制御を行うための積分パスとしては用いられない。それに対し、位相比較器１１から、チャージポンプ１４、及び、フィルタ１７を経由して電圧制御発振器１９に至るまでの第３のパスは、発振信号の周波数制御を行うための積分パスとして用いられる。
電圧制御発振器１９は、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｇｍｃに応じた周波数の発振信号を出力する。例えば、電圧制御発振器１９は、制御電圧Ｖｃｐｒｏｐ，Ｖｃｇｍｃが高くなるほど、発振信号の周波数を高くし、制御電圧Ｖｃｐｒｏｐ，Ｖｃｇｍｃが低くなるほど、発振信号の周波数を低くする。なお、高速ロックモードでは、コンパレータ１８が機能していないため、発振周波数のオフセット成分の制御は行われない。それにより、電圧制御発振器１９は、発振周波数のオフセット成分の緩やかな制御に律速されることなく、速やかに位相をロックさせることができる。
（通常ロックモードにおけるＰＬＬ回路１の動作）
次に、通常ロックモードにおけるＰＬＬ回路１の動作について説明する。通常ロックモードは、発振信号の位相がロックした後の期間の動作モードである。なお、通常ロックモードでは、ロック検出部２１からＬレベルのモード切替信号Ｓ１が出力されている。
図２０は、通常ロックモードにおけるＰＬＬ回路１の等価回路をＰＬＬ回路１ｂとして示す図である。ここで、通常ロックモードでは、チャージポンプ１４が動作しない。また、通常ロックモードでは、スイッチ素子ＳＷ１がオフに制御されるため、ノードＮ１には、チャージポンプ１３の電流Ｉｃｉｎｔが流れる。
このとき、フィルタ１６は、チャージポンプ１３の出力電流Ｉｃｉｎｔを積分することで制御電圧Ｖｃｉｎｔを生成する。そのため、ノードＮ１の電圧は、フィルタ１６を用いて電流Ｉｃｉｎｔを積分することによって生成された制御電圧Ｖｃｉｎｔを示す。
また、このとき、コンパレータ１８は、フィルタ１６を用いて電流Ｉｃｉｎｔを積分することにより生成された制御電圧Ｖｃｉｎｔ（ノードＮ１の電圧）と、基準電圧Ｖｒｅｆと、を比較して比較結果を出力する。例えば、コンパレータ１８は、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆより大きい場合に正極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆ未満の場合に負極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆを示す場合に電流を出力しない。そして、フィルタ１７は、コンパレータ１８の比較結果（ノードＮ２に流れる電流）を積分することで制御電圧Ｖｃｇｍｃを生成する。
つまり、位相比較器１１から、チャージポンプ１３、及び、フィルタ１６を経由して電圧制御発振器１９に至るまでの第２のパスは、発振信号の周波数制御を行うための積分パスとして用いられる。他方、位相比較器１１から、チャージポンプ１３、コンパレータ１８、及び、フィルタ１７を経由して電圧制御発振器１９に至るまでの第３のパスは、発振周波数のオフセット成分の制御を行うための第２の積分パスとして用いられる。
電圧制御発振器１９は、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｉｎｔ，Ｖｃｇｍｃに応じた周波数の発振信号を出力する。なお、通常ロックモードでは、上述したように発振周波数のオフセット成分が行われる。つまり、電圧制御発振器１９は、位相がロックした後の安定した状態では、発振周波数のオフセット成分の緩やかな制御も含めて発振信号を制御することにより、ノイズの抑制された精度の高い発振周波数の発振信号を生成することができる。
図２１は、ＰＬＬ回路１の動作を示すタイミングチャートである。図２１に示すように、ＰＬＬ回路１は、起動時には、動作モードを高速ロックモードに設定する。それにより、ＰＬＬ回路１は、発振周波数のオフセット成分の緩やかな制御に律速されることなく、速やかに発振信号の位相をロックさせることができる。図２１の例では、ＰＬＬ回路１が起動してからＴ１秒後に位相がロックしており、図４１の例と比較して１０分の１程度に短縮されている。そして、位相ロック後、ＰＬＬ回路１は、動作モードを高速ロックモードから通常ロックモードに移行させる。それにより、ＰＬＬ回路１は、位相がロックした後の安定した状態では、発振周波数のオフセット成分の緩やかな制御も含めて発振信号を制御するため、精度の高い発振周波数の発振信号を生成することができる。
このように、実施の形態１にかかるＰＬＬ回路１は、起動時には、応答速度の遅い発振周波数のオフセット成分の制御を行わないで速やかに位相をロックさせ、位相ロック後に、応答速度の遅い発振周波数のオフセット成分の制御を行う。それにより、実施の形態１にかかるＰＬＬ回路１は、速やかに位相をロックさせることができる。
（ＰＬＬ回路１の適用事例）
図２２は、ＰＬＬ回路１が適用された半導体装置１００の構成例を示すブロック図である。図２２に示すように、半導体装置１００は、ＰＬＬ回路１と、発振器１０１と、内部回路の一部として、デジタル回路１０２と、ＣＰＵ１０３と、メモリ１０４と、インターフェース回路１０５と、を備える。
発振器１０１は、例えば水晶発振器であって、基準クロック信号ＣＬＫＲＥＦを生成する。ＰＬＬ回路１は、発振器１０１からの基準クロック信号ＣＬＫＲＥＦに基づいて、出力クロック信号ＣＬＫＯＵＴを生成する。デジタル回路１０２、ＣＰＵ１０３、メモリ１０４、インターフェース回路１０５は、何れも出力クロック信号ＣＬＫＯＵＴに同期して動作する。
＜実施の形態２＞
図２３は、実施の形態２にかかるＰＬＬ回路２を示すブロック図である。ＰＬＬ回路２は、ＰＬＬ回路１と比較して、チャージポンプ１４を備えず、スイッチ素子ＳＷ２，ＳＷ３をさらに備える。なお、スイッチ素子ＳＷ１〜ＳＷ３によってスイッチ部が構成される。
スイッチ素子ＳＷ２は、チャージポンプ１３の出力端子と、コンパレータ１８の出力端子（ノードＮ２）と、の間に設けられ、モード切替信号Ｓ１に基づいてオンオフ制御される。スイッチ素子ＳＷ３は、チャージポンプ１３の出力端子と、フィルタ１６の入力端子（ノードＮ１）と、の間に設けられ、モード切替信号Ｓ１の反転信号Ｓ１Ｂに基づいてオンオフ制御される。例えば、高速ロックモードの場合、スイッチ素子ＳＷ１，ＳＷ２がオンし、スイッチ素子ＳＷ３がオフする。他方、通常ロックモードの場合、スイッチ素子ＳＷ１，ＳＷ２がオフし、スイッチ素子ＳＷ３がオンする。ＰＬＬ回路２のその他の構成については、ＰＬＬ回路１の場合と同様であるため、その説明を省略する。
なお、スイッチ素子ＳＷ１には、できるだけオン抵抗の大きなものが用いられることが好ましい。例えば、スイッチ素子ＳＷ１は、少なくともスイッチ素子ＳＷ２，ＳＷ３のオン抵抗よりも大きなオン抵抗であることが好ましい。それにより、ノードＮ１からオフ状態のスイッチ素子ＳＷ１を介して基準電圧端子Ｖｒｅｆに流れるリーク電流を抑制することができるため、位相オフセットが抑制される。
（ＰＬＬ回路２の動作）
続いて、ＰＬＬ回路２の動作について説明する。
（高速ロックモードにおけるＰＬＬ回路２の動作）
まず、高速ロックモードにおけるＰＬＬ回路２の動作について説明する。高速ロックモードは、ＰＬＬ回路２が起動してから、発振信号の位相がロックするまで、の期間を含む動作モードである。なお、高速ロックモードでは、ロック検出部２１からＨレベルのモード切替信号Ｓ１が出力されている。
図２４は、高速ロックモードにおけるＰＬＬ回路２の等価回路をＰＬＬ回路２ａとして示す図である。ここで、高速ロックモードでは、スイッチ素子ＳＷ１，ＳＷ２がオンに制御され、かつ、スイッチ素子ＳＷ３がオフに制御されるため、ノードＮ１の電圧は、基準電圧Ｖｒｅｆを示す。また、コンパレータ１８は、２つの入力端子に基準電圧Ｖｒｅｆが供給されるため、電流を出力しない。したがって、コンパレータ１８は動作していないものとみなすことができる。
このとき、フィルタ１６は、基準電圧Ｖｒｅｆに固定された制御電圧Ｖｃｉｎｔを示す。
また、このとき、チャージポンプ１３の出力電流Ｉｃｉｎｔは、スイッチ素子ＳＷ２を介して、ノードＮ２に供給される。そのため、フィルタ１７は、チャージポンプ１３から出力された電流Ｉｃｉｎｔを積分することで制御電圧Ｖｃｇｍｃを生成する。
つまり、位相比較器１１から、チャージポンプ１３、及び、フィルタ１６を経由して電圧制御発振器１９に至るまでの第２のパスは、発振信号の周波数制御を行うための積分パスとしては用いられない。それに対し、位相比較器１１から、チャージポンプ１３、及び、フィルタ１７を経由して電圧制御発振器１９に至るまでの第３のパスは、発振信号の周波数制御を行うための積分パスとして用いられる。
電圧制御発振器１９は、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｇｍｃに応じた周波数の発振信号を出力する。例えば、電圧制御発振器１９は、制御電圧Ｖｃｐｒｏｐ，Ｖｃｇｍｃが高くなるほど、発振信号の周波数を高くし、制御電圧Ｖｃｐｒｏｐ，Ｖｃｇｍｃが低くなるほど、発振信号の周波数を低くする。なお、高速ロックモードでは、コンパレータ１８が機能していないため、発振周波数のオフセット成分の制御は行われない。それにより、電圧制御発振器１９は、発振周波数のオフセット成分の緩やかな制御に律速されることなく、速やかに位相をロックさせることができる。
（通常ロックモードにおけるＰＬＬ回路２の動作）
次に、通常ロックモードにおけるＰＬＬ回路２の動作について説明する。通常ロックモードは、発振信号の位相がロックした後の期間の動作モードである。なお、通常ロックモードでは、ロック検出部２１からＬレベルのモード切替信号Ｓ１が出力されている。
図２５は、通常ロックモードにおけるＰＬＬ回路２の等価回路をＰＬＬ回路２ｂとして示す図である。ここで、通常ロックモードでは、スイッチ素子ＳＷ１，ＳＷ２がオフに制御され、かつ、スイッチ素子ＳＷ３がオンに制御されるため、ノードＮ１には、チャージポンプ１３の電流Ｉｃｉｎｔが流れる。
このとき、フィルタ１６は、チャージポンプ１３の出力電流Ｉｃｉｎｔを積分することで制御電圧Ｖｃｉｎｔを生成する。そのため、ノードＮ１の電圧は、フィルタ１６を用いて電流Ｉｃｉｎｔを積分することによって生成された制御電圧Ｖｃｉｎｔを示す。
また、このとき、コンパレータ１８は、フィルタ１６を用いて電流Ｉｃｉｎｔを積分することにより生成された制御電圧Ｖｃｉｎｔ（ノードＮ１の電圧）と、基準電圧Ｖｒｅｆと、を比較して比較結果を出力する。例えば、コンパレータ１８は、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆより大きい場合に正極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆ未満の場合に負極性の電流を出力し、制御電圧Ｖｃｉｎｔが基準電圧Ｖｒｅｆを示す場合に電流を出力しない。そして、フィルタ１７は、コンパレータ１８の比較結果（ノードＮ２に流れる電流）を積分することで制御電圧Ｖｃｇｍｃを生成する。
つまり、位相比較器１１から、チャージポンプ１３、及び、フィルタ１６を経由して電圧制御発振器１９に至るまでの第２のパスは、発振信号の周波数制御を行うための積分パスとして用いられる。他方、位相比較器１１から、チャージポンプ１３、コンパレータ１８、及び、フィルタ１７を経由して電圧制御発振器１９に至るまでの第３のパスは、発振周波数のオフセット成分の制御を行うための第２の積分パスとして用いられる。
電圧制御発振器１９は、主として、制御電圧Ｖｃｐｒｏｐに応じた位相（及び周波数）、かつ、制御電圧Ｖｃｉｎｔ，Ｖｃｇｍｃに応じた周波数の発振信号を出力する。なお、通常ロックモードでは、上述したように発振周波数のオフセット成分が行われる。つまり、電圧制御発振器１９は、位相がロックした後の安定した状態では、発振周波数のオフセット成分の緩やかな制御も含めて発振信号を制御することにより、精度の高い発振周波数の発振信号を生成することができる。
このように、実施の形態２にかかるＰＬＬ回路２は、ＰＬＬ回路１と同等程度の効果を奏することができる。即ち、実施の形態２にかかるＰＬＬ回路２は、起動時には、応答速度の遅い発振周波数のオフセット成分の制御を行わないで速やかに位相をロックさせ、位相ロック後に、応答速度の遅い発振周波数のオフセット成分の制御を行う。それにより、実施の形態１にかかるＰＬＬ回路１は、速やかに位相をロックさせることができる。
さらに、実施の形態２にかかるＰＬＬ回路２は、実施の形態１にかかるＰＬＬ回路１と比較して、チャージポンプ１４を備える必要が無いため、回路規模をさらに抑制することができる。それに対し、実施の形態１にかかるＰＬＬ回路１は、スイッチ素子ＳＷ１，ＳＷ２を備える必要が無いため、ノードＮ１のリーク電流の増大を抑制することができ、その結果、位相オフセットを抑制することができる。
なお、チャージポンプ１２，１３は、動作モードに応じて電流Ｉｃｐｒｏｐ，Ｉｃｉｎｔの最大値を切り替える構成であってもよい。
＜実施の形態３＞
図２６は、実施の形態３にかかるＰＬＬ回路３を示すブロック図である。ＰＬＬ回路３は、ＰＬＬ回路１と比較して、ロック検出部２１に代えてロック検出部２２を備える。
ロック検出部２２は、基準クロック信号ＣＬＫＲＥＦ及び帰還クロック信号ＣＬＫＦＢＫに基づいて、ＰＬＬ回路３の発振信号（出力クロック信号ＣＬＫＯＵＴ）の位相がロックしたか否かを検出する。
例えば、ロック検出部２２は、基準クロック信号ＣＬＫＲＥＦの立ち上がり回数をカウントする第１のカウンタと、帰還クロック信号ＣＬＫＦＢＫの立ち上がり回数をカウントする第２のカウンタと、第１及び第２のカウンタのそれぞれのカウント数を周期的に比較する比較回路（モード切替回路）と、を備える。そして、ロック検出部２２は、一周期当たりの第１及び第２のカウンタのそれぞれのカウント数が一致した場合に、発振信号の位相がロックしたと判断して、モード切替信号Ｓ１を例えばＨレベルからＬレベルに切り替える。
ＰＬＬ回路３のその他の構成については、ＰＬＬ回路１の場合と同様であるため、その説明を省略する。
このように、実施の形態３にかかるＰＬＬ回路３は、実施の形態１，２にかかるＰＬＬ回路１，２と同等程度の効果を奏することができる。さらに、実施の形態３にかかるＰＬＬ回路３は、ロック検出部２２を用いることにより、より正確に位相がロックしたことを検出することができる。
なお、ロック検出２２は、ＰＬＬ回路１に適用される場合に限られず、ＰＬＬ回路２に適用されてもよい。
以上のように、上記実施の形態１〜３にかかるＰＬＬ回路１〜３は、起動時には、応答速度の遅い発振周波数のオフセット成分の制御を行わないで速やかに位相をロックさせ、位相ロック後に、応答速度の遅い発振周波数のオフセット成分の制御を行う。それにより、実施の形態１にかかるＰＬＬ回路１は、速やかに位相をロックさせることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１，１ａ，１ｂ ＰＬＬ回路
２，２ａ，２ｂ ＰＬＬ回路
３ ＰＬＬ回路
１１ 位相比較器
１２ チャージポンプ
１３，１３ａ，１３ｂ チャージポンプ
１４，１４ａ チャージポンプ
１５〜１７ フィルタ
１８ コンパレータ
１９ 電圧制御発振器
２０ 分周器
２１ ロック検出部
２２ ロック検出部
１００ 半導体装置
１０１ 発振器
１０２ デジタル回路
１０３ ＣＰＵ
１０４ メモリ
１０５ インターフェース回路
１１１，１１２ フリップフロップ
１１３ 論理積回路
１１４，１１５ インバータ
１２１，１２２ 定電流源
１２３，１２４ スイッチ素子
１３１，１３２ 定電流源
１３３，１３４ スイッチ素子
１３５，１３６ スイッチ素子
１３７，１３８ 論理積回路
１４１，１４２ 定電流源
１４３〜１４６ スイッチ素子
１４７，１４８ 論理積回路
Ｒ１ 抵抗素子
Ｃ１〜Ｃ３ 容量素子
ＩＮＶ１〜ＩＮＶ３ インバータ
ＳＷ１〜ＳＷ３ スイッチ素子
ＭＮ１〜ＭＮ３ トランジスタ

Claims (19)

  1. 基準クロック信号及び帰還クロック信号のそれぞれの位相を比較する位相比較器と、
    前記位相比較器による比較結果に応じた第１電流を生成する第１チャージポンプと、
    前記位相比較器による比較結果に応じた第２電流を生成する第２チャージポンプと、
    前記第１電流に基づいて生成される電圧からリップルノイズが除去された第１制御電圧を生成する第１フィルタと、
    第１ノードの電圧と、基準電圧と、を比較するコンパレータと、
    第１モードの場合、前記第１ノードに対して前記基準電圧を選択して出力し、かつ、第２ノードに対して前記第２電流を選択して出力し、第２モードの場合、前記第１ノードに対して前記第２電流を選択して出力し、かつ、前記第２ノードに対して前記コンパレータによる比較結果を選択して出力する、スイッチ部と、
    前記第１ノードに流れる電流を積分することで第２制御電圧を生成する第２フィルタと、
    前記第２ノードに流れる電流を積分することで第３制御電圧を生成する第３フィルタと、
    前記第１〜前記第３制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振器と、
    前記出力クロック信号を分周して前記帰還クロック信号として出力する分周器と、
    を備えた、ＰＬＬ回路。
  2. 前記第１モードの場合に駆動され、前記第２電流に比例する第３電流を生成する第３チャージポンプをさらに備え、
    前記スイッチ部は、
    前記基準電圧が供給される基準電圧端子と、前記第１ノードと、の間に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第１スイッチ素子を有し、
    前記第１モードの場合、前記第２ノードには、前記第３チャージポンプから出力された前記第３電流が供給される、
    請求項１に記載のＰＬＬ回路。
  3. 前記第３チャージポンプは、
    電源電圧端子と前記第３チャージポンプの出力端子との間に設けられた第１定電流源と、
    前記電源電圧端子と前記出力端子との間において前記第１定電流源に直列に設けられ、前記位相比較器の比較結果に応じてオンオフが制御される第１電流供給制御スイッチと、
    接地電圧端子と前記出力端子との間に設けられた第２定電流源と、
    前記接地電圧端子と前記出力端子との間において前記第２定電流源に直列に設けられ、前記位相比較器の比較結果に応じてオンオフが制御される第２電流供給制御スイッチと、
    前記電源電圧端子と前記出力端子との間において前記第１定電流源に直列に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第３電流供給制御スイッチと、
    前記接地電圧端子と前記出力端子との間において前記第２定電流源に直列に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第４電流供給制御スイッチと、を有する、
    請求項２に記載のＰＬＬ回路。
  4. 前記第３チャージポンプは、
    前記第２モードの場合、前記位相比較器の比較結果をマスクするマスク回路と、
    電源電圧端子と前記第３チャージポンプの出力端子との間に設けられた第１定電流源と、
    前記電源電圧端子と前記出力端子との間において前記第１定電流源に直列に設けられ、前記マスク回路の出力に応じてオンオフが制御される第１電流供給制御スイッチと、
    接地電圧端子と前記出力端子との間に設けられた第２定電流源と、
    前記接地電圧端子と前記出力端子との間において前記第２定電流源に直列に設けられ、前記マスク回路の出力に応じてオンオフが制御される第２電流供給制御スイッチと、を有する、
    請求項２に記載のＰＬＬ回路。
  5. 前記第２チャージポンプは、前記第２モードの場合にのみ駆動されるように構成されている、
    請求項２に記載のＰＬＬ回路。
  6. 前記第２チャージポンプは、
    電源電圧端子と前記第２チャージポンプの出力端子との間に設けられた第１定電流源と、
    前記電源電圧端子と前記出力端子との間において前記第１定電流源に直列に設けられ、前記位相比較器の比較結果に応じてオンオフが制御される第１電流供給制御スイッチと、
    接地電圧端子と前記出力端子との間に設けられた第２定電流源と、
    前記接地電圧端子と前記出力端子との間において前記第２定電流源に直列に設けられ、前記位相比較器の比較結果に応じてオンオフが制御される第２電流供給制御スイッチと、
    前記電源電圧端子と前記出力端子との間において前記第１定電流源に直列に設けられ、前記第１モードの場合にオフし、前記第２モードの場合にオンする第３電流供給制御スイッチと、
    前記接地電圧端子と前記出力端子との間において前記第２定電流源に直列に設けられ、前記第１モードの場合にオフし、前記第２モードの場合にオンする第４電流供給制御スイッチと、を有する、
    請求項５に記載のＰＬＬ回路。
  7. 前記第２チャージポンプは、
    前記第１モードの場合、前記位相比較器の比較結果をマスクするマスク回路と、
    電源電圧端子と前記第２チャージポンプの出力端子との間に設けられた第１定電流源と、
    前記電源電圧端子と前記出力端子との間において前記第１定電流源に直列に設けられ、前記マスク回路の出力に応じてオンオフが制御される第１電流供給制御スイッチと、
    接地電圧端子と前記出力端子との間に設けられた第２定電流源と、
    前記接地電圧端子と前記出力端子との間において前記第２定電流源に直列に設けられ、前記マスク回路の出力に応じてオンオフが制御される第２電流供給制御スイッチと、を有する、
    請求項５に記載のＰＬＬ回路。
  8. 前記第２電流に比例する第３電流を生成する第３チャージポンプをさらに備え、
    前記スイッチ部は、
    前記基準電圧が供給される基準電圧端子と、前記第１ノードと、の間に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第１スイッチ素子と、
    前記第３チャージポンプの出力と、前記第２ノードと、の間に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第２スイッチ素子と、を有し、
    前記第１モードの場合、前記第２ノードには、前記第３チャージポンプから出力された前記第３電流が供給される、
    請求項１に記載のＰＬＬ回路。
  9. 前記第１スイッチ素子のオン抵抗が前記第２スイッチ素子のオン抵抗よりも大きくなるように構成される、
    請求項８に記載のＰＬＬ回路。
  10. 前記スイッチ部は、
    前記基準電圧が供給される基準電圧端子と、前記第１ノードと、の間に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第１スイッチ素子と、
    前記第２チャージポンプの出力と、前記第２ノードと、の間に設けられ、前記第１モードの場合にオンし、前記第２モードの場合にオフする第２スイッチ素子と、を有する、
    前記第２チャージポンプの出力と、前記第１ノードと、の間に設けられ、前記第１モードの場合にオフし、前記第２モードの場合にオンする第３スイッチ素子と、
    請求項１に記載のＰＬＬ回路。
  11. 前記第１スイッチ素子のオン抵抗が前記第２及び前記第３スイッチ素子のそれぞれのオン抵抗よりも大きくなるように構成される、
    請求項１０に記載のＰＬＬ回路。
  12. 前記第１モードは、前記ＰＬＬ回路が起動してからの所定期間であって、
    前記第２モードは、前記所定期間経過後の残りの期間である、
    請求項１に記載のＰＬＬ回路。
  13. ロック検出部をさらに備え、
    前記ロック検出部は、
    前記基準クロック信号の立ち上がり回数をカウントするカウンタと、
    前記カウンタのカウント値が所定値に達した場合に、前記第１モードから前記第２モードにモードを切り替えるモード切替回路と、を有する、
    請求項１に記載のＰＬＬ回路。
  14. ロック検出部をさらに備え、
    前記ロック検出部は、
    前記基準クロック信号の立ち上がり回数をカウントする第１カウンタと、
    前記帰還クロック信号の立ち上がり回数をカウントする第２カウンタと、
    前記第１及び前記第２カウンタのそれぞれの周期的なカウント値が一致した場合に、前記第１モードから前記第２モードにモードを切り替えるモード切替回路と、を有する、
    請求項１に記載のＰＬＬ回路。
  15. 前記第１フィルタは、
    前記第１チャージポンプの出力と接地電圧端子の間に設けられた第１抵抗素子と、
    前記第１抵抗素子に並列に設けられた第１容量素子と、を有する、
    請求項１に記載のＰＬＬ回路。
  16. 前記第２フィルタは、
    前記第１ノードと接地電圧端子との間に設けられた第２容量素子を有する、
    請求項１に記載のＰＬＬ回路。
  17. 前記第３フィルタは、
    前記第２ノードと接地電圧端子との間に設けられた第３容量素子を有する、
    請求項１に記載のＰＬＬ回路。
  18. 前記基準クロック信号を生成する発振回路と、
    前記発振回路により生成された前記基準クロック信号が供給され、前記出力クロック信号を生成する請求項１に記載のＰＬＬ回路と、
    前記ＰＬＬ回路によって生成された前記出力クロック信号に同期して動作する内部回路と、
    を備えた、半導体装置。
  19. 基準クロック信号及び帰還クロック信号のそれぞれの位相を比較して比較結果を出力し、
    前記比較結果に応じた第１電流を生成し、
    前記比較結果に応じた第２電流を生成し、
    前記第１電流に基づいて生成される電圧からリップルノイズが除去された第１制御電圧を生成し、
    第１モードの場合、基準電圧を選択して第１ノードに対して出力するとともに前記第２電流を選択して第２ノードに対して出力し、第２モードの場合、前記第２電流を選択して前記第１ノードに対して出力するとともに、前記第１ノードの電圧と前記基準電圧との比較結果を選択して前記第２ノードに対して出力し、
    前記第１ノードに流れる電流を積分することで第２制御電圧を生成し、
    前記第２ノードに流れる電流を積分することで第３制御電圧を生成し、
    前記第１〜前記第３制御電圧に応じた周波数の出力クロック信号を生成し、
    前記出力クロック信号を分周して前記帰還クロック信号として出力する、
    ＰＬＬ回路の制御方法。
JP2018030840A 2018-02-23 2018-02-23 Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法 Active JP6906460B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018030840A JP6906460B2 (ja) 2018-02-23 2018-02-23 Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法
US16/250,414 US10476511B2 (en) 2018-02-23 2019-01-17 PLL circuit, semiconductor device including the same, and control method of PLL circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018030840A JP6906460B2 (ja) 2018-02-23 2018-02-23 Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法

Publications (2)

Publication Number Publication Date
JP2019146104A true JP2019146104A (ja) 2019-08-29
JP6906460B2 JP6906460B2 (ja) 2021-07-21

Family

ID=67684717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018030840A Active JP6906460B2 (ja) 2018-02-23 2018-02-23 Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法

Country Status (2)

Country Link
US (1) US10476511B2 (ja)
JP (1) JP6906460B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113572429A (zh) * 2021-08-13 2021-10-29 成都爱旗科技有限公司 一种f类压控振荡电路及其温度补偿方法
CN113992004A (zh) * 2021-12-02 2022-01-28 屹世半导体(上海)有限公司 双模式开关频率控制系统
JP2022068433A (ja) * 2020-10-22 2022-05-10 ルネサスエレクトロニクス株式会社 間欠動作アンプを用いたｐｌｌ回路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI727274B (zh) * 2019-03-05 2021-05-11 瑞昱半導體股份有限公司 時脈產生電路以及產生時脈訊號的方法
CN110166047B (zh) * 2019-04-29 2020-11-24 潍坊歌尔微电子有限公司 一种锁相回路电路及数字运算系统
EP4106205A4 (en) * 2020-03-03 2023-04-19 Huawei Technologies Co., Ltd. PHASE LOCKED CIRCUIT
US20220286138A1 (en) * 2021-03-03 2022-09-08 Nvidia Corp. Phase Locked Loop with Low Reference Spur
CN114421955A (zh) * 2021-12-23 2022-04-29 北京晟德微集成电路科技有限公司 双环路锁相环及其电荷泵

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195983A (ja) * 1997-10-14 1999-07-21 Lucent Technol Inc フェーズロックループを有する集積回路
JP2001339298A (ja) * 2000-05-29 2001-12-07 Nec Microsystems Ltd Ｐｌｌ回路およびその制御方法
US6680632B1 (en) * 2002-02-26 2004-01-20 Cypress Semiconductor Corp. Method/architecture for a low gain PLL with wide frequency range
JP2010273320A (ja) * 2009-04-23 2010-12-02 Renesas Electronics Corp Ｐｌｌ回路
JP2013126146A (ja) * 2011-12-15 2013-06-24 Renesas Electronics Corp Ｐｌｌ回路
CN105577183A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种双环路电荷泵带宽自适应锁相环

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2993559B2 (ja) * 1997-03-31 1999-12-20 日本電気株式会社 位相同期回路
JP3407197B2 (ja) * 1999-11-26 2003-05-19 松下電器産業株式会社 ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路
KR100568538B1 (ko) * 2004-04-09 2006-04-07 삼성전자주식회사 자기 바이어스 위상 동기 루프
JPWO2016104464A1 (ja) * 2014-12-25 2017-06-15 株式会社東芝 位相デジタル変換器、位相差パルス生成器、無線通信装置および無線通信方法
US10666136B2 (en) * 2017-09-11 2020-05-26 Khalifa University of Science and Technology Two dimensional charge pump
US10277230B2 (en) * 2017-09-25 2019-04-30 Apple Inc. Jitter reduction in clock and data recovery circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195983A (ja) * 1997-10-14 1999-07-21 Lucent Technol Inc フェーズロックループを有する集積回路
JP2001339298A (ja) * 2000-05-29 2001-12-07 Nec Microsystems Ltd Ｐｌｌ回路およびその制御方法
US6680632B1 (en) * 2002-02-26 2004-01-20 Cypress Semiconductor Corp. Method/architecture for a low gain PLL with wide frequency range
JP2010273320A (ja) * 2009-04-23 2010-12-02 Renesas Electronics Corp Ｐｌｌ回路
JP2013126146A (ja) * 2011-12-15 2013-06-24 Renesas Electronics Corp Ｐｌｌ回路
CN105577183A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种双环路电荷泵带宽自适应锁相环

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022068433A (ja) * 2020-10-22 2022-05-10 ルネサスエレクトロニクス株式会社 間欠動作アンプを用いたｐｌｌ回路
JP7514162B2 (ja) 2020-10-22 2024-07-10 ルネサスエレクトロニクス株式会社 間欠動作アンプを用いたｐｌｌ回路
CN113572429A (zh) * 2021-08-13 2021-10-29 成都爱旗科技有限公司 一种f类压控振荡电路及其温度补偿方法
CN113992004A (zh) * 2021-12-02 2022-01-28 屹世半导体(上海)有限公司 双模式开关频率控制系统

Also Published As

Publication number Publication date
JP6906460B2 (ja) 2021-07-21
US10476511B2 (en) 2019-11-12
US20190268006A1 (en) 2019-08-29

Similar Documents

Publication Publication Date Title
JP6906460B2 (ja) Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法
US10707854B2 (en) Clock screening with programmable counter-based clock interface and time-to-digital converter with high resolution and wide range operation
JP5448870B2 (ja) Ｐｌｌ回路
JP4060514B2 (ja) 同期信号発生回路
US7719331B2 (en) PLL circuit
JP2010130412A (ja) 半導体集積回路
JP4482524B2 (ja) リーク電流補償回路を備えたｐｌｌ回路
TWI684327B (zh) 調整時脈訊號中之工作周期的裝置與方法
JP2022551302A (ja) 制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム
CN106357237B (zh) 具有宽频率范围的高分辨率振荡器
JP4270339B2 (ja) Ｐｌｌ回路及びこれに用いられる自動バイアス調整回路
JP2011223375A (ja) 発振回路
JP2006180428A (ja) 位相同期回路
JP2012129789A (ja) Ｐｌｌ回路
US20200366298A1 (en) Time-to-digital converter and phase locked loop
TW202008714A (zh) 電壓控制振盪器、ｐｌｌ電路和ｃｄｒ裝置
CN107026647B (zh) 时间数字系统以及频率合成器
CN115498997A (zh) 用于测量延迟元件的延迟的电路和方法
KR20100094859A (ko) 비대칭 전하 펌프 및 그것을 포함한 위상 동기 루프
JP4534140B2 (ja) Ｐｌｌ回路
JP5338148B2 (ja) 半導体集積回路、温度変化検出方法
JP2011188323A (ja) Ｐｌｌ回路
JP4103604B2 (ja) 半導体集積回路
JP2006270225A (ja) クロックジェネレータ
JP6469474B2 (ja) Ｐｌｌ回路及びその制御方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210524

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210601

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210629

R150 Certificate of patent or registration of utility model

Ref document number: 6906460

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150