JP2022068433A - 間欠動作アンプを用いたｐｌｌ回路 - Google Patents

間欠動作アンプを用いたｐｌｌ回路 Download PDF

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Abstract

【課題】フィルタ回路の面積を増加させることなく、高周波数で発振可能なＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路１は、位相比較器１０と、積分パス２０と、比例パス３０と、電流制御発振器４０と、分周器５０と、二重積分パス６０とを備える。二重積分パス６０は、間欠動作ｇｍアンプ６１と、フィルタ回路６２と、電圧－電流変換回路６３とを含む。間欠動作ｇｍアンプ６１は、フィルタ回路２２の出力電圧を受けて、間欠動作用パルスＣＬＫがＯＮのとき、その電圧をフィルタ回路６２に出力し、間欠動作用パルスＣＬＫがＯＦＦのとき、フィルタ回路２２の出力電圧をフィルタ回路６２に出力しない。間欠動作用パルスＣＬＫがＯＦＦであっても、フィルタ回路６２により電圧－電流変換回路６３の入力電位が保持され、電流制御発振器４０へ電流は流れる。したがって、フィルタ回路６２の面積を増加させることなく、高周波数で発振することができる。【選択図】図１

Description

本発明は、間欠動作アンプを用いたＰＬＬ回路に関する。
近年、半導体装置に搭載される発振回路としてＰＬＬ（Phase Locked Loop）回路が多く用いられている。ＰＬＬ回路は、基準信号の位相と出力信号の位相とが同期するように出力信号の発振周波数を制御する回路である。
最近では、プロセスシュリンクの要望と同時に、リング型ＰＬＬ回路に対する高周波発振の需要が高まっている。システム・オン・チップ（ＳｏＣ）製品では、リング型ＰＬＬ回路が１０個程度搭載されている。ＰＬＬ回路は、通常アナログ回路により構成されるため、プロセスシュリンクによる恩恵を受けにくい。
ここで、低ゲイン入力及び高ゲイン入力を有する電圧制御発振器（ＶＣＯ）を備えたＰＬＬ回路が知られている（例えば、特許文献１参照）。特許文献１のＰＬＬ回路では、電圧制御発振器は、２つの電圧信号を低ゲイン入力とし、１つの電圧信号を高ゲイン入力とし、これら３つの電圧信号に基づいて、発振周波数を生成している。
特開２０１０－２７３３２０号公報
ＰＬＬ回路は、状況に応じて適切にループ特性を自動的に変化させ、高速な位相ロックと回路の安定性とを両立させるものである。そして、位相ロック前においては、高速に所望の周波数まで出力周波数を到達させることが求められる。このため、ＰＬＬ回路のオープンループ特性のゼロ点を高い周波数に配置させる必要がある。一方、位相ロック後においては、高い安定性の確保が求められる。このため、ＰＬＬ回路のオープンループ特性のゼロ点を低い周波数に配置させる必要がある。したがって、高速な位相ロックと回路安定性の両立を図るためには、位相ロックの前後においてゼロ点をダイナミックに動かす必要がある。
上記ゼロ点は、相互コンダクタンスｇｍとフィルタ回路の容量Ｃの関数（∝ｇｍ／Ｃ）となり、安定性確保の観点からその値は小さい方が望ましい。特許文献１に記載のＰＬＬ回路においては、電圧－電流変換回路のｇｍ値を小さくすることが望まれるものの、回路動作を正常に保つためには、低減可能な最小値は制限を受けてしまう。それにより、フィルタ回路の容量もある程度の大きさになってしまい、フィルタ回路の面積を削減するのにも限度がある
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、間欠動作を行う低速の二重積分パスを設けることにより、間欠動作により相互インダクタンスｇｍ値を非常に小さくすることができ、これにより、フィルタ回路の面積を増加させることなく、高周波数で発振可能なＰＬＬ回路を提供することにある。
一実施の形態によれば、間欠動作アンプを用いたＰＬＬ回路は、基準クロックと帰還クロックの位相差を検出して、該位相差に応じた第１電圧信号を出力する位相比較器と、第１フィルタ回路および第１電圧－電流変換回路を含み、位相比較器から第１電流信号が入力され、第１電流信号を出力する積分パスと、第２フィルタ回路を含み、位相比較器から第１電流信号が入力され、第２電流信号を出力する比例パスと、ｇｍアンプ、第３フィルタ回路、および第２電圧－電流変換回路を含み、積分パスの第１フィルタ回路から第２電圧信号が入力され、第３電流信号を出力する二重積分パスと、積分パス、比例パス、および二重積分パスからそれぞれ第１電流信号、段２で入信号、および第３電流信号が入力され、合計電流量に応じた周波数クロックの発振信号を出力する電流制御発振器と、発振信号を分周するとともに、帰還クロックとして分周した信号を位相比較器に出力する分周器とを備える。そして、ｇｍアンプには、該ｇｍアンプを間欠動作させるパルス信号が入力される。
一実施の形態によれば、間欠動作を行う低速の二重積分パスを設けることにより、間欠動作により相互コンダクタンスｇｍ値を非常に小さくすることができ、これにより、フィルタ回路の面積を増加させることなく、高周波数で発振可能なＰＬＬ回路を提供することができる。
実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。 図１に示す間欠動作アンプを用いたＰＬＬ回路の回路構成の一例を示す図である。 実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路のオープンループ特性を説明するための説明図である。 実施の形態２に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。 図４に示す間欠動作ｇｍアンプの回路構成の一例を示す構成図である。 実施の形態３に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。 ゼロ点がダイナミックに変化するときの各特性波形を示す図である。 実施の形態４に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。 本発明のＰＬＬ回路を抽象化したブロック図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（課題等）
まず、本発明の背景と、その課題とについて説明する。
従来、位相比較器の後段に並列な２つのパスを有するＰＬＬ回路が知られている。一方は積分パスであり、ＰＬＬ回路の出力周波数を制御するためのものである。他方は比例パスであり、ＰＬＬ回路の出力クロックの位相を制御するためのものである。
ここで、上述のように、位相ロック後のＰＬＬ回路の安定性を確保するためには、ＰＬＬ回路のオープンループ特性のゼロ点を低い周波数にすることが望まれる。一方、電流制御発振器を高周波数で発振させる需要も高まっている。しかしながら、電流制御発振器の発振周波数は、電流制御発振器に流れる電流に比例する。また、チャージポンプの出力電圧の範囲が制約されるため、電圧－電流変換回路の入力電圧を一定にする必要もある。このような状況下で、ＰＬＬ回路を高い発振周波数で動作させるためには、電圧－電流変換回路を追加して、出力電流を増加させる必要がある。このような回路構成では、相互コンダクタンスｇｍが増加することとなってしまう。
そして、回路の安定性のための対策をしなければ、ゼロ点が高周波方向に位置してしまい、回路の安定性が劣化してしまう。一方、安定性の対策を講じるには、フィルタ回路の容量Ｃを増加させる必要がある。しかしながら、この容量Ｃを増加させると、フィルタ回路の面積が大きくなってしまい、ＰＬＬ回路を含むチップ全体のコストが増加してしまうという問題がある。例えば、従来のＰＬＬ回路では、発振周波数を１．５～２倍程度に増加させると、フィルタ回路の面積は、２．５～５倍程度に増加してしまう。
このように、高速な位相ロック（高速応答）と回路の安定性とには、トレードオフの関係がある。位相比較器の後段に並列な２つのパスを有する従来のＰＬＬ回路では、動的かつ自動的にゼロ点を変更することができず、これらの両立は困難であった。
このような課題を解決するために、積分パスを直列に接続して二重化させる方法が考えられる。従来の二重積分パスは、連続アンプと容量から構成されている。二重積分パスはその動作が遅いことが望まれるが、動作を遅くするためには、時定数を大きくしなければならない。このため、連続アンプの相互コンダクタンスｇｍを小さくしなければならず、結果として、容量の面積が大きくなってしまうという課題もある。
（実施の形態１）
上記課題を解決するために、実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路では、積分パスの後段に直列に二重積分パスを設け、この二重積分パス内の間欠動作アンプに、間欠動作用パルスを入力することにより、二重積分パスを低速で動作させている。これにより、回路の安定性に影響を及ぼすことなく、高周波数でＰＬＬ回路を発振させることができる。以下、本実施の形態の間欠動作アンプを用いたＰＬＬ回路を詳細に説明する。
＜間欠動作アンプを用いたＰＬＬ回路の構成＞
まず、実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路１（以下、「ＰＬＬ回路１」と略す場合もある）の構成の一例を説明する。図１は、実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。図１に示すように、本例のＰＬＬ回路１は、位相比較器１０と、積分パス（積分回路列）２０と、比例パス（比例回路列）３０と、電流制御発振器４０と、分周器５０と、二重積分パス（二重積分回路列）６０とを備える。
位相比較器１０は、２つの信号入力間の位相差を表す電圧信号を生成する回路である。具体的には、位相比較器１０は、例えば、図示しない基準発振器から入力される基準信号（入力クロックまたは基準クロック）の位相と、分周器５０の出力信号（出力クロックまたは帰還クロック）の位相とを比較して、すなわち、それらの位相差を検出して、位相差に応じた電圧信号（第１電圧信号）を積分パス２０と比例パス３０に出力する。なお、この電圧信号は、位相差に応じてパルス幅が変わる信号である。
積分パス２０は、チャージポンプ２１と、フィルタ回路２２と、電圧－電流変換回路２３とを含む。チャージポンプ２１は、図示しないコンデンサとスイッチとを組み合わせることにより、入力信号である位相比較器１０の出力信号（電圧）の位相差に応じた量の電流をフィルタ回路２２に出力する回路である。
フィルタ回路２２は、チャージポンプ２１からの出力電流を受け、その電流を電圧に変換して、電圧－電流変換回路２３と二重積分パス６０とに出力する回路である。電圧－電流変換回路２３は、フィルタ回路２２からの出力電圧を受け、その出力電圧に応じた電流を電流制御発振器４０に出力する回路である。
比例パス３０は、チャージポンプ３１と、フィルタ回路３２とを含む。チャージポンプ３１は、入力信号である位相比較器１０の出力信号（電圧）の位相差に応じた量の電流をフィルタ回路３２に出力する回路である。フィルタ回路３２は、フィルタ回路２２とは異なり、チャージポンプ３１からの出力電流を平滑化して、平滑化電流（を電流制御発振器４０に出力する回路である。
二重積分パス６０は、間欠動作ｇｍアンプ（トランスコンダクタンスアンプ）６１と、フィルタ回路６２と、電圧－電流変換回路６３とを含む。本実施の形態の二重積分パス６０は、間欠動作ｇｍアンプ６１に間欠動作用パルスＣＬＫ（パルス信号）を直接入力することにより、間欠動作ｇｍアンプ６１を間欠動作させて、全体として低速に動作するものである。
低速動作とは、ＰＬＬ回路のオープンループ特性のゼロ点が低周波数に位置することを意味する。そして、低周波数のゼロ点は、回路全体の安定性に影響を及ぼすことはない。安定性に対しては、前段の積分パス２０の構成により形成される高周波数のゼロ点の位置を注意すればよい。
間欠動作ｇｍアンプ６１は、フィルタ回路２２の出力電圧を受けて、間欠動作用パルスＣＬＫがＯＮのとき、その電圧をフィルタ回路６２に出力する。一方、間欠動作ｇｍアンプ６１は、間欠動作用パルスＣＬＫがＯＦＦのとき、フィルタ回路２２の出力電圧をフィルタ回路６２に出力しない。
フィルタ回路６２は、間欠動作ｇｍアンプ６１からの出力電圧を平滑化して、平滑化電圧を電圧－電流変換回路６３に出力する回路である。フィルタ回路６２は、間欠動作ｇｍアンプ６１への間欠動作用パルスＣＬＫがＯＮのとき、間欠動作ｇｍアンプ６１の出力電圧を電圧－電流変換回路６３に出力する。一方、フィルタ回路６２は、間欠動作ｇｍアンプ６１への間欠動作用パルスＣＬＫがＯＦＦであっても、電圧－電流変換回路６３の入力電位を保持する。
電圧－電流変換回路６３は、フィルタ回路６２からの出力電圧を受け、その出力電圧に応じた電流を電流制御発振器４０に出力する回路である。上記のように、間欠動作用パルスＣＬＫがＯＦＦであっても、電圧－電流変換回路６３の入力電位が保持されるので、その間も電流制御発振器４０へ電流は流れることとなる。
電流制御発振器４０は、電圧－電流変換回路２３の出力電流と、フィルタ回路３２の出力電流と、電圧－電流変換回路６３の出力電流とを受けて、合計した電流の量に応じた高周波クロックの出力電圧（発振信号）をＰＬＬ回路１の外部に出力するとともに、分周器５０にも出力する回路である。
分周器５０は、電流制御発振器４０からの発振信号を分周して、分周後の発振信号を位相比較器１０に出力する回路である。
次に、図２を参照して、図１に示すＰＬＬ回路１を実現する回路構成を説明する。図２は、図１に示す間欠動作アンプを用いたＰＬＬ回路１の回路構成の一例を示す図である。図２に示すように、積分パス２０では、例えば、チャージポンプ２１は、オペアンプにより構成され、フィルタ回路２２は、コンデンサにより構成され、電圧－電流変換回路２３は、Ｐチャネル型絶縁ゲートトランジスタにより構成される。
また、比例パス３０では、例えば、チャージポンプ３１は、オペアンプにより構成され、フィルタ回路３２は、コンデンサ３２１と、抵抗３２２とから構成される１次ローパスフィルタである。
電流制御発振器４０は、例えば、積分パス２０、比例パス３０、及び二重積分パス６０からの入力信号を加算する加算器４０１と、オペアンプ４０２とにより構成される。分周器５０は、例えば、オペアンプにより構成される。
二重積分パス６０では、積分パス２０と同様に、例えば、フィルタ回路６２は、コンデンサにより構成され、電圧－電流変換回路６３は、Ｐチャネル型絶縁ゲートトランジスタにより構成される。
なお、間欠動作ｇｍアンプ６１は、その動作率、すなわち、基準クロック周期に対するアンプ動作期間の比により、等価的な相互コンダクタンスｇｍを制御することができる。そのため、本例のＰＬＬ回路１では、二重積分パス６０において、間欠動作ｇｍアンプ６１の後段に別途回路を追加することなく、二重積分パス６０の時定数を調整することができ、必要に応じて、その時定数を大きくすることも容易である。
＜ＰＬＬ回路の動作＞
次に、実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路１の動作を説明する。高周波クロックを出力するためには、電流制御発振器４０には多くの入力電流が必要となる。本実施の形態では、積分パス２０から出力される電流と、比例パス３０から出力される電流とに加え、二重積分パス６０から出力される電流も電流制御発振器４０に入力される。このように、電流制御発振器４０は、多くの入力電流に応じて高周波クロックの出力電圧（発振信号）を外部に出力することができる。
一方、二重積分パス６０には、間欠動作ｇｍアンプ６１が設けられており、間欠動作用パルスＣＬＫを間欠動作ｇｍアンプ６１に直接入力することにより、当該間欠動作ｇｍアンプ６１を間欠動作させている。間欠動作用パルスＣＬＫは、パルス幅に応じて、間欠動作ｇｍアンプ６１を間欠動作させるが、間欠動作用パルスＣＬＫがＯＦＦのときであっても、フィルタ回路６２が電圧－電流変換回路６３の入力電圧を保持することとなる。これにより、電圧－電流変換回路６３の出力電流は、電流制御発振器４０に常時流れることとなる。
したがって、本実施の形態のＰＬＬ回路１は、電流制御発振器４０に入力される電流を増大させているので、電流制御発振器４０は、高周波クロックを出力することができる。
＜実施の形態１の特徴および効果＞
次に、実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路１の主な特徴および効果を説明する。
図１および図２に示す実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路１の主な特徴は、積分パス２０の後段に二重積分パス６０を設け、二重積分パス６０に設けられた間欠動作ｇｍアンプ６１に間欠動作用パルスＣＬＫを入力して、当該間欠動作ｇｍアンプ６１を間欠動作させることにより、二重積分パス６０を低速で動作させることにある。また、間欠動作アンプを用いたＰＬＬ回路１の更なる特徴は、二重積分パス６０を低速に動作させることにより、帰還ループに影響を与えることなく、高周波クロックを生成することである。
図３は、実施の形態１に係る間欠動作アンプを用いたＰＬＬ回路のオープンループ特性を説明するための説明図である。図３に示すように、二重積分パス６０により形成されるゼロ点は、積分パス２０により形成されるゼロ点よりも低周波数側に位置している。ここで、低周波数のゼロ点は、回路の安定性に影響を及ぼさない。したがって、回路の安定性のためには、積分パス２０により形成されるゼロ点の位置を注意すればよい。
このように、間欠動作アンプを用いたＰＬＬ回路１が上記のような構成を有することにより、間欠動作により二重積分パス６０の相互コンダクタンスｇｍ値を非常に小さくすることができ、これにより、フィルタ回路６２の面積を増加させることなく、高周波数でＰＬＬ回路１を発振させることができる。この場合、回路の安定性に影響を与えるゼロ点の位置を変更することなく、高周波クロックを出力するＰＬＬ回路１の電流制御発振器４０を安定的に制御することができる。
また、間欠動作ｇｍアンプ６１の動作率により相互コンダクタンスｇｍを制御することができるので、二重積分パス６０内において、間欠動作ｇｍアンプ６１の後段に別途回路を追加することなく、時定数を調整することができるとともに、その時定数を大きくすることも容易である。
（実施の形態２）
次に、実施の形態２について説明する。なお、以下では、実施の形態１と同様の機能を有する各部については、同じ参照符号を付し、原則としてその説明を省略する。実施の形態１では、積分パス２０および比例パス３０内にそれぞれチャージポンプ２１、３１を設けていた。本実施の形態では、これらのチャージポンプ２１、３１を取り除いた間欠動作アンプを用いたＰＬＬ回路について説明する。
＜間欠動作アンプを用いたＰＬＬ回路の構成＞
まず、実施の形態２に係る間欠動作アンプを用いたＰＬＬ回路２（以下、「ＰＬＬ回路２」と略す場合もある）の構成の一例を説明する。図４は、実施の形態２に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。
図４に示すように、本例のＰＬＬ回路２は、位相比較器１０と、積分パスとしてのフィルタ回路２２および電圧－電流変換回路２３と、比例パスとしてのフィルタ回路３２と、電流制御発振器４０と、分周器５０と、二重積分パスとしての間欠動作ｇｍアンプ６１、フィルタ回路６２、および電圧－電流変換回路６３とを備える。
本実施の形態では、間欠動作ｇｍアンプ６１は、フィルタ回路２２の出力とフィルタ回路６２の入力の間に設けられたバッファ回路としての機能を有する。実施の形態１と同様に、間欠動作用パルスＣＬＫを用いて、間欠動作ｇｍアンプ６１の動作率を調節することにより、二重積分パスとしての等価的な信号処理速度を低下させている。
ここで、図５を用いて、間欠動作ｇｍアンプ６１の実現例を説明する。図５は、図４に示す間欠動作ｇｍアンプの回路構成の一例を示す構成図である。図５に示すように、間欠動作ｇｍアンプ６１は、電位安定化のためのコンデンサＣ１、Ｃ２、ＰＭＯＳ差動対ＴＴ１、ＮＭＯＳ差動対ＴＴ２、プッシュＭＯＳトランジスタＴ１、プルＭＯＳトランジスタＴ２などを含む。
前段のフィルタ回路２２には、位相比較器１０の出力信号が入力されるため、フィルタ回路２２の出力電位は、発振周波数に依存しており、広範囲の電位となり得る。そのため、間欠動作ｇｍアンプ６１は、rail-to-rail入力に対応した構成（ＮＭＯＳ差動対ＴＴ１とＰＭＯＳ差動対ＴＴ２とを用いた入力構成）を有する。そして、出力部に並列に設けられたプッシュＭＯＳトランジスタＴ１およびプルＭＯＳトランジスタＴ２の各ゲートの前段にそれぞれスイッチＥＮを設け、それらのスイッチＥＮをＯＮ／ＯＦＦすることにより、間欠動作ｇｍアンプ６１の間欠動作を実現している。スイッチＥＮがｈｉｇｈのとき、間欠動作ｇｍアンプ６１が動作する。一方、スイッチＥＮがｌｏｗのとき、間欠動作ｇｍアンプ６１が停止する。
また、間欠動作ｇｍアンプ６１の出力部は、プッシュＭＯＳトランジスタＴ１およびプルＭＯＳトランジスタＴ２によりｐｕｓｈ－ｐｕｌｌ構成としている。間欠動作ｇｍアンプ６１が停止しているとき、間欠動作ｇｍアンプ６１の出力は、ハイインピーダンスとなるため、電圧－電流変換回路６３への入力電位は固定される。それにより、間欠動作ｇｍアンプ６１の間欠動作にかかわらず（すなわち、間欠動作用パルスＣＬＫのオン／オフにかかわらず）、電圧－電流変換回路６３は、電流制御発振器４０に電流を供給し続けることができる。
＜実施の形態２の特徴および効果＞
次に、実施の形態２に係る間欠動作アンプを用いたＰＬＬ回路２の主な特徴および効果を説明する。
本実施の形態に係る間欠動作アンプを用いたＰＬＬ回路２の特徴は、実施の形態１のＰＬＬ回路１に対して、積分パスおよび比例パスのチャージポンプを省略したことにある。これにより、間欠動作ｇｍアンプ６１は、バッファ回路を構成し、ＰＬＬ回路２の安定時には、電圧－電流変換回路６３から電流制御発振器４０に電流を流し続ける。
間欠動作アンプを用いたＰＬＬ回路２が上記のような構成を有することにより、間欠動作ｇｍアンプ６１に対しては、時間的に離散的（すなわち、間欠に）動作させるものとなるが、電圧－電流変換回路６３への入力電圧は、連続値となる。これにより、アナログ回路とデジタル回路から構成されるＰＬＬ回路のような分解能の問題が発生することはない。
また、このような構成により、間欠動作用パルスＣＬＫのパルス幅やその出現頻度により、相互コンダクタンスｇｍ値をより簡単に調節することができる。
（実施の形態３）
次に、実施の形態３について説明する。なお、以下では、実施の形態１または実施の形態２と同様の機能を有する各部については、同じ参照符号を付し、原則としてその説明を省略する。実施の形態１では、間欠動作ｇｍアンプ６１を間欠動作させるための間欠動作用パルスＣＬＫが固定されていた。本実施の形態では、クロック位相のロック前後において、間欠動作ｇｍアンプ６１のための間欠動作用パルスＣＬＫのパルス幅を変化させるために、パルス発生器をさらに備える間欠動作アンプを用いたＰＬＬ回路について説明する。
＜間欠動作アンプを用いたＰＬＬ回路の構成＞
まず、実施の形態３に係る間欠動作アンプを用いたＰＬＬ回路３（以下、「ＰＬＬ回路３」と略す場合もある）の構成の一例を説明する。図６は、実施の形態３に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。図６に示すように、本実施の形態に係るＰＬＬ回路３は、実施の形態１のＰＬＬ回路１の構成に加えて、パルス発生器７０をさらに備える。なお、間欠動作用パルスＣＬＫに関する構成・動作以外については、実施の形態１に係るＰＬＬ回路１の構成・動作と同様であるので、ここではその詳細な説明を省略する。
本実施の形態に係るＰＬＬ回路３のターゲットを説明する。ゼロ点は、上述のような回路の安定性だけでなく、回路の応答（特に、立ち上がり）にも影響する。ゼロ点が高周波数に位置する場合には、回路の安定性は劣化するものの、回路は高速に応答する。一方、ゼロ点が低周波数に位置する場合には、回路の安定性は高くなるが、回路の応答は遅くなってしまう。このように、ゼロ点の位置の設計は、回路の安定性と応答速度のトレードオフを考慮して行うことが重要となる。
また、位相ロックの前後では、要求される回路の安定性の程度が異なる。位相ロック前には、ＰＬＬ回路３の発振周波数がまだ定まっておらず、回路のバイアス点も収束していない。このような状況では、回路の安定性に対する要求はそれほど高くない。すなわち、位相ロック過程では、回路の安定性よりも位相ロックまでの速さが優先されればよい。したがって、位相ロック前では、ゼロ点が高周波数に位置することが望まれる。
一方、位相ロック後には、高速に応答するよりも回路の安定性が重視される。したがって、位相ロック後では、ゼロ点が低周波数に位置することが望まれる。以上より、位相ロック前後でゼロ点を動的に変化させることができれば、回路の安定性と高速応答性を両立させることができる。
本例では、パルス発生器７０は、位相比較器１０と、二重積分パス６０内の間欠動作ｇｍアンプ６１との間に設けられる。パルス発生器７０は、位相比較器１０から出力される電圧信号（第１電圧信号）を監視し、位相がロックされたか否かを判定する。そして、位相がまだロックされてないと判定した場合には、パルス発生器７０は、ゼロ点が高周波数に位置するように、大きいパルス幅の間欠動作用パルスＣＬＫを間欠動作ｇｍアンプ６１に入力する。一方、位相がロックされたと判定した場合には、パルス発生器７０は、ゼロ点が低周波数に位置するように、小さいパルス幅の間欠動作用パルスＣＬＫを間欠動作ｇｍアンプ６１に入力する。なお、間欠動作用パルスＣＬＫのパルス幅は、位相比較器１０への入力である基準クロックと、分周器５０の出力である帰還クロックとの差に基づいて決定される。
次に、各特性波形のグラフに基づいて、本実施の形態の動作を簡単に説明する。図７は、ゼロ点がダイナミックに変化するときの各特性波形を示す図である。図７では、特性波形として、発振周波数、基準クロクと帰還クロックの差、間欠動作用パルスＣＬＫのパルス幅、等価相互インダクタンスｇｍ、およびゼロ点の位置の時間経過を示す。
ＰＬＬ回路３が起動すると、発振周波数が目標値に向かって上昇する。発振周波数が目標値に達していない場合には、基準クロックと帰還クロックの位相の差は大きい状態となる。この位相差は、位相比較器１０により検知され、パルス発生器７０は、その位相差と同じパルス幅を持つ間欠動作用パルスＣＬＫを生成する。発振周波数が目標値に近づくと、基準クロックと帰還クロックの位相差は徐々に小さくなっていく。したがって、パルス発生器７０から出力する間欠動作用パルスＣＬＫのパルス幅は、位相ロック前では広く、段階を経て狭くなっていき、位相ロック後では狭い一定値になる。
パルス発生器７０は、このような信号を用いて間欠動作用パルスＣＬＫを生成して、間欠動作ｇｍアンプ６１に出力する。これにより、間欠動作ｇｍアンプ６１は、位相ロック前には、二重積分パス６０を高速に動作させることにより、位相ロックまでの時間を短縮する。一方、間欠動作ｇｍアンプ６１は、位相ロック後には、二重積分パス６０を低速に動作させることにより、回路の安定性を高める。
＜実施の形態３の特徴および効果＞
次に、実施の形態３に係る間欠動作アンプを用いたＰＬＬ回路３の主な特徴および効果を説明する。
本実施の形態に係る間欠動作アンプを用いたＰＬＬ回路３の特徴は、クロック位相のロック前後において、間欠動作ｇｍアンプ６１のための間欠動作用パルスＣＬＫのパルス幅を変化させるために、パルス発生器７０をさらに備えることにある。また、更なる特徴は、このパルス発生器７０を用いて、位相ロック前には、二重積分パス６０を高速に動作させ、位相ロック後には、二重積分パス６０を低速に動作させることにある。
ＰＬＬ回路３が上記のような構成を有することにより、ＰＬＬ回路３の位相ロック前後において、二重積分パス６０側のゼロ点を動的に制御することができる。これにより、位相ロック前においては、二重積分パス６０の高速動作を実現することができ、位相ロック後においては、回路の高い安定性を得ることができる。
（実施の形態４）
次に、実施の形態４について説明する。なお、以下では、実施の形態１ないし実施の形態３と同様の機能を有する各部については、同じ参照符号を付し、原則としてその説明を省略する。実施の形態１では、積分パス２０、比例パス、および二重積分パス６０のすべてからの出力電流を１つの電流制御発振器４０に入力し、位相ロック前後において、間欠動作ｇｍアンプ６１が同じ動作をしていた。本実施の形態では、発振周波数範囲の異なる２つの電流制御発振器を備える間欠動作アンプを用いたＰＬＬ回路について説明する。
＜間欠動作アンプを用いたＰＬＬ回路の構成＞
まず、実施の形態４に係る間欠動作アンプを用いたＰＬＬ回路４（以下、「ＰＬＬ回路４」と略す場合もある）の構成の一例を説明する。図８は、実施の形態４に係る間欠動作アンプを用いたＰＬＬ回路の一例を示すブロック図である。図８に示すように、本実施の形態に係るＰＬＬ回路４は、実施の形態１に係るＰＬＬ回路１の構成に加えて、さらに１つ追加した２つの電流制御発振器４１、４２と、２つのスイッチＳＷ１、ＳＷ２とを備える。なお、電流制御発振器に関する構成・動作以外については、実施の形態１に係るＰＬＬ回路１の構成・動作と同様であるので、ここではその詳細な説明を省略する。
電流制御発振器４１は、中間周波数の発振用の発振器であり、電流制御発振器４２は、高周波数の発振用の発振器である。スイッチＳＷ１、ＳＷ２は、電流制御発振器４１、４２の前段と後段にそれぞれ設けられ、電流制御発振器４１、４２のいずれかを選択するように切り替わるスイッチである。
本実施の形態に係るＰＬＬ回路４では、外部システムが中間周波数での発振を要求する場合には、スイッチＳＷ１、ＳＷ２により電流制御発振器４１を選択する。これにより、従来と同様に、位相比較器１０、積分パス２０、比例パス３０、電流制御発振器４１、および分周器５０から構成されるＰＬＬ回路により、中間周波数の発振信号が出力される。
一方、ＰＬＬ回路４では、外部システムが高周波数での発振を要求する場合には、スイッチＳＷ１、ＳＷ２により電流制御発振器４２を選択する。これにより、上述の実施の形態１と同様に、位相比較器１０、積分パス２０、比例パス３０、電流制御発振器４２、分周器５０、および二重積分パス６０から構成されるＰＬＬ回路により、高周波数の発振信号が出力される。
＜実施の形態４の特徴および効果＞
次に、実施の形態４に係る間欠動作アンプを用いたＰＬＬ回路４の主な特徴および効果を説明する。
本実施の形態に係る間欠動作アンプを用いたＰＬＬ回路４の特徴は、２つの電流制御発振器４１、４２をスイッチＳＷ１、ＳＷ２により切り替えて、ＰＬＬ回路４の発振信号の周波数を切り替えることにある。
ＰＬＬ回路４が上記のような構成を有することにより、１つのＰＬＬ回路４により、広範囲な発振周波数の要求に対応することができる。
（本発明の抽象化）
最後に、本発明の構成を抽象化して説明する。抽象化した間欠動作アンプを用いたＰＬＬ回路５（以下、「ＰＬＬ回路５」と略す場合もある）の構成を説明する。図９は、本発明のＰＬＬ回路を抽象化したブロック図である。図９に示すように、ＰＬＬ回路５は、位相比較器１０と、チャージポンプ８０と、２つのフィルタ回路８１、８２と、２つの電圧－電流変換回路８３、８４と、電流制御発振器４０と、分周器５０と、２つのパルス発生器７１、７２とを備える。このように、本発明の概念は、シングルパスのＰＬＬトポロジも含むことができる。
ＰＬＬ回路５は、２つのパルス発振器７１、７２をスイッチＳＷ３により切り替えて、フィルタ回路８２から電圧－電流変換回路８４への入力電位を調整するものである。スイッチＳＷ３によりパルス発生器７１を選択した場合には、実施の形態１に係るＰＬＬ回路１と類似の構成を取り、類似の動作を行うこととなる。また、スイッチＳＷ３によりパルス発生器７２を選択した場合には、実施の形態３に係るＰＬＬ回路３の類似の構成を取り、類似の動作を行うこととなる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上述の実施の形態１～４に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態３では、パルス発生器７０が、位相比較器１０から出力される電圧信号に基づいて、大小のパルス幅を持つ間欠動作用パルスＣＬＫを出力する場合について説明した。しかしながら、本発明は、このような構成に限らない。位相比較器１０に入力される基準クロックおよび帰還クロックがそのままパルス発生器７０に入力され、パルス発生器７０は、これらの位相差を算出して、大小のパルス幅を持つ間欠動作用パルスＣＬＫを出力してもよい。
１、２、３、４ 間欠動作アンプを用いたＰＬＬ回路
２０ 積分パス
３０ 比例パス
４０、４１、４２ 電流制御発振器
５０ 分周器
６０ 二重積分パス
７０ パルス発生器
２２、３２、６２ フィルタ回路
２３、６３ 電圧－電流変換回路

Claims (6)

  1. 間欠動作アンプを用いたＰＬＬ回路であって、
    基準クロックと帰還クロックの位相差を検出して、該位相差に応じた第１電圧信号を出力する位相比較器と、
    第１フィルタ回路および第１電圧－電流変換回路を含み、前記位相比較器から前記第１電流信号が入力され、第１電流信号を出力する積分パスと、
    第２フィルタ回路を含み、前記位相比較器から前記第１電流信号が入力され、第２電流信号を出力する比例パスと、
    ｇｍアンプ、第３フィルタ回路、および第２電圧－電流変換回路を含み、前記積分パスの前記第１フィルタ回路から第２電圧信号が入力され、第３電流信号を出力する二重積分パスと、
    前記積分パス、前記比例パス、および前記二重積分パスからそれぞれ前記第１電流信号、前記第２電流信号、および前記第３電流信号が入力され、合計電流量に応じた周波数クロックの発振信号を出力する電流制御発振器と、
    前記発振信号を分周するとともに、前記帰還クロックとして分周した信号を前記位相比較器に出力する分周器と、
    を備え、
    前記ｇｍアンプには、該ｇｍアンプを間欠動作させるパルス信号が入力される、
    間欠動作アンプを用いたＰＬＬ回路。
  2. 請求項１に記載の間欠動作アンプを用いたＰＬＬ回路において、
    前記積分パスおよび前記二重積分パスは、それぞれ、前記発振信号の位相がロックされた後、前記ＰＬＬ回路のオープンループ特性のゼロ点を形成する、
    間欠動作アンプを用いたＰＬＬ回路。
  3. 請求項１に記載の間欠動作アンプを用いたＰＬＬ回路において、
    前記第２電圧－電流変換回路は、その入力電位が立つと、前記ｇｍポンプに入力される前記パルス信号のオン／オフにかかわらず、前記第３電流信号を出力し、
    前記電流制御発振器は、前記第１信号および前記第２信号に基づく前記発振信号に対して、前記第３電流信号の分だけ周波数クロックの高い発振信号を出力する、
    間欠動作アンプを用いたＰＬＬ回路。
  4. 請求項１に記載の間欠動作アンプを用いたＰＬＬ回路において、
    前記パルス信号を発生させるパルス発生器をさらに備える、
    間欠動作アンプを用いたＰＬＬ回路。
  5. 請求項４に記載の間欠動作アンプを用いたＰＬＬ回路において、
    前記パルス発生器には、前記位相比較器から前記第１電圧信号が入力され、
    前記パルス発生器は、前記第１電圧信号が示す位相差に基づいて、前記パルス信号のパルス幅を変更して、該パルス幅が変更されたパルス信号を前記ｇｍアンプに出力する、
    間欠動作アンプを用いたＰＬＬ回路。
  6. 請求項５に記載の間欠動作アンプを用いたＰＬＬ回路において、
    前記パルス発生器は、
    前記発振信号の位相がロックされたか否かを判定し、
    前記発振信号の位相がロックされたと判定するまで、前記第１電圧信号が示す位相差に応じたパルス幅を持つパルス信号を前記ｇｍアンプに出力し、
    前記発振信号の位相がロックされたと判定した場合には、前記発振信号の位相がロックされていないときのパルス幅よりも小さいパルス幅を持つパルス信号を前記ｇｍアンプに出力する、
    間欠動作アンプを用いたＰＬＬ回路。
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