JP2022551302A - 制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム - Google Patents

制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム Download PDF

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Abstract

本発明は、制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステムを開示し、前記フェーズロック加速回路は、パルス幅抽出制御回路と、電流注入スイッチモジュールとを含み、パルス幅抽出制御回路の制御出力端子は、電流注入スイッチモジュールの電流注入制御端子に接続され、電流注入スイッチモジュールの電流ステップ制御端子及びパルス幅抽出制御回路の駆動入力端子は、位相周波数検出器のプリセット制御信号出力端子に接続されて、当該プリセット制御信号出力端子の出力信号のパルス幅の変化状況に基づいて、電流注入スイッチモジュールの電荷注入を制御し、これを位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで続けるために用いられる。ローパスフィルタは、前記フェーズロック加速回路のオンオフ制御により電流注入スイッチモジュールから注入される電荷を受け取って、フェーズロックループがほぼ安定的になるまでローパスフィルタに迅速に電荷を注入することを実現し、またステップ的な電荷注入により発振を避け、フェーズロック時間を短縮させる。

Description

本発明は、フェーズロックループの技術分野に関し、特に、制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステムに関する。
フェーズロックループ(ＰＬＬ)は、１つのチップシステムで１種又は複数種の周波数のクロックを提供し、受信機で局部発振信号を生成し、通信システムで同期を維持させるなど、非常に重要な機能システムである。これらのシステムでは、フェーズロックループを迅速にロックすることが求められるが、安定性、動的応答、精度、ノイズなどの要素の相互制約により、フェーズロック速度のさらなる向上は難しい。
フェーズロックループでは、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器によりフィードバックループが形成され、電圧制御発振器の高周波出力信号の分周されたフィードバッククロック信号Ｆｆｂと水晶発振器から発生された基準クロック信号Ｆｒｅｆが位相周波数検出器に入力され、位相周波数検出器が２つの入力信号の位相差を比較して、出力電圧を発生させ、出力電圧によって制御されるチャージポンプが充電又は放電電流を発生させ、当該電流でローパスフィルタに対する充電又は放電が行われることで、ローパスフィルタから出力される制御電圧ＶＣが増大又は減少し、ＶＣは電圧制御発振器の入力信号として、電圧制御発振器の出力信号周波数を調整し、そして電圧制御発振器の出力信号が分周器によって分周された後、フィードバッククロック信号Ｆｆｂを取得して位相周波数検出器に伝送され、ループのネガティブフィードバックの特性により基準クロック信号Ｆｒｅｆとフィードバッククロック信号Ｆｆｂの位相が一致するか又は固定値の差が保たれると、フェーズロックループがロックされる。
したがって、フェーズロックループ回路により、周波数と位相が固定周波数と位相にロックされる出力信号Ｆｏｕｔが発生される。位相周波数検出器によって、基準クロック信号Ｆｒｅｆとフィードバッククロック信号Ｆｆｂを比較して、フェーズロックが安定的になるまで、電圧制御発振器の制御電圧を調節することで出力周波数を変え、フェーズロックが安定的である時は、基準クロック信号の周波数と電圧制御発振器の出力周波数が等しく又はＮ倍の関係である。しかし、この過程では、ループフィードバックの遅延時間が長く、フェーズロックループのフェーズロック時間が長くなる。
本発明は、前記技術上の欠点を解消するために、制御信号パルス幅抽出に基づくフェーズロック加速回路を開示し、当該フェーズロック加速回路は、位相周波数検出器から出力される、入力される基準クロック信号とフィードバッククロック信号の位相関係を反映する制御信号を利用して、パルス幅抽出制御回路を駆動して電流注入スイッチモジュールのローパスフィルタへの電荷注入状況をステップ的に制御させ、位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで、この制御を続け、電圧制御発振器に入力される制御電圧のオーバーシュートを避けるとともに、フィードバックループの遅延を相殺して、フェーズロック時間を短縮させる。
本発明は、次の技術的解決手段を提供する。制御信号パルス幅抽出に基づくフェーズロック加速回路であって、当該フェーズロック加速回路に適するフェーズロックループは、位相周波数検出器と、チャージポンプと、ローパスフィルタと、電圧制御発振器と、分周器とを含み、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて１つのフィードバックループが形成され、前記フェーズロック加速回路は、パルス幅抽出制御回路と、電流注入スイッチモジュールと、を含み、パルス幅抽出制御回路には、駆動入力端子と、イネーブル制御端子と、制御出力端子と、が設けられ、電流注入スイッチモジュールには、電流ステップ入力制御端子と、電流注入制御端子とが設けられ、パルス幅抽出制御回路のイネーブル制御端子は、外部のイネーブル信号源に接続されて、フェーズロックループを制御してフェーズロック動作を開始させるために用いられ、パルス幅抽出制御回路の制御出力端子は、電流注入スイッチモジュールの電流注入制御端子に接続され、また電流注入スイッチモジュールの電流ステップ入力制御端子及びパルス幅抽出制御回路の駆動入力端子はいずれも位相周波数検出器の１つのプリセット制御信号出力端子に接続されて、当該プリセット制御信号出力端子の出力信号のパルス幅の変化状況に基づいて、電流注入スイッチモジュールのローパスフィルタへの電荷注入状況を制御し、位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまでこれを続け、当該プリセット制御信号出力端子の出力信号は、位相周波数検出器から出力されるチャージポンプを制御して電流注入を行わせるための制御信号の反転信号であり、ローパスフィルタの信号入力端子は、チャージポンプの信号出力端子に接続され、ローパスフィルタのコンデンサ入力端子は、電流注入スイッチモジュールの信号出力端子に接続されて、チャージポンプの信号出力端子から提供される電荷を受け取ると同時に、電流注入スイッチモジュールの信号出力端子から注入される電荷を受け取り、受け取って蓄積された電荷から制御電圧を生成させて、電圧制御発振器に出力するために用いられ、ローパスフィルタのコンデンサ入力端子は、ローパスフィルタの内部の抵抗コンデンサ直列接続分岐における、抵抗とそれに直列接続されたコンデンサの接続ノードである。
本技術的解決手段は、ハードウェア回路のみから構成されたもので、パルス幅抽出制御回路は、基準クロック信号とフィードバッククロック信号の位相関係を反映する制御信号のジャンプ状況に基づいて、遅延処理により当該制御信号の低周波パルス幅情報を取得し、当該低周波パルス幅情報の経時的な大きさの変化状況に基づいて電流注入スイッチモジュールの電流導通状態を制御することによって、フェーズロックループがほぼ安定的になるまでローパスフィルタに迅速に電荷を注入することを実現し、ステップ的な電荷注入により発振を避け、フェーズロック時間を短縮させる。
さらに、前記電流注入スイッチモジュールは、給電電源と、第１ゼロＮＭＯＳトランジスタと、第２ゼロＮＭＯＳトランジスタと、第１ゼロＰＭＯＳトランジスタとを含み、第１ゼロＮＭＯＳトランジスタのソースは、第２ゼロＮＭＯＳトランジスタのドレインに接続され、第１ゼロＮＭＯＳトランジスタのゲートは、第１ゼロＮＭＯＳトランジスタのドレインに接続され、第１ゼロＮＭＯＳトランジスタのドレインは、給電電源に接続されて、第１ゼロＮＭＯＳトランジスタは、電流制限ＭＯＳトランジスタとされ、第２ゼロＮＭＯＳトランジスタのドレインは、第１ゼロＮＭＯＳトランジスタのソースに接続され、第２ゼロＮＭＯＳトランジスタのソースは、第１ゼロＰＭＯＳトランジスタのソースに接続され、第２ゼロＮＭＯＳトランジスタのゲートは、前記プリセット制御信号出力端子に接続されて、前記電流注入スイッチモジュールの電流ステップ入力制御端子とされ、前記プリセット制御信号出力端子の出力信号のジャンプ状態に基づいて第２ゼロＮＭＯＳトランジスタの導通状況を変えて、前記電流注入スイッチモジュールのステップ的な電流注入を実現するために用いられ、第１ゼロＰＭＯＳトランジスタのソースは、第２ゼロＮＭＯＳトランジスタのソースに接続され、第１ゼロＰＭＯＳトランジスタのゲートは、パルス幅抽出制御回路の制御出力端子に接続されて、前記電流注入スイッチモジュールの電流注入制御端子とされ、第１ゼロＰＭＯＳトランジスタのドレインは、前記電流注入スイッチモジュールの信号出力端子とされ、前記ローパスフィルタのコンデンサ入力端子に接続される。
当該技術的解決手段では、前記プリセット制御信号出力端子の出力信号とパルス幅抽出制御回路を駆動して出力させる制御信号の両方の組み合わせを利用して、前記ローパスフィルタに注入される電流が、ほぼロックされる時にステップ的に注入されるよう制御することによって、前記ローパスフィルタのコンデンサ入力端子の電圧オーバーシュートを緩和する。使用されるフェーズロックループシステムの安定性に影響がないことも保証される。
さらに、前記パルス幅抽出制御回路は、パルス幅抽出アレイと、遅延レベル発生アレイと、制御信号生成モジュールとを含み、前記駆動入力端子は、遅延レベル発生アレイに設けられるクロック入力端子に接続され、前記イネーブル制御端子は、遅延レベル発生アレイに設けられるデータ入力端子に接続され、遅延レベル発生アレイの内部は、カスケード接続されるｎ＋３個のＤフリップフロップを含み、それぞれに対応してｎ＋３個のデータ出力端子が設けられ、前記イネーブル制御端子に接続されるＤフリップフロップは、第１段のＤフリップフロップであり、カスケード接続されるパルス幅抽出ユニットの段数は、それに接続された隣接してカスケード接続される２つのＤフリップフロップのうちの小さい方の段数と同じであり、パルス幅抽出アレイの内部は、カスケード接続されるｎ＋２個のパルス幅抽出ユニットを含み、各パルス幅抽出ユニットには、いずれも２つのパルス入力端子と、１つの電荷放出制御端子と、１つの駆動端子と、１つのパルス幅情報出力端子とが配設され、隣接してカスケード接続されるパルス幅抽出ユニットには、いずれも１つの共通するパルス入力端子を有し、カスケード接続されるｎ＋２個のパルス幅抽出ユニットの駆動端子は、いずれも遅延レベル発生アレイに設けられるクロック入力端子に接続され、遅延レベル発生アレイで隣接してカスケード接続される２つのＤフリップフロップのデータ出力端子は、パルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの２つのパルス入力端子に対応して接続され、遅延レベル発生アレイで、前記イネーブル制御端子に接続されるＤフリップフロップの逆相出力端子は、各パルス幅抽出ユニットの電荷放出制御端子に接続され、制御信号生成モジュールには、ｎ個のコンパレータが内蔵され、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、隣接する２つのコンパレータのそれぞれには、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される１つの入力端子のみが存在し、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される隣接する２つのコンパレータの入力端子の属性が異なり、隣接しない２つのコンパレータの入力端子は、同一のパルス幅抽出ユニットのパルス幅情報出力端子には、接続されない。
当該技術的解決手段では、まず前記イネーブル制御端子から出力されるイネーブル制御信号ＥＮを遅延レベル発生アレイに伝送して遅延処理を行って、ｎ＋３個の遅延レベルを取得してから、隣接する２段の遅延出力信号のそれぞれによってパルス幅抽出アレイにおける対応する段のパルス幅抽出ユニットの導通状況を制御することによって、前記駆動入力端子から出力される各周期内の低周波パルス幅を抽出して電圧情報に変換することを実現して、パルス幅抽出ユニットのコンデンサの内部に保存し、さらに前記制御信号生成モジュールの内部のコンパレータがパルス幅抽出ユニットから出力される代表的なパルス幅情報の電圧値を比較して、前記電流注入スイッチモジュールの前記ローパスフィルタへの電荷注入状況を決定することによって、適切なタイミングで注入電流をオフすることを実現して、コンデンサ入力端子で電圧オーバーシュートが起こる状況を緩和し、フェーズロック時間を短縮させるとともに、回路の倫理関係に基づいて適切な段数拡張及び回路パラメータ調節を行うことによって、より精確な制御効果をもたらし、段数を拡張するプロセスで、回路構造が簡単で、集積化しやすいため、回路の複雑さが明らかに増すことはない。
さらに、前記遅延レベル発生アレイ内で、カスケード接続されるｎ＋３個のＤフリップフロップの接続構造は以下のとおりである。
第１段のＤフリップフロップのデータ入力端子は、前記イネーブル制御端子に接続され、隣接してカスケード接続される２つのＤフリップフロップで、後段のＤフリップフロップのデータ入力端子は、前段のＤフリップフロップのデータ出力端子に接続され、各段のＤフリップフロップのクロック端子は、いずれも前記駆動入力端子に接続され、各段のＤフリップフロップのリセット端子は、いずれも前記イネーブル制御端子に接続される。当該技術的解決手段では、フェーズロックループのイネーブル信号及び前記プリセット制御信号出力端子の信号が共に駆動することによって、カスケード接続されるＤフリップフロップにより遅延レベルの発生を実現する。
さらに、前記パルス幅抽出アレイは、給電電源と、カスケード接続されるｎ＋２個のパルス幅抽出ユニットと、を含み、各段のパルス幅抽出ユニットは、パルス幅テストＮＭＯＳトランジスタと、パルス幅テストＰＭＯＳトランジスタと、スイッチＰＭＯＳトランジスタと、リセット制御ＮＭＯＳトランジスタと、コンデンサと、を含み、現在の段のパルス幅抽出ユニットでは、パルス幅テストＮＭＯＳトランジスタのゲートが、前記遅延レベル発生アレイ内の第１段のＤフリップフロップのデータ出力端子に接続され、パルス幅テストＰＭＯＳトランジスタのゲートが前記遅延レベル発生アレイ内の第２段のＤフリップフロップのデータ出力端子に接続され、第１段は、現在の段のパルス幅抽出ユニットと段数が等しく、第２段のＤフリップフロップと第１段のＤフリップフロップは、隣接してカスケード接続されるという接続関係であり、これにより前記遅延レベル発生アレイで隣接してカスケード接続される２つのＤフリップフロップのデータ出力端子が、パルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの２つのパルス入力端子に対応して接続されることが満たされ、パルス幅テストＮＭＯＳトランジスタのゲート及びパルス幅テストＰＭＯＳトランジスタのゲートは、それぞれ前記２つのパルス入力端子とされ、各段のパルス幅抽出ユニットでは、パルス幅テストＰＭＯＳトランジスタのソースが給電電源に接続され、パルス幅テストＰＭＯＳトランジスタのドレインがパルス幅テストＮＭＯＳトランジスタのドレインに接続され、パルス幅テストＮＭＯＳトランジスタのソースがスイッチＰＭＯＳトランジスタのソースに接続され、スイッチＰＭＯＳトランジスタのゲートが前記パルス幅抽出ユニットの駆動端子とされ、リセット制御ＮＭＯＳトランジスタのゲートが前記電荷放出制御端子とされ、リセット制御ＮＭＯＳトランジスタのドレインがスイッチＰＭＯＳトランジスタのドレイン及びコンデンサの上極板の両方に接続され、リセット制御ＮＭＯＳトランジスタのドレインとコンデンサの上極板の接続ノードは、前記パルス幅情報出力端子とされ、コンデンサの下極板及びリセット制御ＮＭＯＳトランジスタのソースは、いずれも接地され、カスケード接続されるパルス幅抽出ユニットのスイッチＰＭＯＳトランジスタのゲートは、全て前記クロック入力端子に接続され、カスケード接続されるパルス幅抽出ユニットのリセット制御ＮＭＯＳトランジスタのゲートは、全て第１段のＤフリップフロップの逆相出力端子に接続される。
従来技術と比べると、当該技術的解決手段では、前記遅延レベル発生アレイの隣接してカスケード接続される各Ｄフリップフロップから出力される遅延信号に基づいて、各段のパルス幅抽出ユニットの抽出区間に対応する低周波パルス幅情報を決定し、対応する段のパルス幅抽出ユニットのコンデンサ内に記憶することによって、隣接する２段のパルス幅抽出ユニットの容量の比の値を変えてパルス幅抽出ユニットの前記パルス幅情報出力端子の充放電時間を調節し、さらに前記遅延制御モジュールが前記電流注入スイッチモジュールの電流をオンオフするタイミングを制御することを実現し、フェーズロックループのフィードバック遅延によるフェーズロック時間の増加を相殺し、前記ローパスフィルタから出力される制御電圧のオーバーシュートを避け、フェーズロックループのロック時間を短縮させることができる。
前記技術的解決手段によれば、前記カスケード接続されるｎ＋２個のパルス幅抽出ユニットで、隣接してカスケード接続される２つのパルス幅抽出ユニットの容量の比の値は、予め設定された数値で、当該予め設定された数値は、１より小さい。当該好ましい解決手段は、前記電流注入スイッチモジュールを制御してローパスフィルタから出力される制御電圧が最終安定電圧に近い時に前記ローパスフィルタのコンデンサ入力端子への電荷注入を遮断させて、オーバーシュートを避けることに役立つものである。
さらに、前記制御信号生成モジュールは、ｎ個のコンパレータと、論理和回路と、１つのスイッチＤフリップフロップとを含み、当該ｎ個のコンパレータは、パルス幅抽出アレイの内部でカスケード接続される順に従って、第２段のパルス幅抽出ユニットから、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの逆相入力端子が段数の小さい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの正相入力端子が段数の大きい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、当該ｎ個のコンパレータの信号出力端子は、それぞれ論理和回路のｎ個の入力端子に接続され、論理和回路の出力端子は、スイッチＤフリップフロップのクロック端子に接続され、スイッチＤフリップフロップのデータ入力端子及びリセット端子は、いずれも前記イネーブル制御端子に接続され、スイッチＤフリップフロップのデータ出力端子は、前記パルス幅抽出制御回路の制御出力端子とされ、論理和回路は、複数の論理和ゲート又は、それに対応する組合論理回路を含む。
当該技術的解決手段では、ｎ個のコンパレータの入力端子は、それぞれ前記パルス幅抽出アレイの出力パルス幅情報からの電圧信号を受け取り、比較して前記パルス幅抽出制御回路の最終的な比較結果を決定するが、長時間で動作することで、パルス幅抽出アレイの容量電荷の漏洩により、パルス幅情報出力端子の出力電圧が変わる可能性があり、この場合には、論理和ゲートによって接続されるスイッチＤフリップフロップにより、パルス幅情報出力端子がエッジジャンプ信号を出力する場合に、スイッチＤフリップフロップのデータ出力端子には、出力レベル状態が変わらないことが保たれ、フェーズロック加速回路の信頼性が向上する。
フェーズロックループシステムであって、パルス制御信号を生成する位相周波数検出器と、位相周波数検出器から出力される制御信号に基づいて充電電流及び放電電流を発生させるためのチャージポンプと、チャージポンプから出力される電流制御信号を制御電圧に変換し、高周波ノイズをフィルタリングして除去するためのローパスフィルタと、ローパスフィルタから出力される制御電圧に基づいて電圧制御発振器の出力信号の周波数を制御し、制御電圧が上昇する時に出力信号の発振周波数を増加させ、制御電圧が低下する時に出力信号の発振周波数を低減させ、制御電圧が安定化する時に、出力信号の発振周波数を固定値に維持させるための電圧制御発振器と、電圧制御発振器の出力信号を分周して、前記位相周波数検出器のフィードバッククロック信号を生成するための分周器とを含み、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて１つのフィードバックループが形成され、前記フェーズロック加速回路をさらに含み、前記フェーズロック加速回路のパルス幅抽出制御回路は、位相周波数検出器から出力される制御信号の反転信号のデューティ比の変化状況に基づいて、前記フェーズロック加速回路の電流注入スイッチモジュールのローパスフィルタへの電荷注入状況を制御し、これを位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで続けることによって、前記フェーズロック加速回路は、フィードバックループのフェーズロック時間を短縮させる。
当該技術的解決手段では、外部のイネーブル制御信号に遅延処理を行ってｎ＋３個の遅延レベルを取得し、位相周波数検出器から出力される基準クロック信号とフィードバッククロック信号の位相差を反映する制御信号から、対応するパルス幅情報を抽出して、後に前記電流注入スイッチモジュールにおける注入スイッチ制御のための電圧信号とされ、パルス幅情報は、パルス幅抽出の根拠とされ、スイッチＤフリップフロップにより前記電流注入スイッチモジュールの導通結果の信頼性が保証される。
これによりフェーズロックループシステムのフェーズロック時間が短縮され、前記ローパスフィルタから出力される制御電圧が安定的で変わらないことが保証され、システム特性、伝達関数及びノイズ性能は変更せず、且つ他のフェーズロックループシステムへの適用拡大の際には、デバイスパラメータ及びループパラメータを変える必要はない。
本発明の実施例に係るフェーズロックループシステムのブロック模式図である。 図１に示すフェーズロックループシステムに用いるパルス幅抽出制御回路の構造模式図である。 本発明の実施例に係る図２に示すパルス幅抽出制御回路に用いるパルス幅抽出アレイの構造模式図である。 本発明の実施例に係る図２に示すパルス幅抽出制御回路に用いる遅延レベル発生アレイの構造模式図である。 図４の遅延レベル発生アレイの各段のＤフリップフロップの出力信号が入力制御信号ＵＰに追従して変化する波形図である。 本発明の実施例に係る図２に示すパルス幅抽出制御回路に用いる制御信号生成モジュールの構造模式図である。 図６の制御信号生成モジュールの各コンパレータの入力端子の入力信号、及び全てのコンパレータの出力信号の論理和結果ｃｔｒが入力制御信号ＵＰに追従して変化する波形図である。 従来のフェーズロックループシステムにおける前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮ、及びローパスフィルタの信号出力端子の電圧ＶＣ＿ｏｕｔのフェーズロック前後の波形図である。 本発明の実施例に係るフェーズロックループシステムにおける前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮ、及びローパスフィルタの信号出力端子の電圧ＶＣ＿ｏｕｔのフェーズロック前後の波形図である。
以下、本発明の実施例の図面を参照しながら、本発明の実施例に係る技術的解決手段を詳細に説明する。なお、下記回路のポートでポートの名称表記は、当該ポートの入出力信号電圧に対応する。
本発明の実施例は、制御信号パルス幅抽出に基づくフェーズロック加速回路を提供し、図１に示すように、当該フェーズロック加速回路に適するフェーズロックループは、位相周波数検出器と、チャージポンプと、ローパスフィルタと、電圧制御発振器と、分周器とを含み、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて１つのフィードバックループが形成され、前記フェーズロック加速回路には、従来のフェーズロックループにパルス幅抽出制御回路及び電流注入スイッチモジュールが追加され、位相周波数検出器に入力される基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋの位相が同期するまで、当該フェーズロック加速回路は、位相周波数検出器から出力される、入力される基準クロック信号とフィードバッククロック信号の位相関係を反映する制御信号を利用して、パルス幅抽出制御回路を駆動して電流注入スイッチモジュールのローパスフィルタへの電荷注入状況を制御させるとともに、ステップ的にローパスフィルタへの電流注入をオンする機能を実現し続け、基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋの位相が同期して変化すること(即ち位相同期化)を実現し、電圧制御発振器に入力される制御電圧のオーバーシュートを避けるとともに、フィードバックループの遅延を相殺して、フェーズロック時間を短縮させる。
図１に示すように、パルス幅抽出制御回路には、駆動入力端子ＵＰと、イネーブル制御端子ＥＮと、制御出力端子ｃｔｒ＿ｋｅｐとが設けられ、電流注入スイッチモジュールには、電流ステップ制御端子ＵＰと、電流注入制御端子ｃｔｒ＿ｋｅｐとが設けられ、即ちパルス幅抽出制御回路の制御出力端子ｃｔｒ＿ｋｅｐは、電流注入スイッチモジュールの電流注入制御端子ｃｔｒ＿ｋｅｐに接続され、パルス幅抽出制御回路のイネーブル制御端子ＥＮは、外部のイネーブル信号源ＥＮに接続され、イネーブル信号源ＥＮは、フィードバックループを制御してフェーズロック動作をオンして、基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋとの位相関係を自動的に調整することを開始させるために用いられる。
また、電流注入スイッチモジュールの電流ステップ入力制御端子ＵＰ及びパルス幅抽出制御回路の駆動入力端子ＵＰは、いずれも位相周波数検出器の１つのプリセット制御信号出力端子ＵＰに接続され、本実施例でＵＰは、プリセット制御信号出力端子及びそれに接続されたポートで伝送される電圧信号を表すことができる。
前記位相周波数検出器の内部では、入力される基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋを比較して制御信号ＵＰ、ＤＮ、ＵＰＢ及びＤＮＢが生成され、信号ＵＰＢ及び信号ＤＮは、チャージポンプにおける電流スイッチＭＯＳトランジスタを制御するために用いられ、信号ＵＰ及び信号ＤＮＢは、電荷共有を相殺するよう制御するために用いられ、信号ＵＰＢと信号ＵＰは、１対の反対する制御信号であり、信号ＤＮＢと信号ＤＮも１対の反対する制御信号であり、具体的には、信号ＤＮは、ローパスフィルタから出力される制御電圧の上昇段階以後に固定信号として維持され、そのために信号ＤＮＢも信号ＤＮもステップ的な電流調節には適さない。
従来技術では、信号ＵＰＢを利用してチャージポンプの電流スイッチ装置を制御し、当該信号を電流注入スイッチモジュールの制御に用いれば、チャージポンプの出力電流に影響が起こる。そのために本実施例では、位相周波数検出器の１つのプリセット制御信号出力端子から出力されるＵＰ信号を用いて電流注入スイッチモジュールを制御し、即ち位相周波数検出器から出力されるチャージポンプを制御して電流注入を行わせるための制御信号の反転信号が電流注入スイッチモジュールのオンオフを制御するために用いられ、チャージポンプに影響はない。
図１に示すように、前記ローパスフィルタの信号入力端子ＶＣ＿ｉｎは、チャージポンプの信号出力端子に接続され、ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮは、電流注入スイッチモジュールの信号出力端子に接続されて、チャージポンプの信号出力端子から提供される電荷を受け取ると同時に、電流注入スイッチモジュールの信号出力端子から注入される電荷を受け取り、受け取って蓄積された電荷から制御電圧を生成させて、ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔによって電圧制御発振器に出力するために用いられ、ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮは、ローパスフィルタの内部の抵抗コンデンサ直列接続分岐における、抵抗Ｒとそれに直列接続されたコンデンサＣ１０の接続ノードである。
図１の実施例に示すローパスフィルタは、二次ローパスフィルタであり、前記二次ローパスフィルタは、第１フィルタコンデンサＣ１０と、第２フィルタコンデンサＣ２０と、抵抗Ｒ３とを含み、前記電流注入制御モジュールの信号出力端子(即ち図１のＶＣ＿ＤＮ)は、第１フィルタコンデンサＣ１０の一端及び抵抗Ｒの一端の両方に接続され、第１フィルタコンデンサＣ１０の他端は接地され、抵抗Ｒの他端は、第２フィルタコンデンサＣ２０の一端に接続され、第２フィルタコンデンサＣ２０の他端は接地され、第１フィルタコンデンサＣ１０と抵抗Ｒの接続ノードは、前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮであり、抵抗Ｒと第２フィルタコンデンサＣ２０の接続ノードは、前記ローパスフィルタの信号入力端子ＶＣ＿ｉｎとされ、抵抗Ｒと第２フィルタコンデンサＣ２０の接続ノードは、また前記ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔとされる。
図１に示す実施例の他にも、前記フェーズロック加速回路には、三次ローパスフィルタ回路などの多次ローパスフィルタも適し(図示せず)、しかもループパラメータを変える必要が一切なく、フィルタ抵抗とフィルタコンデンサの接続ノードは、ローパスフィルタの入力端子又は出力端子とされてもよく、前記電流注入スイッチモジュールから注入される電荷及びチャージポンプの充放電過程で注入される電荷を受け取るために用いられてもよい。
また、前記フェーズロック加速回路の迅速ロック機能で、他の性能に対して最適化を行うこともできる。前記ローパスフィルタの機能は、位相誤差に関連する前記位相周波数検出器から出力されるパルス制御信号を(チャージポンプの充放電により)安定的な制御信号に変換してノイズをフィルタリングして除去することである。
なお、前記フェーズロックループにおいて、フェーズロックループをロックする過程は、周波数調整段階及び位相調整段階に分けられ、フェーズロックループが動作を開始すると、イネーブル制御信号は、低レベルから高レベルに変わり、本実施例でパルス幅抽出制御回路のイネーブル制御端子ＥＮが低レベルから高レベルに変わって、前記フェーズロックループが動作を開始して周波数調整段階に移行すると見なされてもよく、イネーブル信号ＥＮのイネーブル制御により、電圧制御発振器は、出力クロック周波数信号を生成することを開始し、分周器によって位相周波数検出器にフィードバックされ、当該段階で、ＵＰ信号は、まず長時間高レベルにあり、位相周波数検出器がフィードバック信号を受け取ると、基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋの位相関係に基づいてデューティ比の不規則的に変化する制御信号ＵＰを出力し、信号ＵＰが長時間高レベルにある時には、パルス幅抽出制御回路の制御出力端子ｃｔｒ＿ｋｅｐは、低レベルにあり、前記電流注入スイッチモジュールが導通されて、前記ローパスフィルタの内部のフィルタコンデンサに電荷が注入され、周波数調節過程が加速されることによって、前記ローパスフィルタから電圧制御発振器に出力される電圧が、最終安定電圧に近く且つやや低いまで高められ、信号ＵＰが前記した不規則的変化段階を越えることが促され、この時には、フィードバッククロック信号ｆｂｋの周波数が基準クロック信号ｆｒｅｆの周波数よりやや低く、位相調整段階に移行する。
位相調整段階に移行すると、信号ＵＰは、位相周波数検出器の調節によってデューティ比の規則的に変化する矩形波信号になり、その変化規則は、以下のとおりである。図５及び図７から分かるように、信号ＵＰの低周波パルス幅が信号ＵＰの周期幅にほぼ等しくなるまで、信号ＵＰの低周波パルス幅は、まず減少してから増加する(本実施例のフェーズロックループは、調節されて位相調整段階に移行した時には、前記ローパスフィルタから電圧制御発振器に出力される電圧が最終安定電圧よりやや低いため、この状況だけを考慮する)。
具体的には、信号ＵＰの変化傾向は、位相周波数検出器に入力されるフィードバック信号と基準信号の位相関係を反映する。
信号ＵＰの低周波パルス幅が減少する場合に、フィードバッククロック信号ｆｂｋの周波数が基準クロック信号ｆｒｅｆの周波数より小さいことを表し、当該段階で、基準クロック信号ｆｒｅｆは、フィードバッククロック信号ｆｂｋを超えており、且つ基準クロック信号ｆｒｅｆのフィードバッククロック信号ｆｂｋを超えた分のパルス幅が増大し、前記ローパスフィルタから出力される電圧制御発振器を制御するための電圧ＶＣは、最終安定電圧より低く、またチャージポンプによって前記ローパスフィルタの対応するコンデンサに電流を注入して、ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔの電圧が高められ、フィードバッククロック信号ｆｂｋの周波数もそれに従って高められ、信号ＵＰの低周波パルス幅の減少速度が徐々に低減し、フィードバッククロック信号ｆｂｋの周波数が基準クロック信号ｆｒｅｆの周波数に等しい時に、信号ＵＰの低周波パルス幅がこれ以上減少しなくなり、この時には、フェーズロックループのフィードバック遅延特性により、ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔの電圧が既に最終安定電圧よりやや高く、しかもフィードバッククロック信号ｆｂｋと基準クロック信号ｆｒｅｆの位相が揃っていないため、位相同期化プロセスを行う必要があり、ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔの電圧は、引き続き高められ、フィードバッククロック信号ｆｂｋの周波数は、基準クロック信号ｆｒｅｆの周波数より大きく、制御信号ＵＰの低周波パルス幅が増大し始め、この時には、ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔの電圧が最終安定電圧値を超えており、続いて減衰発振プロセスに移行し、フェーズロックまで続く。
前記フェーズロックプロセスでは、まず周波数調整段階に移行し、前記フィードバックループの遅延作用により、信号ＵＰが長時間高レベルにあり、前記電流注入スイッチモジュールが導通されて、前記コンデンサ入力端子ＶＣ＿ＤＮに迅速に電荷を注入し、信号出力端子ＶＣ＿ｏｕｔの電圧が迅速に高められ、信号出力端子ＶＣ＿ｏｕｔの電圧が最終安定電圧に近くなり、その後、フィードバック信号が来るに伴い、信号ＵＰは、低周波パルス幅の規則的に変化するジャンプ信号に変わり、周波数調整段階から位相調整段階に切り替わって、前記電流注入スイッチモジュールのステップ的な調整段階が開始し、前記パルス幅抽出制御回路は、当該制御信号出力端子の出力信号ＵＰのデューティ比の変化状況に基づいて、適切なタイミングで制御出力端子ｃｔｒ＿ｋｅｐから出力される信号をジャンプさせて、ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮへの電荷注入をオフするために用いられる。
具体的には、前記パルス幅抽出制御回路は、前記パルス幅抽出制御回路のイネーブル制御端子ＥＮ信号の遅延処理により、複数の抽出区間を決定し、フェーズロックが安定的になるまでは、信号ＵＰの異なる期間における低周波パルス幅情報を逐一に抽出し、即ち制御出力端子から出力される信号ＵＰの異なる期間における低周波パルス幅の大きさを比較する。
前記ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔの電圧がほぼ安定的になる時には、前記制御出力端子ｃｔｒ＿ｋｅｐの出力がジャンプして、フェーズロック加速が完了し、フィードバッククロック信号ｆｂｋと基準クロック信号ｆｒｅｆの位相同期化の速度が加速され、前記フェーズロックループが安定的な減衰発振ロックプロセスに移行することに役立つため、フェーズロック時間を大幅に短縮させることができ、フェーズロックループを迅速にロックして、フェーズロック時間を短縮させることができる。
また、前記パルス幅抽出制御回路は、パルス信号ＵＰの低周波パルス幅の変化規則に基づいて、信号ＵＰのパルス幅の増加傾向が変化し始めるタイミングを選択し、この時には、フィードバッククロック信号ｆｂｋの周波数が基準クロック信号ｆｒｅｆの周波数に近いため、パルス幅抽出制御回路の制御出力端子ｃｔｒ＿ｋｅｐが高レベルを出力して、フェーズロック加速回路の動作をオフし、この時には、フェーズロック加速回路をオフして前記ローパスフィルタで電荷オーバーシュートが起こることを避ける。
従来技術と比べると、本実施例は、ハードウェア回路のみから構成され、電荷を迅速に注入することによって、前記ローパスフィルタの信号出力端子ＶＣ＿ｏｕｔの電圧を迅速に高め、パルス幅抽出制御回路は、基準クロック信号とフィードバッククロック信号の位相関係を反映する制御信号ＵＰのジャンプ状況に基づいて、電流注入スイッチモジュールの電流導通状態を制御し、信号ＵＰのデューティ比の変化と組み合わせてローパスフィルタへの電荷注入をステップ的に制御して、フェーズロック時間を短縮させるとともに、ほぼフェーズロックになる時フェーズロック加速回路をオフして、ループパラメータに対する影響を避ける。
図１に示すように、前記電流注入スイッチモジュールは、給電電源ＶＣＣと、第１ゼロＮＭＯＳトランジスタＭＮ１０と、第２ゼロＮＭＯＳトランジスタＭＮ２０と、第１ゼロＰＭＯＳトランジスタＭＰ１０とを含み、第１ゼロＮＭＯＳトランジスタＭＮ１０のソースは、第２ゼロＮＭＯＳトランジスタＭＮ２０のドレインに接続され、第１ゼロＮＭＯＳトランジスタＭＮ１０のゲートは、第１ゼロＮＭＯＳトランジスタＭＮ１０のドレインに接続され、第１ゼロＮＭＯＳトランジスタＭＮ１０のドレインが給電電源ＶＣＣに接続されることで、第１ゼロＮＭＯＳトランジスタＭＮ１０は、電流制限ＭＯＳトランジスタとされ、第２ゼロＮＭＯＳトランジスタＭＮ２０のドレインは、第１ゼロＮＭＯＳトランジスタＭＮ１０のソースに接続され、第２ゼロＮＭＯＳトランジスタＭＮ２０のソースは、第１ゼロＰＭＯＳトランジスタＭＰ１０のソースに接続され、第２ゼロＮＭＯＳトランジスタＭＮ２０のゲートは、前記プリセット制御信号出力端子ＵＰに接続されて、前記電流注入スイッチモジュールの電流ステップ入力制御端子ＵＰとされ、前記プリセット制御信号出力端子の出力信号ＵＰのジャンプ状態に基づいて第２ゼロＮＭＯＳトランジスタＭＮ２０の導通状況を変えて、前記電流注入スイッチモジュールのステップ的な電流注入を実現するために用いられ、第１ゼロＰＭＯＳトランジスタＭＰ１０のソースは、第２ゼロＮＭＯＳトランジスタＭＮ２０のソースに接続され、第１ゼロＰＭＯＳトランジスタＭＰ１０のゲートは、パルス幅抽出制御回路の制御出力端子ｃｔｒ＿ｋｅｐに接続されて、前記電流注入スイッチモジュールの電流注入制御端子ｃｔｒ＿ｋｅｐとされ、第１ゼロＰＭＯＳトランジスタＭＰ１０のドレインは、前記電流注入スイッチモジュールの信号出力端子とされ、前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮに接続され、信号ＵＰが高い場合には、第２ゼロＮＭＯＳトランジスタＭＮ２０が導通され、信号ＵＰが低い場合には、第２ゼロＮＭＯＳトランジスタＭＮ２０がオフされ、また信号ｃｔｒ＿ｋｅｐが高い場合には、第１ゼロＰＭＯＳトランジスタＭＰ１０がオフされ、信号ｃｔｒ＿ｋｅｐが低い場合には、第１ゼロＰＭＯＳトランジスタＭＰ１０が導通され、第２ゼロＮＭＯＳトランジスタＭＮ２０及び第１ゼロＰＭＯＳトランジスタＭＰ１０の両方が導通される場合に、前記電流注入スイッチモジュールが給電電源ＶＣＣを制御して前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮに電流を注入させて、電圧ＶＣ＿ＤＮの変化を加速させることによって、前記ローパスフィルタから前記電圧制御発振器に出力される制御電圧の変化を加速させ、そうでない場合は、前記フェーズロック加速回路をオフする。
前記電流注入スイッチモジュールは、前記プリセット制御信号出力端子の出力信号とパルス幅抽出制御回路を駆動して出力させる制御信号の両方の組み合わせを利用して、最初には、電荷を迅速に注入し、ほぼフェーズロックになる時は、前記ローパスフィルタへの注入電流がステップ的に注入されるよう制御して、前記ローパスフィルタのコンデンサ入力端子の電圧オーバーシュートを緩和する。使用されるフェーズロックループシステムの安定性に影響がないことも保証される。
当業者なら知っているように、前記電流注入スイッチモジュールで、前記第１ゼロＮＭＯＳトランジスタの接続構造は、電流の大きさを制御するための電流ソースに置き換えられてもよく、当該電流ソースの正極は、前記給電電源に接続され、当該電流ソースの負極は、前記第２ゼロＮＭＯＳトランジスタのドレイン(図示せず)に接続され、当該電流ソースは、実質的には、ＭＯＳトランジスタから構成され、同様に電流制限の役割を果たし、ただし特定のゲート電圧が追加されている。
また、当業者が常識から理解しているように、当該電流ソースの回路としては、電流ミラー回路から構成されてもよく、当該電流ミラー回路は、基準電流を発生させることができ、ここでは説明を省略する。
図２、図３、図４及び図６に示すように、前記遅延制御モジュールは、パルス幅抽出アレイと、遅延レベル発生アレイと、制御信号生成モジュールとを含み、前記駆動入力端子ＵＰは、遅延レベル発生アレイに設けられるクロック入力端子に接続され、前記イネーブル制御端子ＥＮは、遅延レベル発生アレイに設けられるデータ入力端子に接続され、遅延レベル発生アレイの内部は、カスケード接続されるｎ＋３個のＤフリップフロップを含み、それぞれに対応してｎ＋３個のデータ出力端子Ｑ１、Ｑ２、Ｑ３、…Ｑｎ＋３が設けられ、前記イネーブル制御端子ＥＮに接続されるＤフリップフロップは、第１段のＤフリップフロップであり、第１段のＤフリップフロップにカスケード接続されるＤフリップフロップの段数は、漸次増加し、これに応じて、カスケード接続されるパルス幅抽出ユニットの段数は、それに接続された隣接してカスケード接続される２つのＤフリップフロップのうちの小さい方の段数と同じであり、特定の段数のパルス幅抽出ユニットが第１段のＤフリップフロップのデータ出力端子Ｑ１及び第２段のＤフリップフロップのデータ出力端子Ｑ２にそれぞれ接続された場合に、パルス幅抽出ユニットは、パルス幅抽出アレイの第１段のパルス幅抽出ユニットに属する。
パルス幅抽出アレイの内部は、カスケード接続されるｎ個のパルス幅抽出ユニットを含み、各パルス幅抽出ユニットには、いずれも２つのパルス入力端子と、１つの電荷放出制御端子と、１つの駆動端子と、１つのパルス幅情報出力端子とが配設され、隣接してカスケード接続されるパルス幅抽出ユニットでは、いずれも１つの共通するパルス入力端子が、同じ段のＤフリップフロップに接続され、当該段のＤフリップフロップの段数は、隣接してカスケード接続されるパルス幅抽出ユニットのうちの後段のパルス幅抽出ユニットの段数と同じである。
カスケード接続されるｎ＋２個のパルス幅抽出ユニットの駆動端子は、いずれも遅延レベル発生アレイに設けられるクロック入力端子ＵＰに接続される。
遅延レベル発生アレイで隣接してカスケード接続される２つのＤフリップフロップのデータ出力端子は、パルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの２つのパルス入力端子に対応して接続され、例えば、第２段のＤフリップフロップのデータ出力端子Ｑ２及び第３段のＤフリップフロップのデータ出力端子Ｑ３は、第２段のパルス幅抽出ユニットの２つのパルス入力端子に接続される。遅延レベル発生アレイで、前記イネーブル制御端子に接続されるＤフリップフロップの逆相出力端子Ｑ１Ｂは、各パルス幅抽出ユニットの電荷放出制御端子に接続される。
制御信号生成モジュールには、ｎ個のコンパレータが内蔵され、各コンパレータの正逆相入力端子は、それぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、そのうち１つのコンパレータの正相入力端子がｎ＋２レベルのパルス幅抽出ユニットのパルス幅情報出力端子Ｖn+2に接続され、当該コンパレータの逆相入力端子が第ｎ＋１段(ｎ＞１)のパルス幅抽出ユニットのパルス幅情報出力端子Ｖn+1に接続され、隣接する２つのコンパレータのそれぞれには、１つの入力端子だけが同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、１つ目のコンパレータの逆相入力端子は、第２段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ２に接続され、１つ目のコンパレータの正相入力端子は、第３段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ３に接続され、２つ目のコンパレータの逆相入力端子は、第３段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ３に接続され、２つ目のコンパレータの正相入力端子は、第４段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ４に接続され、３つ目のコンパレータの逆相入力端子は、第４段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ４に接続され、３つ目のコンパレータの正相入力端子は、第５段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ５に接続され、従って同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される隣接する２つのコンパレータの入力端子の属性が異なり、隣接しない２つのコンパレータの入力端子は、同一のパルス幅抽出ユニットのパルス幅情報出力端子には接続されない。
本実施例では、まず前記イネーブル制御端子から出力されるイネーブル制御信号ＥＮを遅延レベル発生アレイに伝送して遅延処理を行って、ｎ＋３個の遅延レベルを取得した後、隣接する２レベルの遅延出力信号のそれぞれによってパルス幅抽出アレイにおける対応する段のパルス幅抽出ユニットの導通状況を制御することによって、前記駆動入力端子の出力信号ＵＰの各周期内の低周波パルス幅を抽出して電圧情報に変換することを実現して、パルス幅抽出ユニットのコンデンサの内部に保存し、さらに前記制御信号生成モジュールの内部のコンパレータがパルス幅抽出ユニットから出力される代表的なパルス幅情報の電圧値を比較して、前記電流注入スイッチモジュールの前記ローパスフィルタへの電荷注入状況を決定することによって、適切なタイミングで注入電流をオフすることを実現して、コンデンサ入力端子ＶＣ＿ＤＮで電圧オーバーシュートが起こる状況を緩和し、フェーズロック時間を短縮させるとともに、回路の倫理関係に基づいて適切な段数拡張及び回路パラメータ調節を行うことによって、より精確な制御効果をもたらし、段数を拡張するプロセスで、回路構造が簡単で、集積化しやすいため、回路の複雑さが明らかに増すことはない。
一実施例として、前記遅延レベル発生アレイ内で、ｎは５であることが好ましく、前記遅延レベル発生アレイは、８つのＤフリップフロップがカスケード接続されて構成され、図４に示すように、その接続構造は以下のとおりである。
第１段のＤフリップフロップのデータ入力端子Ｄは、前記イネーブル制御端子ＥＮに接続され、隣接してカスケード接続される２つのＤフリップフロップで、後段のＤフリップフロップのデータ入力端子Ｄは、前段のＤフリップフロップのデータ出力端子Ｑに接続され、それぞれに対応して８つのデータ出力端子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７及びＱ８が設けられ、各段のＤフリップフロップのクロック端子は、いずれも前記駆動入力端子ＵＰに接続され、各段のＤフリップフロップのリセット端子ＣＬＲは、いずれも前記イネーブル制御端子ＥＮに接続される。
信号ＥＮが低レベルから高レベルに変わり、前記フェーズロックループが新たなフェーズロック動作を開始していることが示され、図５に示すように、信号ＵＰは、ｔ０時点で１つ目の立ち上がりエッジを発生させ、第１段のＤフリップフロップの出力端子Ｑ１に信号ＥＮが入力されて、出力信号Ｑ１は高レベルに変わる。
第１段のＤフリップフロップの遅延により、信号ＵＰの１つ目の立ち上がりエッジが来る時に第２段のＤフリップフロップは低レベルにあり、ｔ１時点までは第２段のＤフリップフロップの出力端子Ｑ２がなおも低レベルであり、ｔ０からｔ１の間に信号ＵＰは、長時間にわたって高レベル状態に維持され、後続の段数のより高いＤフリップフロップの出力端子Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８は、低レベルに維持され、ｔ０からｔ１期間内の信号ＵＰが低レベルに変わる時にカスケード接続される各Ｄフリップフロップの出力信号は変わらないが、前記電流注入スイッチモジュールの第１ゼロＰＭＯＳトランジスタＭＰ１０を導通するためには用いられ、第１ゼロＮＭＯＳトランジスタＭＮ１０及び第２ゼロＮＭＯＳトランジスタＭＮ２０が前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮに電荷を注入することによって、フェーズロックループの周波数変調プロセスを加速させる。
ｔ１時点で、信号ＵＰの２つ目の立ち上がりエッジが来ており、第１段のＤフリップフロップの出力端子Ｑ１が高レベルと変わらず、第２段のＤフリップフロップの出力端子Ｑ２は、第１段のＤフリップフロップの出力端子Ｑ１の高レベルを受け取る。
また、遅延の影響で、信号ＵＰの２つ目の立ち上がりエッジが来る時に、第３段のＤフリップフロップの入力端子Ｑ２が低レベルであるため、第３段のＤフリップフロップの出力端子は低レベルであり、ｔ２時点のＵＰ信号の３つ目の立ち上がりエッジが到来するまで続き、ｔ０からｔ２期間内には、信号ＵＰが不規則的に変化し、前記周波数調整段階にある。
同様の原理で、信号ＵＰの次の立ち上がりエッジが来るたびに、後段のＤフリップフロップの出力が高レベルに変わって、遅延レベルの発生が実現され、ｔ７時点まで続く。
本実施例では、パルス幅抽出アレイにおけるコンデンサの比例関係を変えて、遅くともｔ７時点に制御信号の変更が完了するように設定することによって、安定性を保証し、次に、信号ＵＰは低レベル及び高レベルパルスとして現われ、そのうち信号ＵＰの低周波パルス幅は、ほぼ信号ＵＰの１つの周期に等しい。ｔ２からｔ７時点で位相調整段階にあり、信号ＵＰの低周波パルス幅は、まず減少してから増加し、ｔ７時点以後、前記フェーズロックループシステムは、小幅な減衰発振及びフェーズロック安定状態に移行する。
前記パルス幅抽出アレイは、給電電源ＶＣＣと、カスケード接続されるｎ＋２個のパルス幅抽出ユニットとを含み、前記実施例によれば、ｎは５であることが好ましく、図３に示すように、第１段のパルス幅抽出ユニットは、第１パルス幅テストＮＭＯＳトランジスタＭＮ１と、第１パルス幅テストＰＭＯＳトランジスタＭＰ１と、第１スイッチＰＭＯＳトランジスタＭＰ１１と、第１リセット制御ＮＭＯＳトランジスタＭＮ１１と、第１コンデンサＣ１とを含み、第１パルス幅テストＮＭＯＳトランジスタＭＮ１のゲートは、前記遅延レベル発生アレイ内の第１段のＤフリップフロップのデータ出力端子Ｑ１に接続され、第１パルス幅テストＰＭＯＳトランジスタＭＰ１のゲートは、前記遅延レベル発生アレイ内の第２段のＤフリップフロップのデータ出力端子Ｑ２に接続され、第２段のＤフリップフロップと第１段のフリップフロップは、隣接してカスケード接続されるという接続関係であり、これにより前記遅延レベル発生アレイで隣接してカスケード接続される２つのＤフリップフロップのデータ出力端子がパルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの２つのパルス入力端子に対応して接続されることが満たされ、第１パルス幅テストＮＭＯＳトランジスタＭＮ１のゲート及び第１パルス幅テストＰＭＯＳトランジスタＭＰ１のゲートは、それぞれ前記２つのパルス入力端子とされ、第１パルス幅テストＰＭＯＳトランジスタＭＰ１のソースは、給電電源ＶＣＣに接続され、第１パルス幅テストＰＭＯＳトランジスタＭＰ１のドレインは、第１パルス幅テストＮＭＯＳトランジスタＭＮ１のドレインに接続され、第１パルス幅テストＮＭＯＳトランジスタＭＮ１のソースは、第１スイッチＰＭＯＳトランジスタＭＰ１１のソースに接続され、第１スイッチＰＭＯＳトランジスタＭＰ１１のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第１リセット制御ＮＭＯＳトランジスタＭＮ１１のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第１リセット制御ＮＭＯＳトランジスタＭＮ１１のドレインは、第１スイッチＰＭＯＳトランジスタＭＰ１１のドレイン及び第１コンデンサＣ１の上極板の両方に接続され、第１リセット制御ＮＭＯＳトランジスタＭＮ１１のドレインと第１コンデンサＣ１の上極板の接続ノードＶ１は、前記パルス幅情報出力端子とされ、第１コンデンサＣ１の下極板及び第１リセット制御ＮＭＯＳトランジスタＭＮ１１のソースは、いずれも接地される。
図３に示すように、第２段のパルス幅抽出ユニットは、第２パルス幅テストＮＭＯＳトランジスタＭＮ２と、第２パルス幅テストＰＭＯＳトランジスタＭＰ２と、第２スイッチＰＭＯＳトランジスタＭＰ２２と、第２リセット制御ＮＭＯＳトランジスタＭＮ２２と、第２コンデンサＣ２とを含み、第２パルス幅テストＮＭＯＳトランジスタＭＮ２のゲートは、前記遅延レベル発生アレイ内の第２段のＤフリップフロップのデータ出力端子Ｑ２に接続され、第２パルス幅テストＰＭＯＳトランジスタＭＰ２のゲートは、前記遅延レベル発生アレイ内の第３段のＤフリップフロップのデータ出力端子Ｑ３に接続され、第２パルス幅テストＰＭＯＳトランジスタＭＰ２のソースは、給電電源ＶＣＣに接続され、第２パルス幅テストＰＭＯＳトランジスタＭＰ２のドレインは、第２パルス幅テストＮＭＯＳトランジスタＭＮ２のドレインに接続され、第２パルス幅テストＮＭＯＳトランジスタＭＮ２のソースは、第２スイッチＰＭＯＳトランジスタＭＰ２２のソースに接続され、第２スイッチＰＭＯＳトランジスタＭＰ２２のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第２リセット制御ＮＭＯＳトランジスタＭＮ２２のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第２リセット制御ＮＭＯＳトランジスタＭＮ２２のドレインは、第２スイッチＰＭＯＳトランジスタＭＰ２２のドレイン及び第２コンデンサＣ２の上極板の両方に接続され、第２リセット制御ＮＭＯＳトランジスタＭＮ２２のドレインと第２コンデンサＣ２の上極板の接続ノードＶ２は、前記パルス幅情報出力端子とされ、第２コンデンサＣ２の下極板及び第２リセット制御ＮＭＯＳトランジスタＭＮ２２のソースはいずれも接地される。
同様に、図３に示すように、第３段のパルス幅抽出ユニットは、第３パルス幅テストＮＭＯＳトランジスタＭＮ３と、第３パルス幅テストＰＭＯＳトランジスタＭＰ３と、第３スイッチＰＭＯＳトランジスタＭＰ３３と、第３リセット制御ＮＭＯＳトランジスタＭＮ３３と、第３コンデンサＣ３とを含み、第３パルス幅テストＮＭＯＳトランジスタＭＮ３のゲートは、前記遅延レベル発生アレイ内の第３段のＤフリップフロップのデータ出力端子Ｑ３に接続され、第３パルス幅テストＰＭＯＳトランジスタＭＰ３のゲートは、前記遅延レベル発生アレイ内の第４段のＤフリップフロップのデータ出力端子Ｑ４に接続され、第３パルス幅テストＰＭＯＳトランジスタＭＰ３のソースは、給電電源ＶＣＣに接続され、第３パルス幅テストＰＭＯＳトランジスタＭＰ３のドレインは、第３パルス幅テストＮＭＯＳトランジスタＭＮ３のドレインに接続され、第３パルス幅テストＮＭＯＳトランジスタＭＮ３のソースは、第３スイッチＰＭＯＳトランジスタＭＰ３３のソースに接続され、第３スイッチＰＭＯＳトランジスタＭＰ３３のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第３リセット制御ＮＭＯＳトランジスタＭＮ３３のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第３リセット制御ＮＭＯＳトランジスタＭＮ３３のドレインは、第３スイッチＰＭＯＳトランジスタＭＰ３３のドレイン及び第３コンデンサＣ３の上極板の両方に接続され、第３リセット制御ＮＭＯＳトランジスタＭＮ３３のドレインと第３コンデンサＣ３の上極板の接続ノードＶ３は、前記パルス幅情報出力端子とされ、第３コンデンサＣ３の下極板及び第３リセット制御ＮＭＯＳトランジスタＭＮ３３のソースは、いずれも接地される。
なお、カスケード接続されるパルス幅抽出ユニットのスイッチＰＭＯＳトランジスタのゲートは、全て前記クロック入力端子に接続され、カスケード接続されるパルス幅抽出ユニットのリセット制御ＮＭＯＳトランジスタのゲートは、全て同一のノードに接続され、当該ノードは、第１段のＤフリップフロップの逆相出力端子Ｑ１Ｂである。
図３に示すように、第４段のパルス幅抽出ユニットは、第４パルス幅テストＮＭＯＳトランジスタＭＮ４と、第４パルス幅テストＰＭＯＳトランジスタＭＰ４と、第４スイッチＰＭＯＳトランジスタＭＰ４４と、第４リセット制御ＮＭＯＳトランジスタＭＮ４４と、第４コンデンサＣ４とを含み、第４パルス幅テストＮＭＯＳトランジスタＭＮ４のゲートは、前記遅延レベル発生アレイ内の第４段のＤフリップフロップのデータ出力端子Ｑ４に接続され、第４パルス幅テストＰＭＯＳトランジスタＭＰ４のゲートは、前記遅延レベル発生アレイ内の第５段のＤフリップフロップのデータ出力端子Ｑ５に接続され、第４パルス幅テストＰＭＯＳトランジスタＭＰ４のソースは、給電電源ＶＣＣに接続され、第４パルス幅テストＰＭＯＳトランジスタＭＰ４のドレインは、第４パルス幅テストＮＭＯＳトランジスタＭＮ４のドレインに接続され、第４パルス幅テストＮＭＯＳトランジスタＭＮ４のソースは、第４スイッチＰＭＯＳトランジスタＭＰ４４のソースに接続され、第４スイッチＰＭＯＳトランジスタＭＰ４４のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第４リセット制御ＮＭＯＳトランジスタＭＮ４４のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第４リセット制御ＮＭＯＳトランジスタＭＮ４４のドレインは、第４スイッチＰＭＯＳトランジスタＭＰ４４のドレイン及び第４コンデンサＣ４の上極板の両方に接続され、第４リセット制御ＮＭＯＳトランジスタＭＮ４４のドレインと第４コンデンサＣ４の上極板の接続ノードＶ４は、前記パルス幅情報出力端子とされ、第４コンデンサＣ４の下極板及び第４リセット制御ＮＭＯＳトランジスタＭＮ４４のソースは、いずれも接地される。
図３に示すように、第５段のパルス幅抽出ユニットは、第５パルス幅テストＮＭＯＳトランジスタＭＮ５と、第５パルス幅テストＰＭＯＳトランジスタＭＰ５と、第５スイッチＰＭＯＳトランジスタＭＰ５５と、第５リセット制御ＮＭＯＳトランジスタＭＮ５５と、第５コンデンサＣ５とを含み、第５パルス幅テストＮＭＯＳトランジスタＭＮ５のゲートは、前記遅延レベル発生アレイ内の第５段のＤフリップフロップのデータ出力端子Ｑ５に接続され、第５パルス幅テストＰＭＯＳトランジスタＭＰ５のゲートは、前記遅延レベル発生アレイ内の第６段のＤフリップフロップのデータ出力端子Ｑ６に接続され、第５パルス幅テストＰＭＯＳトランジスタＭＰ５のソースは、給電電源ＶＣＣに接続され、第５パルス幅テストＰＭＯＳトランジスタＭＰ５のドレインは、第５パルス幅テストＮＭＯＳトランジスタＭＮ５のドレインに接続され、第５パルス幅テストＮＭＯＳトランジスタＭＮ５のソースは、第５スイッチＰＭＯＳトランジスタＭＰ５５のソースに接続され、第５スイッチＰＭＯＳトランジスタＭＰ５５のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第５リセット制御ＮＭＯＳトランジスタＭＮ５５のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第５リセット制御ＮＭＯＳトランジスタＭＮ５５のドレインは、第５スイッチＰＭＯＳトランジスタＭＰ５５のドレイン及び第５コンデンサＣ５の上極板の両方に接続され、第５リセット制御ＮＭＯＳトランジスタＭＮ５５のドレインと第５コンデンサＣ５の上極板の接続ノードＶ５は、前記パルス幅情報出力端子とされ、第５コンデンサＣ５の下極板及び第５リセット制御ＮＭＯＳトランジスタＭＮ５５のソースはいずれも接地される。
図３に示すように、第６段のパルス幅抽出ユニットは、第６パルス幅テストＮＭＯＳトランジスタＭＮ６と、第６パルス幅テストＰＭＯＳトランジスタＭＰ６と、第６スイッチＰＭＯＳトランジスタＭＰ６６と、第６リセット制御ＮＭＯＳトランジスタＭＮ６６と、第６コンデンサＣ６とを含み、第６パルス幅テストＮＭＯＳトランジスタＭＮ６のゲートは、前記遅延レベル発生アレイ内の第６段のＤフリップフロップのデータ出力端子Ｑ６に接続され、第６パルス幅テストＰＭＯＳトランジスタＭＰ６のゲートは、前記遅延レベル発生アレイ内の第７段のＤフリップフロップのデータ出力端子Ｑ７に接続され、第６パルス幅テストＰＭＯＳトランジスタＭＰ６のソースは、給電電源ＶＣＣに接続され、第６パルス幅テストＰＭＯＳトランジスタＭＰ６のドレインは、第６パルス幅テストＮＭＯＳトランジスタＭＮ６のドレインに接続され、第６パルス幅テストＮＭＯＳトランジスタＭＮ６のソースは、第６スイッチＰＭＯＳトランジスタＭＰ６６のソースに接続され、第６スイッチＰＭＯＳトランジスタＭＰ６６のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第６リセット制御ＮＭＯＳトランジスタＭＮ６６のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第６リセット制御ＮＭＯＳトランジスタＭＮ６６のドレインは、第６スイッチＰＭＯＳトランジスタＭＰ６６のドレイン及び第６コンデンサＣ６の上極板の両方に接続され、第６リセット制御ＮＭＯＳトランジスタＭＮ６６のドレインと第６コンデンサＣ６の上極板の接続ノードＶ６は、前記パルス幅情報出力端子とされ、第６コンデンサＣ６の下極板及び第６リセット制御ＮＭＯＳトランジスタＭＮ６６のソースはいずれも接地される。
図３に示すように、第７段のパルス幅抽出ユニットは、第７パルス幅テストＮＭＯＳトランジスタＭＮ７と、第７パルス幅テストＰＭＯＳトランジスタＭＰ７と、第７スイッチＰＭＯＳトランジスタＭＰ７７と、第７リセット制御ＮＭＯＳトランジスタＭＮ７７と、第７コンデンサＣ７とを含み、第７パルス幅テストＮＭＯＳトランジスタＭＮ７のゲートは、前記遅延レベル発生アレイ内の第７段のＤフリップフロップのデータ出力端子Ｑ７に接続され、第７パルス幅テストＰＭＯＳトランジスタＭＰ７のゲートは、前記遅延レベル発生アレイ内の第８段のＤフリップフロップのデータ出力端子Ｑ８に接続され、第７パルス幅テストＰＭＯＳトランジスタＭＰ７のソースは、給電電源ＶＣＣに接続され、第７パルス幅テストＰＭＯＳトランジスタＭＰ７のドレインは、第７パルス幅テストＮＭＯＳトランジスタＭＮ７のドレインに接続され、第７パルス幅テストＮＭＯＳトランジスタＭＮ７のソースは、第７スイッチＰＭＯＳトランジスタＭＰ７７のソースに接続され、第７スイッチＰＭＯＳトランジスタＭＰ７７のゲートは、前記パルス幅抽出ユニットの駆動端子ＵＰとされ、第７リセット制御ＮＭＯＳトランジスタＭＮ７７のゲートは、前記電荷放出制御端子Ｑ１Ｂとされ、第７リセット制御ＮＭＯＳトランジスタＭＮ７７のドレインは、第７スイッチＰＭＯＳトランジスタＭＰ７７のドレイン及び第７コンデンサＣ７の上極板の両方に接続され、第７リセット制御ＮＭＯＳトランジスタＭＮ７７のドレインと第７コンデンサＣ７の上極板の接続ノードＶ７は、前記パルス幅情報出力端子とされ、第７コンデンサＣ７の下極板及び第７リセット制御ＮＭＯＳトランジスタＭＮ７７のソースはいずれも接地される。
図３から分かるように、第１パルス幅テストＮＭＯＳトランジスタＭＮ１及び第１パルス幅テストＰＭＯＳトランジスタＭＰ１のゲート制御方式によれば、第１段のＤフリップフロップのデータ出力端子Ｑ１が高レベルであり、且つ第２段のＤフリップフロップのデータ出力端子Ｑ２が低レベルである時に限って第１コンデンサＣ１に電荷を注入することができ、図５から分かるように、ｔ０からｔ１の期間は、前記状態を満たし、また第１スイッチＰＭＯＳトランジスタＭＰ１１のゲートは、ＵＰ信号の制御を受け、第１パルス幅テストＮＭＯＳトランジスタＭＮ１及び第１パルス幅テストＰＭＯＳトランジスタＭＰ１がいずれも導通されている期間で、信号ＵＰが低レベルである時に限って、第１コンデンサＣ１に電荷を注入することができ、第１コンデンサＣ１の両端にかかる電圧の大きさが電荷注入時間に正比例することで、信号ＵＰの１つ目の低周波パルスの幅情報を抽出する機能を実現する。
同様に、第２段のＤフリップフロップの出力端子Ｑ２が高レベルを出力し、第３段のＤフリップフロップのデータ出力端子Ｑ３が低レベルである時に、即ち図５のｔ１からｔ２期間は、第２段の抽出区間とされ、ＵＰ信号が当該区間で低レベルに維持されている時に限って、第２コンデンサＣ２に電荷を注入することができ、第２コンデンサＣ２の両端にかかる電圧の大きさが電荷注入時間に正比例することで、信号ＵＰの２つ目の低周波パルスの幅情報を抽出することを実現する。
同様に、第ｎ段のＤフリップフロップの出力端子Ｑｎが高レベルを出力し、第ｎ＋１段のＤフリップフロップのデータ出力端子Ｑｎ＋１、且つ信号ＵＰが低レベルである時に、以後の各段のパルス幅抽出ユニットは、対応する抽出区間で対応する低周波パルス幅情報を抽出し、電圧情報に変換してそれぞれ各段のパルス幅抽出ユニットの前記パルス幅情報出力端子Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６及びＶ７によって。
信号ＥＮが低レベルから高レベルに変わると、第１段のＤフリップフロップのデータ出力端子Ｑ１が低レベルを出力し、その逆相出力端子Ｑ１Ｂは、高レベルを出力して、各段のパルス幅抽出ユニットにおけるリセット制御ＮＭＯＳトランジスタが導通され、そしてコンデンサ内の電荷が放出されて、Ｖ１からＶ７の電圧抽出に影響がないことが保証される。
第１段のＤフリップフロップのデータ出力端子Ｑ１からの低レベルが高レベルに変わると、その逆相出力端子Ｑ１Ｂは、高レベルを出力して、電荷放出プロセスを終了し、フェーズロックループが再起動するまで続く。
本実施例では、前記遅延レベル発生アレイの隣接してカスケード接続される各Ｄフリップフロップから出力される遅延信号に基づいて、各段のパルス幅抽出ユニットの抽出区間に対応する低周波パルス幅情報を決定し、対応する段のパルス幅抽出ユニットのコンデンサ内に記憶し、隣接する２段のパルス幅抽出ユニットの容量の比の値を変えることによってパルス幅抽出ユニットの各コンデンサの電圧の大小関係を調節し、さらに前記パルス幅抽出制御回路が前記電流注入スイッチモジュールの電流をオンオフするタイミングを制御することを実現し、フェーズロックループのフィードバック遅延によるフェーズロック時間の増加を相殺し、前記ローパスフィルタから出力される制御電圧を安定的にして、フェーズロックループのロック時間を短縮させることができる。
なお、前記カスケード接続される７つのパルス幅抽出ユニットで、隣接してカスケード接続される２つのパルス幅抽出ユニットの容量の比の値は、予め設定された数値で、当該予め設定された数値は１より小さい。容量値の関係はＣn＊Ｋ＝Ｃn+1(ｎは段数)を満たし、対象フェーズロックループの実際の動作状態に基づいてＫ値を、約０.８から１と決定し、本実施例でＫは０.９であることが好ましい。
当該好ましい例は、前記電流注入スイッチモジュールを制御してフィードバックループの遅延によるフェーズロック時間増加に対処させる場合に、前記ローパスフィルタのコンデンサ端子への電荷注入を遮断することに役立つもので、各段のパルス幅抽出ユニットの内部で同じ機能を果たすＭＯＳトランジスタのパラメータが同じであるため、パルス幅情報の正確な抽出が保証される。
前記制御信号生成モジュールは、ｎ個のコンパレータと、論理和回路と、１つのスイッチＤフリップフロップとを含み、当該ｎ個のコンパレータは、パルス幅抽出アレイの内部でカスケード接続される順に従って、第２段のパルス幅抽出ユニットから、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの逆相入力端子が段数の小さい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの正相入力端子が段数の大きい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、論理和回路は、複数の論理和ゲート又はそれに対応する組合論理回路を含む。
図６に示すように、前記制御信号生成モジュールは、５つのコンパレータと、１つの５入力論理和ゲートと、１つのスイッチＤフリップフロップとを含み、コンパレータｃｍｐ１の負入力端子は、第２段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ２に接続され、正入力端子は、第３段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ３に接続され、コンパレータｃｍｐ２の負入力端子は、第３段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ３に接続され、正入力端子は、第４段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ４に接続され、コンパレータｃｍｐ３の負入力端子は、第４段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ４に接続され、正入力端子は、第５段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ５に接続され、コンパレータｃｍｐ４の負入力端子は、第５段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ５に接続され、正入力端子は、第６段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ６に接続され、コンパレータｃｍｐ５の負入力端子は、第６段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ６に接続され、正入力端子は、第７段のパルス幅抽出ユニットのパルス幅情報出力端子Ｖ７に接続され、コンパレータｃｍｐ１、コンパレータｃｍｐ２、コンパレータｃｍｐ３、コンパレータｃｍｐ４及びコンパレータｃｍｐ５の出力端子は、いずれも前記５入力論理和ゲートの入力端子に接続され、前記５入力論理和ゲートの出力端子ｃｔｒは、前記スイッチＤフリップフロップのクロック端子に接続され、前記データ入力端子Ｄ及びリセット端子ＣＬＲは、いずれも前記イネーブル制御端子ＥＮに接続され、前記スイッチＤフリップフロップのデータ出力端子Ｑは、前記パルス幅抽出制御回路の制御出力端子ｃｔｒ＿ｋｅｐとされる。
前記制御信号生成モジュールの機能は、コンパレータによってＶ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６及びＶ７の電圧値の関係を比較して、適切なタイミングで制御信号の出力をオフすることである。
本実施例では、コンパレータｃｍｐ１、コンパレータｃｍｐ２、コンパレータｃｍｐ３、コンパレータｃｍｐ４及びコンパレータｃｍｐ５の内部のＭＯＳトランジスタの比率が調整され、図７に示すように、これにより前記コンパレータは、信号ＵＰの１つ目の立ち上がりエッジが到来する前に、即ちｔ０時点より前に、前記コンパレータの正逆入力がいずれもゼロである時の出力はゼロになり、従って前記フェーズロックループが動作を開始する時に、前記コンパレータの正逆相入力端子の出力はいずれも０であり、即ちＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６及びＶ７がいずれも０であり、前記コンパレータの出力はいずれも０である。
ｔ１時点は、信号ＵＰの２つ目の立ち上がりエッジが到来する時点であり、第１段のパルス幅抽出ユニットの低周波パルス幅抽出電圧Ｖ１が周波数調整段階と位相調整段階の中間段階にあり、当該中間段階で、フィードバッククロック信号ｆｂｋと基準クロック信号ｆｒｅｆの位相関係を反映する信号ＵＰの低周波パルス幅は不安定であるため、当該パルス幅情報を前記制御信号生成モジュールのコンパレータに送り込み比較させることはしない。
なお、コンパレータｃｍｐ１、コンパレータｃｍｐ２、コンパレータｃｍｐ３、コンパレータｃｍｐ４及びコンパレータｃｍｐ５で高レベルの出力信号が存在する場合に、前記５入力論理和ゲートの出力端子ｃｔｒは高レベルであり、そうでない場合は、前記５入力論理和ゲートの出力端子ｃｔｒは低レベルである。
図７に示すように、ｔ１からｔ２の期間内で電圧Ｖ２が上昇し、電圧Ｖ３は、低レベルに維持され、コンパレータｃｍｐ１の負入力端子がＶ２に接続され、コンパレータｃｍｐ１の正入力端子がＶ３に接続されるため、コンパレータｃｍｐ１の出力信号は０である。
信号ＵＰの４つ目の立ち上がりエッジが到来するに伴い、ｔ２からｔ３の期間内で電圧Ｖ３が上昇するものの、電圧Ｖ２がなおも電圧Ｖ３より大きいため、コンパレータｃｍｐ１の出力はなおも０であり、前記５入力論理和ゲートの出力端子ｃｔｒはなおも低レベルであり、これは信号ＵＰの低周波パルス幅は、ｔ１からｔ３の期間内で減少傾向を保つことを示し、電圧Ｖ２が電圧Ｖ３より小さい場合に、コンパレータｃｍｐ１の出力は高レベルであり、前記５入力論理和ゲートの出力端子ｃｔｒは高レベルに変わり、これは信号ＵＰの低周波パルス幅はｔ１からｔ３期間内で全体的に増大傾向を呈することを示す(図７では図示せず)。
ｔ２からｔ３の期間内で、コンパレータｃｍｐ２の負入力端子において電圧Ｖ３は上昇し始め、コンパレータｃｍｐ２の正入力端子に接続される電圧Ｖ４がなおもゼロに維持されているため、コンパレータｃｍｐ２の出力はゼロである。信号ＵＰの５つ目の立ち上がりエッジが到来するに伴い、電圧Ｖ４がｔ４時点で上昇し、コンパレータｃｍｐ２は、前記実施例の方法に従って電圧Ｖ３と電圧Ｖ４の大きさを比較して、ｔ２からｔ４の期間で信号ＵＰの低周波パルス幅が増大又は減少しているかどうかを判断する。
同様に、コンパレータｃｍｐ３、コンパレータｃｍｐ４及びコンパレータｃｍ５は、いずれも前記原理に従って出力を比較して、５入力論理和ゲートの出力信号ｃｔｒを得る。
なお、コンパレータｃｍｐ２の出力が高レベルに変わる時に、前記制御信号生成モジュールの出力が高レベルであることを保証する必要があり、コンパレータｃｍｐ３、コンパレータｃｍｐ４及びコンパレータｃｍｐ５は、引き続き遅延取得した電圧信号に基づいて出力を比較するが、前記制御信号生成モジュールの出力結果には影響はなく、プロセス条件などが異なる場合に、コンパレータの性能に違いがあるため、コンパレータの出力が発振して、前記５入力論理和ゲートの出力端子ｃｔｒが発振する可能性があり、又は、長時間に動作するため、前記パルス幅抽出ユニットのコンデンサ内の電荷漏洩により、当該パルス幅抽出ユニットのパルス幅情報出力端子の出力電圧が変わることで、コンパレータの出力が変わり、そして前記５入力論理和ゲートの出力端子信号ｃｔｒが変わる可能性がある。
そのために前記５入力論理和ゲートの出力端子を前記スイッチＤフリップフロップのクロック端子に接続させ、前記スイッチＤフリップフロップのデータ入力端子ＤにＥＮ信号を接続させる必要があり、フェーズロックループが動作を開始した後、前記５入力論理ゲートの出力端子の信号ｃｔｒの１つ目の立ち上がりエッジが来る時に、前記スイッチＤフリップフロップの出力端子は低レベルから高レベルに変わり、後の動作過程では、前記スイッチＤフリップフロップのクロック端子には、また立ち上がりエッジが来たとしても、前記スイッチＤフリップフロップのデータ入力端子Ｄに接続される信号ＥＮは、高レベルに維持されて変わらないため、前記スイッチＤフリップフロップのデータ出力端子Ｑから出力される信号ｃｔｒ＿ｋｅｐは変わらず、高レベルのままであり、パルス幅情報出力端子がエッジジャンプ信号を出力する場合に、スイッチＤフリップフロップのデータ出力端子には、データ入力端子のレベル状態が変わらないことが維持されて、フェーズロック加速回路の信頼性が向上する。
上記した内容から分かるように、前記パルス幅抽出アレイは、信号ＵＰの７つの異なる期間における低周波パルス幅情報を抽出し、内部のコンデンサによって電圧値Ｖ１からＶ７に変換し、信号ＵＰの低周波パルス幅の変化情報に基づいて前記電流注入スイッチモジュールの導通時間及び位相周波数検出器に入力される基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋの位相が同期するタイミングを決定し(フェーズロック安定状態と決定する)、前記制御信号生成モジュールが信頼性のある信号ｃｔｒ＿ｋｅｐを発することで前記電流注入スイッチモジュールを制御する。
図７に示すように、ｔ５時点より前に、信号ｃｔｒが低レベルに維持されているため、コンパレータｃｍｐ１、コンパレータｃｍｐ２及びコンパレータｃｍｐ３によって比較される隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子の結果はいずれも０であることが示され、隣接してカスケード接続されるパルス幅抽出ユニットでは、段数の大きい方のパルス幅抽出ユニットのパルス幅情報出力端子の電圧Ｖｎ＋１は、段数の小さい方のパルス幅抽出ユニットのパルス幅情報出力端子Ｖｎを越えていないため、信号ｃｔｒを制御して高レベルにフリップさせるのに不十分で、信号ＵＰの低周波パルス幅の変化状態はなおも減少段階にあることが示される。
電圧Ｖ６がｔ５からｔ６期間内で低レベルから上昇した後、電圧Ｖ６は、電圧Ｖ５より大きく、コンパレータｃｍｐ４の出力は高レベルであり、前記５入力論理和ゲートの出力端子信号ｃｔｒは高レベルを出力し、信号ＵＰの低周波パルス幅は、基準クロック信号ｆｒｅｆがフィードバッククロック信号ｆｂｋに等しいまで絶えず増大し、つまりｔ７時点以後は、信号ＵＰの低周波パルス幅は、当該期間内の信号ＵＰの１つの周期の長さに近く、以後は、基準クロック信号ｆｒｅｆとフィードバッククロック信号ｆｂｋは、フェーズロックループのフィードバック遅延の特性によって調整され、両者の位相が同期して変化し始めるまで続く。
続いては、前記ローパスフィルタの前記電圧制御発振器を制御するための制御電圧を高める必要がなく、安定的になるため、信号ｃｔｒ＿ｋｅｐによって前記電流注入スイッチモジュールの前記ローパスフィルタのコンデンサ端子ＶＣ＿ＤＮに電荷を注入することを遮断する。
なお、前記電流注入スイッチモジュールは、信号ｃｔｒ＿ｋｅｐによって制御されるだけでなく、信号ＵＰのレベル状況を考慮する必要もあり、つまり信号ｃｔｒ＿ｋｅｐが低レベルである段階で、前記電流注入スイッチモジュールの第１ゼロＰＭＯＳトランジスタＭＰ１０が導通され、また前記電流注入スイッチモジュールの第２ゼロＮＭＯＳトランジスタＭＮ２０のゲートに接続される信号ＵＰは高レベルであるかどうかを考慮する必要もある。
第１ゼロＰＭＯＳトランジスタＭＰ１０が導通されるが、第２ゼロＮＭＯＳトランジスタＭＮ２０のゲートから入力される信号ＵＰが低レベルで、前記電流注入スイッチモジュールはなおも前記ローパスフィルタのコンデンサ端子ＶＣ＿ＤＮに電荷を注入できず、従って前記電流注入スイッチモジュールは、位相調整段階にあり、信号ＵＰの制御下でステップ的に電流注入を行う。
前記スイッチＤフリップフロップのデータ出力端子から出力される信号ｃｔｒ＿ｋｅｐが高レベルである場合に、第２ゼロＮＭＯＳトランジスタＭＮ２０のオンオフ状態は、前記ローパスフィルタに影響がない。前記フェーズロックループが再起動し、前記スイッチＤフリップフロップの復帰設定により、前記スイッチＤフリップフロップの出力が再び低レベルに戻り、制御信号ｃｔｒが再び高レベルに変わるまで続く。
本実施例では、前記第１コンデンサＣ１、前記第２コンデンサＣ２、前記第３コンデンサＣ３、前記第４コンデンサＣ４、前記第５コンデンサＣ５、前記第６コンデンサＣ６及び前記第７コンデンサＣ７の間の比例関係を変えることで、制御信号ｃｔｒの前記電流注入スイッチモジュールをオフする時間を変えてもよく、つまり比例パラメータＫを小さくすれば前記電流注入スイッチモジュールを制御して早めにオフさせることができ、比例パラメータＫを大きくすれば前記電流注入スイッチモジュールを制御してオフを遅らせることができ、これによりＫ値を変えて前記制御信号生成モジュールから出力される信号ｃｔｒ＿ｋｅｐの高レベルに変わるタイミングを微調整することによって、フェーズロックループのフィードバック遅延によるフェーズロック時間増加を相殺して、フェーズロック加速回路のオフ時のＶＣと最終的に安定する時のＶＣとの誤差をなるべく小さくすることによって、ロック時間が可能な限り小さくなる。
なお、容量値の関係は、Ｃn＊Ｋ＝Ｃn+1(ｎは段数)を満たし、対象フェーズロックループの実際の動作状態に基づいてＫ値を、約０.８から１と決定し、本実施例でＫは０.９であることが好ましい。
図７に示すように、また前記第７コンデンサＣ７と前記第６コンデンサＣ６との容量の比の値を個別に調整することによって、前記制御信号生成モジュールから出力される信号ｃｔｒ＿ｋｅｐが必ずｔ７時点で前記電流注入スイッチモジュールのオフを完了することを保証し、前記フェーズロック加速回路の安定性を保証する。
本実施例では、前記コンデンサ間の比例係数Ｋを減らして、前記遅延制御モジュールの前記電流注入スイッチモジュールをオフする時間が前倒しになるよう制御することによって、フェーズロックループのフィードバック遅延によるフェーズロック時間増加を相殺する。
ＥＤＡツールでシミュレーションしたところ、図８は改良前の従来のフェーズロックループシステムにおけるローパスフィルタのフィルタコンデンサの充電電圧ＶＣ＿ＤＮ、及びローパスフィルタの信号出力端子の電圧ＶＣ＿ｏｕｔのフェーズロック前後の波形図であり、図９は本発明の実施例に係るフェーズロックループシステムにおける前記ローパスフィルタのコンデンサ入力端子ＶＣ＿ＤＮ、及びローパスフィルタの信号出力端子の電圧ＶＣ＿ｏｕｔのフェーズロック前後の波形図である。
図８及び図９のシミュレーション結果に示すように、前記フェーズロックループシステムの起動から、即ちｔ＝０から、ＶＣ＿ｏｕｔ及びＶＣ＿ＤＮがいずれも０から上昇し始め、各時点でＶＣ＿ｏｕｔの増加幅及び増加速度はいずれもＶＣ＿ＤＮより大きいが、ＶＣ＿ｏｕｔとＶＣ＿ＤＮの変化傾向が一致し、ＶＣ＿ｏｕｔは、発振中にまず増大してから安定的になるまで減少する。
図９でＶＣ＿ｏｕｔ及びＶＣ＿ＤＮの安定化時間は７μsに近く、図８でＶＣ＿ｏｕｔ及びＶＣ＿ＤＮの安定化時間は２８μsに近く、前記フェーズロック加速回路がフェーズロックプロセスを加速させており、従来のフェーズロックループ構造と比べると、本実施例に係る前記フェーズロック加速回路はそれを含むフェーズロックループシステムのフェーズロック安定化時間を約７５％短縮させている。
本発明は、前記フェーズロック加速回路に基づいて、フェーズロックループシステムをさらに提供し、当該フェーズロックループシステムは、前記フェーズロック加速回路を含み、当該フェーズロックループシステムの内部の関連するフェーズロック加速の技術的特徴は前記実施例を参照できるため、ここで説明を省略する。
図１に示すように、前記フェーズロックループシステムは以下を含む。位相周波数検出器であって、外部装置から入力される基準クロック信号ｆｒｅｆと内部のフィードバッククロック信号ｆｂｋの周波数差及び位相差を検出して、パルス制御信号を生成し、これを基準クロック信号ｆｒｅｆと内部のフィードバッククロック信号ｆｂｋの位相が同期して変化するまで続けるために用いられる。チャージポンプであって、位相周波数検出器から出力されるパルス制御信号に基づいて充電電流及び放電電流を発生させるために用いられる。
ローパスフィルタであって、チャージポンプから出力される電流制御信号を制御電圧に変換し、高周波ノイズをフィルタリングして除去するために用いられる。電圧制御発振器であって、前記ローパスフィルタから出力される制御電圧に基づいて出力される発振信号の周波数を制御し、制御電圧が上昇する時に出力信号の発振周波数を増加させ、制御電圧が低下する時に出力信号の発振周波数を低減させ、制御電圧が一定である時に、出力信号ｆｏｕｔの発振周波数を固定値に維持させる。
分周器であって、電圧制御発振器の出力信号ｆｏｕｔを分周して、前記位相周波数検出器に入力されるフィードバッククロック信号ｆｂｋを発生させる。前記フェーズロックループシステムの内部で、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて１つのフィードバックループが形成される。
前記フェーズロックループシステムは、前記実施例に係るフェーズロック加速回路をさらに含み、前記フェーズロック加速回路は、パルス幅抽出制御回路と、電流注入スイッチモジュールとを含み、前記フェーズロック加速回路には、コンパレータと、時系列論理回路と、組合論理回路とが集積されており、位相周波数検出器から出力される制御信号ＵＰの異なるフェーズロック調整段階における低周波パルス幅が比較され、前記フェーズロック加速回路のイネーブル制御信号ＥＮは、前記パルス幅抽出制御回路の遅延レベル発生アレイによって一連の遅延信号を生成し、前記パルス幅抽出アレイによってパルス幅抽出区間を発生させ、パルス幅抽出アレイによって抽出される信号ＵＰを反映する低周波パルス幅情報が、前記制御信号生成モジュールに入力され、フェーズロックが安定的である時点で前記電流注入スイッチモジュールの前記ローパスフィルタのコンデンサ端子ＶＣ＿ＤＮへの電荷注入が遮断される。
前記パルス幅抽出制御回路は、位相周波数検出器から出力される制御信号の反転信号のデューティ比の変化状況に基づいて、前記フェーズロック加速回路の電流注入スイッチモジュールのローパスフィルタへの電荷注入状況を制御し、これを位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで続けることによって、前記フェーズロック加速回路は、フィードバックループのフェーズロック時間を短縮させる。
本実施例では、外部のイネーブル制御信号に遅延処理を行って、ｎ＋３個の遅延レベルを取得し、位相周波数検出器から出力される基準クロック信号とフィードバッククロック信号の位相差を反映する制御信号から対応するパルス幅情報を抽出して、後に前記電流注入スイッチモジュールにおける注入スイッチ制御のための電圧信号とされ、パルス幅で反映されるフェーズロックループのロック状態は、パルス幅抽出の根拠とされ、スイッチＤフリップフロップにより前記電流注入スイッチモジュールの導通結果の信頼性が保証される。
これによりフェーズロックループシステムのフェーズロック時間が短縮され、前記ローパスフィルタから出力される制御電圧が安定的で変わらないことが保証され、システム特性、伝達関数及びノイズ性能に変わりはなく、そして他のフェーズロックループシステムへの適用拡大の際には、デバイスパラメータ及びループパラメータを変える必要はない。
なお、上記の実施例は、本発明の技術的解決手段を説明するためのもので、制限を加えるためのものではない。好ましい実施例を参照して本発明を詳細に説明しているが、当業者なら理解できるように、本発明の特定の実施形態に変更を行うか又はその一部の技術的特徴に同等な置き換えを行うことができる。本発明の技術的解決手段の趣旨から逸脱しないものは、本発明が保護しようとする技術的解決手段の範疇に含まれる。
同様に、第ｎ段のＤフリップフロップの出力端子Ｑｎが高レベルを出力し、第ｎ＋１段のＤフリップフロップのデータ出力端子Ｑｎ＋１が低レベルで、且つ信号ＵＰが低レベルである時に、以後の各段のパルス幅抽出ユニットは対応する抽出区間で対応する低周波パルス幅情報を抽出し、電圧情報に変換してそれぞれ各段のパルス幅抽出ユニットの前記パルス幅情報出力端子Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６及びＶ７によって電圧情報が示される。

Claims (7)

  1. 制御信号パルス幅抽出に基づくフェーズロック加速回路であって、当該フェーズロック加速回路に適するフェーズロックループは、位相周波数検出器と、チャージポンプと、ローパスフィルタと、電圧制御発振器と、分周器とを含み、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて１つのフィードバックループが形成される前記フェーズロック加速回路であって、
    前記フェーズロック加速回路は、パルス幅抽出制御回路と、電流注入スイッチモジュールとを含み、
    パルス幅抽出制御回路には、駆動入力端子と、イネーブル制御端子と、制御出力端子とが設けられ、電流注入スイッチモジュールには、電流ステップ制御端子と、電流注入制御端子とが設けられ、
    パルス幅抽出制御回路のイネーブル制御端子は、外部のイネーブル信号源に接続され、当該イネーブル信号源は、フェーズロックループを制御して動作を開始させるために用いられ、
    パルス幅抽出制御回路の制御出力端子は、電流注入スイッチモジュールの電流注入制御端子に接続され、電流注入スイッチモジュールの電流ステップ制御端子及びパルス幅抽出制御回路の駆動入力端子は、いずれも位相周波数検出器の１つのプリセット制御信号出力端子に接続されることで、位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで、当該プリセット制御信号出力端子の出力信号のパルス幅の変化状況に基づいて、電流注入スイッチモジュールのローパスフィルタへの電荷注入を制御し、当該プリセット制御信号出力端子の出力信号は、位相周波数検出器から出力される信号であって、チャージポンプを制御して電流注入を行わせるための制御信号の反転信号であり、
    ローパスフィルタの信号入力端子は、チャージポンプの信号出力端子に接続され、ローパスフィルタのコンデンサ入力端子は、電流注入スイッチモジュールの信号出力端子に接続されて、チャージポンプの信号出力端子から提供される電荷を受け取ると同時に、電流注入スイッチモジュールの信号出力端子から注入される電荷を受け取り、受け取って蓄積された電荷から制御電圧を生成させて、電圧制御発振器に出力するために用いられ、ローパスフィルタのコンデンサ入力端子は、ローパスフィルタの内部の抵抗コンデンサ直列接続分岐における、抵抗とそれに直列接続されたコンデンサの接続ノードである、ことを特徴とする前記フェーズロック加速回路。
  2. 前記電流注入スイッチモジュールは、給電電源と、第１ゼロＮＭＯＳトランジスタと、第２ゼロＮＭＯＳトランジスタと、第１ゼロＰＭＯＳトランジスタとを含み、
    第１ゼロＮＭＯＳトランジスタのソースは、第２ゼロＮＭＯＳトランジスタのドレインに接続され、第１ゼロＮＭＯＳトランジスタのゲートは、第１ゼロＮＭＯＳトランジスタのドレインに接続され、第１ゼロＮＭＯＳトランジスタのドレインは、給電電源に接続され、
    第２ゼロＮＭＯＳトランジスタのドレインは、第１ゼロＮＭＯＳトランジスタのソースに接続され、第２ゼロＮＭＯＳトランジスタのソースは、第１ゼロＰＭＯＳトランジスタのソースに接続され、第２ゼロＮＭＯＳトランジスタのゲートは、前記プリセット制御信号出力端子に接続されて、前記電流注入スイッチモジュールの電流ステップ入力制御端子とされ、前記プリセット制御信号出力端子の出力信号のジャンプ状態に基づいて第２ゼロＮＭＯＳトランジスタの導通状況を変えて、前記電流注入スイッチモジュールのステップ的な電流注入を行うために用いられ、
    第１ゼロＰＭＯＳトランジスタのソースは、第２ゼロＮＭＯＳトランジスタのソースに接続され、第１ゼロＰＭＯＳトランジスタのゲートは、パルス幅抽出制御回路の制御出力端子に接続されて、前記電流注入スイッチモジュールの電流注入制御端子とされ、第１ゼロＰＭＯＳトランジスタのドレインは、前記電流注入スイッチモジュールの信号出力端子とされ、前記ローパスフィルタのコンデンサ入力端子に接続される、ことを特徴とする請求項１に記載のフェーズロック加速回路。
  3. 前記遅延制御モジュールは、遅延レベル発生アレイと、パルス幅抽出アレイと、制御信号生成モジュールとを含み、
    前記駆動入力端子は、遅延レベル発生アレイに設けられるクロック入力端子に接続され、前記イネーブル制御端子は、遅延レベル発生アレイに設けられるデータ入力端子に接続され、
    遅延レベル発生アレイの内部には、カスケード接続されるｎ＋３個のＤフリップフロップが含まれ、それぞれに対応してｎ＋３個のデータ出力端子が設けられ、前記イネーブル制御端子に接続されるＤフリップフロップは、第１段のＤフリップフロップであり、カスケード接続されるパルス幅抽出ユニットの段数は、それに接続された隣接してカスケード接続される２つのＤフリップフロップのうちの小さい方の段数と同じであり、
    パルス幅抽出アレイの内部には、カスケード接続されるｎ＋２個のパルス幅抽出ユニットが含まれ、各パルス幅抽出ユニットには、いずれも２つのパルス入力端子と、１つの電荷放出制御端子と、１つの駆動端子と、１つのパルス幅情報出力端子とが配設され、隣接してカスケード接続されるパルス幅抽出ユニットは、いずれも１つの共通するパルス入力端子を有し、カスケード接続されるｎ＋２個のパルス幅抽出ユニットの駆動端子は、いずれも遅延レベル発生アレイに設けられるクロック入力端子に接続され、
    遅延レベル発生アレイで隣接してカスケード接続される２つのＤフリップフロップのデータ出力端子は、パルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの２つのパルス入力端子に対応して接続され、
    遅延レベル発生アレイで、前記イネーブル制御端子に接続されるＤフリップフロップの逆相出力端子は、各パルス幅抽出ユニットの電荷放出制御端子に接続され、
    制御信号生成モジュールには、ｎ個のコンパレータが内蔵され、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、隣接する２つのコンパレータのそれぞれには、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される１つの入力端子のみが存在し、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される隣接する２つのコンパレータの入力端子の属性は異なり、隣接しない２つのコンパレータの入力端子は、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続されず、コンパレータの正入力端子に接続されるパルス幅抽出ユニットの段数は、同一のコンパレータの負入力端子に接続されるパルス幅抽出ユニットの段数よりも高い、ことを特徴とする請求項１又は請求項２に記載のフェーズロック加速回路。
  4. 前記遅延レベル発生アレイ内で、カスケード接続されるｎ＋３個のＤフリップフロップの接続構造として、
    第１段のＤフリップフロップのデータ入力端子は、前記イネーブル制御端子に接続され、
    隣接してカスケード接続される２つのＤフリップフロップにおいて、後段のＤフリップフロップのデータ入力端子は、前段のＤフリップフロップのデータ出力端子に接続され、
    各段のＤフリップフロップのクロック端子はいずれも前記駆動入力端子に接続され、各段のＤフリップフロップのリセット端子はいずれも前記イネーブル制御端子に接続される、ことを特徴とする請求項３に記載のフェーズロック加速回路。
  5. 前記パルス幅抽出アレイは、給電電源と、カスケード接続されるｎ＋２個のパルス幅抽出ユニットとを含み、各段のパルス幅抽出ユニットは、パルス幅テストＮＭＯＳトランジスタと、パルス幅テストＰＭＯＳトランジスタと、スイッチＰＭＯＳトランジスタと、リセット制御ＮＭＯＳトランジスタと、コンデンサとを含み、
    第ｎ段のパルス幅抽出ユニットで、パルス幅テストＮＭＯＳトランジスタのゲートは、前記遅延レベル発生アレイ内の第ｎ段のＤフリップフロップのデータ出力端子に接続され、パルス幅テストＰＭＯＳトランジスタのゲートは、前記遅延レベル発生アレイ内の第ｎ＋１段のＤフリップフロップのデータ出力端子に接続され、第ｎ段のＤフリップフロップは、第ｎ段のパルス幅抽出ユニットと段数が等しく、第ｎ＋１段のＤフリップフロップと第ｎ段のＤフリップフロップは、隣接してカスケード接続されるという接続関係であり、これにより前記遅延レベル発生アレイで隣接してカスケード接続される２つのＤフリップフロップのデータ出力端子がパルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの２つのパルス入力端子に対応して接続されるという接続関係が満たされ、パルス幅テストＮＭＯＳトランジスタのゲート及びパルス幅テストＰＭＯＳトランジスタのゲートは、それぞれ前記２つのパルス入力端子とされ、
    各段のパルス幅抽出ユニットでは、パルス幅テストＰＭＯＳトランジスタのソースは、給電電源に接続され、パルス幅テストＰＭＯＳトランジスタのドレインは、パルス幅テストＮＭＯＳトランジスタのドレインに接続され、パルス幅テストＮＭＯＳトランジスタのソースは、スイッチＰＭＯＳトランジスタのソースに接続され、スイッチＰＭＯＳトランジスタのゲートは、前記パルス幅抽出ユニットの駆動端子とされ、リセット制御ＮＭＯＳトランジスタのゲートは、前記電荷放出制御端子とされ、リセット制御ＮＭＯＳトランジスタのドレインは、スイッチＰＭＯＳトランジスタのドレイン及びコンデンサの上極板の両方に接続され、リセット制御ＮＭＯＳトランジスタのドレインとコンデンサの上極板の接続ノードは、前記パルス幅情報出力端子とされ、コンデンサの下極板及びリセット制御ＮＭＯＳトランジスタのソースはいずれも接地され、
    カスケード接続されるパルス幅抽出ユニットのスイッチＰＭＯＳトランジスタのゲートは、全て前記クロック入力端子に接続され、カスケード接続されるパルス幅抽出ユニットのリセット制御ＮＭＯＳトランジスタのゲートは、全て第１段のＤフリップフロップの逆相出力端子に接続される、ことを特徴とする請求項３に記載のフェーズロック加速回路。
  6. 前記制御信号生成モジュールは、ｎ個のコンパレータと、論理和回路と、１つのスイッチＤフリップフロップとを含み、
    当該ｎ個のコンパレータは、パルス幅抽出アレイの内部でカスケード接続される順に従って、第２段のパルス幅抽出ユニットから、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの逆相入力端子が段数の小さい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの正相入力端子が段数の大きい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、
    当該ｎ個のコンパレータの信号出力端子は、それぞれ論理和回路のｎ個の入力端子に接続され、論理和回路の出力端子は、スイッチＤフリップフロップのクロック端子に接続され、スイッチＤフリップフロップのデータ入力端子及びリセット端子は、いずれも前記イネーブル制御端子に接続され、スイッチＤフリップフロップのデータ出力端子は、前記パルス幅抽出制御回路の制御出力端子とされ、
    論理和回路は、複数の論理和ゲート又はそれに対応する組合論理回路を含む、ことを特徴とする請求項３に記載のフェーズロック加速回路。
  7. 入力されるクロック信号とフィードバッククロック信号の周波数差及び位相差を検出して、パルス制御信号を生成するための位相周波数検出器と、
    位相周波数検出器から出力される制御信号に基づいて充電電流及び放電電流を発生させるためのチャージポンプと、
    チャージポンプから出力される電流制御信号を制御電圧に変換し、高周波ノイズをフィルタリングして除去するためのローパスフィルタと、
    ローパスフィルタから出力される制御電圧に基づいて電圧制御発振器の出力信号の周波数を制御し、制御電圧が上昇する時に出力信号の発振周波数を増加させ、制御電圧が低下する時に出力信号の発振周波数を低減させ、制御電圧が一定である時に、出力信号の発振周波数を固定値に維持させるための電圧制御発振器と、
    電圧制御発振器の出力信号を分周して、前記位相周波数検出器のフィードバッククロック信号を生成するための分周器と、を含み、
    位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて１つのフィードバックループが形成されるフェーズロックループシステムであって、
    請求項１ないし請求項６のいずれか１項に記載のフェーズロック加速回路をさらに含み、前記フェーズロック加速回路のパルス幅抽出制御回路は、位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで、位相周波数検出器から出力される制御信号の反転信号のデューティ比の変化状況に基づいて、前記フェーズロック加速回路の電流注入スイッチモジュールのローパスフィルタへの電荷注入状況を制御し、前記フェーズロック加速回路は、フィードバックループのフェーズロック時間を短縮させる、ことを特徴とするフェーズロックループシステム。
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