JP2016116097A - クロック生成回路 - Google Patents
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Abstract
Description
図5は、本発明の一実施形態におけるクロック生成回路のチューニングモードにおける動作の一例を示す図である。同図に示すように、制御回路60は、チューニングモードの状態を示す制御信号CNTをリングオシレータ20と、分周回路30及び40と、SW1及びSW2と、周波数比較器50とに出力する。
図6は、本発明の一実施形態におけるクロック生成回路のインジェクションロックモードにおける動作の一例を示す図である。同図に示すように、制御回路60は、周波数比較器50から一致信号CORが入力されると、インジェクションロックモードの状態を示す制御信号CNTをリングオシレータ20と、分周回路30及び40と、SW1及びSW2と、周波数比較器50とに出力する。
(遅延差分Δt)=(T/8)×(1−N/M) …<式1>
(位相差)=(360°/8)×(1−N/M) …<式2>
10…インジェクションクロック生成回路
11…PLL
12…電圧増幅器
13…波形整形回路
20…リングオシレータ
30,40…分周回路
50…周波数比較器
60…制御回路
70…調整回路
Claims (13)
- 多相クロックを生成し出力するクロック生成回路であって、
所定のシステムクロックに基づいてインジェクションクロックを生成するインジェクションクロック生成回路と、
環状に接続された複数のインバータ回路を有し、所定の遅延制御信号に基づいて所定の遅延時間が与えられた前記多相クロックのうちのそれぞれのクロックを前記複数のインバータ回路のそれぞれから出力するリングオシレータと、
前記インジェクションクロックを第1の値で分周し、基準クロックとして出力する第1の分周回路と、
前記多相クロックのうちの少なくとも一のクロックを第2の値で分周し、比較クロックとして出力する第2の分周回路と、
前記基準クロックの周波数と前記比較クロックの周波数とを比較し、該比較の結果に基づく前記所定の遅延制御信号を前記リングオシレータに出力する周波数比較器と、を備え、
前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記複数のインバータ回路のそれぞれの前記所定の遅延時間を調整するように構成される、
クロック生成回路。 - 前記複数のインバータ回路のそれぞれは、前段のインバータ回路から出力される多相クロックのうちの一のクロックを受け、該一のクロックに対して前記所定の遅延制御信号に基づく前記所定の遅延時間を与えて、該所定の遅延時間を与えた一のクロックを次段のインバータ回路に出力する、請求項1記載のクロック生成回路。
- 所定の制御信号を出力する制御回路をさらに備え、
前記制御回路から出力される前記所定の制御信号が第1のモードを示す場合、
前記周波数比較器は、前記比較の結果を記憶し、
前記リングオシレータは、前記多相クロックの周波数が前記インジェクションクロックの周波数と同じ周波数になるように、該多相クロックの周波数を制御する、
請求項1記載のクロック生成回路。 - 前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記複数のインバータ回路のそれぞれに流れる電流を制御する、請求項1記載のクロック生成回路。
- 前記リングオシレータは、前記複数のインバータ回路のそれぞれの出力端子に接続される容量素子をさらに有し、
前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記容量素子の容量を制御する、
請求項1記載のクロック生成回路。 - 所定のシステムクロックに基づいてインジェクションクロックを生成するインジェクションクロック生成回路と、
環状に接続された複数のインバータ回路を有し、所定の遅延時間が与えられた多相クロックのうちのそれぞれのクロックを前記複数のインバータ回路のそれぞれから出力するリングオシレータと、
前記インジェクションクロック生成回路により生成された前記インジェクションクロックと前記リングオシレータにより生成された前記多相クロックのうちの少なくとも一のクロックとに基づいて、前記リングオシレータにおける前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整する調整回路と、
前記リングオシレータにより生成された前記多相クロックを外部に出力する第1のモードによる動作又は前記調整回路により前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整する第2のモードによる動作を選択的に制御する制御回路と、を備える、
クロック生成回路。 - 前記調整回路は、前記インジェクションクロックに基づく基準クロックの周波数と、前記多相クロックのうちの少なくとも一のクロックに基づく比較クロックの周波数とを比較し、該比較の結果に基づく前記所定の遅延制御信号を前記リングオシレータに出力する周波数比較器を含む、請求項6記載のクロック生成回路。
- 前記調整回路は、
前記インジェクションクロックを第1の値で分周し、前記基準クロックとして出力する第1の分周回路と、
前記多相クロックのうちの少なくとも一のクロックを第2の値で分周し、前記比較クロックとして出力する第2の分周回路と、
をさらに含む、
請求項7記載のクロック生成回路。 - 前記制御回路は、
前記第1のモードにおいて、前記インジェクションクロックを前記リングオシレータに出力するとともに、前記多相クロックを外部に出力するように制御し、
前記第2のモードにおいて、前記インジェクションクロックを前記調整回路に出力するとともに、前記多相クロックのうちの少なくとも一のクロックを前記調整回路に出力するように制御する、
請求項6記載のクロック生成回路。 - 前記制御回路は、前記第1のモードを選択する前に前記第2のモードを選択する、請求項9記載のクロック生成回路。
- 前記制御回路は、前記第1のモードによる動作を制御している間に、前記比較の結果が、前記比較クロックの周波数が前記基準クロックの周波数を超えることを示す場合、前記第1のモードを選択する、
請求項10記載のクロック生成回路。 - 環状に接続された複数のインバータ回路を有するリングオシレータを有するクロック生成回路が出力する多相クロックの位相を調整する方法であって、
所定のシステムクロックに基づいてインジェクションクロックを生成することと、
前記インジェクションクロックに基づいて前記複数のインバータ回路の所定の遅延時間を調整することと、
前記リングオシレータが出力する多相クロックの周波数が前記インジェクションクロックの周波数と同じ周波数になるように、該多相クロックの周波数を制御することと、を含み、
前記複数のインバータ回路の所定の遅延時間を調整することは、
前記インジェクションクロックを第1の値で分周した基準クロックの周波数と、前記リングオシレータが出力する前記多相クロックのうちの少なくとも一のクロックを第2の値で分周した比較クロックの周波数とを比較することと、
前記比較の結果に基づく所定の遅延制御信号を前記リングオシレータに出力することと、
前記所定の遅延制御信号に基づいて前記複数のインバータ回路のそれぞれの前記所定の遅延時間を決定することと、を含み、
前記比較クロックの周波数が前記基準クロックの周波数を超えるまで、前記比較すること、前記出力すること、及び前記決定することを繰り返す、
多相クロックの位相を調整する方法。 - 環状に接続された複数のインバータ回路を有するリングオシレータを有するクロック生成回路が出力する多相クロックの位相を調整する方法であって、
所定のシステムクロックに基づいてインジェクションクロックを生成することと、
前記インジェクションクロックと、前記リングオシレータにより生成された前記多相クロックのうちの少なくとも一のクロックとに基づいて、前記リングオシレータにおける前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整することと、
前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整した後に、前記インジェクションクロックを前記リングオシレータに出力することと、
前記リングオシレータに出力された前記インジェクションクロックの周波数に基づいて、前記多相クロックの周波数を制御することと、
周波数を制御した前記多相クロックを外部に出力することと、
を含む、多相クロックの位相を調整する方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014253754A JP6612500B2 (ja) | 2014-12-16 | 2014-12-16 | クロック生成回路 |
US14/971,100 US9768759B2 (en) | 2014-12-16 | 2015-12-16 | Clock generator and method of adjusting phases of multiphase clocks by the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014253754A JP6612500B2 (ja) | 2014-12-16 | 2014-12-16 | クロック生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016116097A true JP2016116097A (ja) | 2016-06-23 |
JP6612500B2 JP6612500B2 (ja) | 2019-11-27 |
Family
ID=56112158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014253754A Active JP6612500B2 (ja) | 2014-12-16 | 2014-12-16 | クロック生成回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9768759B2 (ja) |
JP (1) | JP6612500B2 (ja) |
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JP4881985B2 (ja) | 2009-09-07 | 2012-02-22 | 株式会社半導体理工学研究センター | 電圧制御発振回路 |
-
2014
- 2014-12-16 JP JP2014253754A patent/JP6612500B2/ja active Active
-
2015
- 2015-12-16 US US14/971,100 patent/US9768759B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US20160173075A1 (en) | 2016-06-16 |
US9768759B2 (en) | 2017-09-19 |
JP6612500B2 (ja) | 2019-11-27 |
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