JP2008219676A - 位相調整回路および位相調整方法 - Google Patents

Abstract

【課題】 ＶＣＯの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路の提供。
【解決手段】 周波数比較部１２において、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数とフィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定および比較し、位相調整部１３において、周波数比較部１２の比較結果により、ＦＢ１の周波数がＲＥＦ１より高ければカウンタ１３−１をカウントアップして可変遅延回路１３−２の遅延量を増やし、ＦＢ１の周波数がＲＥＦ１より低ければカウンタ１３−１をカウントダウンして可変遅延回路１３−２の遅延量を減らす。
【選択図】 図１

Description

本発明は、位相調整回路および位相調整方法に関し、特にＰＬＬ（phase locked loop ）回路のロングタームジッタを削減するための位相調整回路および位相調整方法に関する。

従来の位相調整回路（ＰＬＬ）は、一般に、基準クロックとフィードバック（帰還）クロックの位相を比較する位相比較回路と、位相比較回路から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路（低域通過フィルタ）と、制御電圧生成回路の出力によって発振周波数を制御する電圧制御発振回路（ＶＣＯ）とを備え、ＶＣＯの出力するクロックをフィードバッククロックとして位相比較回路に帰還させ、基準クロックとフィードバッククロックの位相が一致するようにＶＣＯの発振周波数を調整している。

一方、遅延ゲートの段数や負荷容量をディジタル制御によって切り替えて周波数を制御するタイプのリングオシレータを使用するＰＬＬ回路が開示されている（たとえば、特許文献１参照）。このＰＬＬ回路は、基準クロックとフィードバッククロックの周波数比較情報に基づいて、リングオシレータの発振周波数を制御する。一方、リングオシレータの出力クロックに対して位相調整は行わない。

また、この種の位相調整回路（ＰＬＬ）の他の一例が特許文献２に開示されている。

特開平０９−２３８０７２号公報（段落００１４，００１６および図１） 特開２００１−２３０６６７号公報

しかし、従来の位相調整回路（ＰＬＬ）は半導体製造プロセスの変動等によりＶＣＯの周波数特性等は変動し、このばらつきをカバーする周波数調整範囲を確保するために、制御電圧の変化に対する周波数変化（ＶＣＯゲイン）を大きくすると、発振周波数の変動が大きくなりロングタームジッタが増大するという課題がある。

一方、特許文献１記載の発明はＰＬＬの設計および制御を簡単にすることを目的とし、ジッタを削減することを目的としていないため、本発明と目的が全く異なる。また、特許文献１記載の発明はリングオシレータの発振周波数を制御し、リングオシレータの出力クロックを位相調整しない構成であるのに対し、本発明はＶＣＯの出力クロックを位相調整し、ＶＣＯの発振周波数の制御は行わない構成であるため、本発明と構成も全く異なる。他方、特許文献２記載の発明は製造後キャリブレーションによりＶＣＯの特性をセンターに設定し、周波数調整範囲の小さなＶＣＯでもプロセス変動による製造ばらつきを保証できるようにしてロングタームジッタを削減しており、動的制御は行わない。したがって、本発明と目的が全く異なる。また、特許文献２記載の発明もＶＣＯの発振周波数を制御するがＶＣＯの出力クロックを位相調整しない構成であるため、本発明と構成が全く異なる。

そこで本発明の目的は、ＶＣＯの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路および位相調整方法を提供することにある。

前記課題を解決するために本発明による位相調整回路は、基準クロックと帰還クロックの位相を比較する位相比較手段と、その比較結果に基づき制御電圧を生成する制御電圧生成手段と、前記制御電圧に基づき発振周波数を制御する電圧制御発振手段とを含む位相調整回路であって、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第２の比較手段と、前記第２の比較手段での比較結果に基づいて前記電圧制御発振手段の出力クロックの位相を調整する位相調整手段とを含むことを特徴とする。

また、本発明による位相調整方法は、基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法であって、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第２の比較ステップと、前記第２の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを含むことを特徴とする。

また、本発明によるプログラムは、基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法のプログラムであって、コンピュータに、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第２の比較ステップと、前記第２の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを実行させるためのプログラムであることを特徴とする。

ここで、図１を参照して本発明の作用を述べる。一般に、ＰＬＬ部１１は、発振源１０１の出力する基準クロックＲＩＮ１と、フィードバッククロックＦＩＮ１を入力し、ＲＩＮ１を分周（分周比＝１の場合もある）したＲＥＦ１と、ＦＩＮ１を分周（分周比＝1 の場合もある）したＦＢ１の位相を比較する位相比較回路１１−３と、位相比較回路１１−３から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路１１−４と、制御電圧生成回路１１−４の出力によって発振周波数を制御する電圧制御発振回路（ＶＣＯ）１１−５とを備え、ＶＣＯ１１−５の出力するクロックをフィードバッククロックＦＩＮ１およびその分周クロックＦＢ１として位相比較回路１１−３に帰還させ、ＲＥＦ１とＦＢ１の位相が一致するようにＶＣＯ１１−５の発振周波数を調整している。

これに対し、本発明は、周波数比較部１２において、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数とフィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定および比較し、位相調整部１３において、周波数比較部１２の比較結果により、ＦＢ１の周波数がＲＥＦ１より高ければカウンタ１３−１をカウントアップして可変遅延回路１３−２の遅延量を増やし、ＦＢ１の周波数がＲＥＦ１より低ければカウンタ１３−１をカウントダウンして可変遅延回路１３−２の遅延量を減らす。

これにより、出力クロックＣＯＵＴ１は周期の変動が抑えられ、ロングタームジッタが削減される。

本発明によれば、上記構成を含むため、ＶＣＯの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能となる。

以下、本発明の実施例について添付図面を参照しながら詳細に説明する。

図１は本発明に係る位相調整回路の第１実施例の構成図である。同図を参照すると、本発明に係る位相調整回路の第１実施例は、ＰＬＬ部１１と、周波数比較部１２と、位相調整部１３と、固定遅延回路１４と、発振源１０１と、制御回路１５と、プログラム格納部１６とを含んで構成される。

また、ＰＬＬ部１１は、分周回路１１−１および１１−２と、位相比較回路１１−３と、制御電圧生成回路１１−４と、電圧制御発振回路（ＶＣＯ）１１−５とを含んで構成される。

また、周波数比較部１２は、周波数測定回路１２−１および１２−２と、コンパレータ（比較器）１２−３とを含んで構成される。

また、位相調整部１３は、カウンタ（計数器）１３−１と、可変遅延回路１３−２とを含んで構成される。

また、プログラム格納部１６には後述する位相調整方法のプログラムが格納されており、制御回路１５はプログラム格納部１６からそのプログラムを読み出し、そのプログラムにしたがって周波数比較部１２および位相調整部１３を制御する。

具体的には、本発明に係る位相調整回路の第１実施例において、ＰＬＬ部１１は、高精度の水晶発振器等である発振源１０１の出力する基準クロックＲＩＮ１と、フィードバッククロックＦＩＮ１を入力し、ＲＩＮ１を分周（分周比＝１の場合もある）したＲＥＦ１と、ＦＩＮ１を分周（分周比＝１の場合もある）したＦＢ１の位相を比較する位相比較回路１１−３と、位相比較回路１１−３から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路１１−４と、制御電圧生成回路１１−４の出力によって発振周波数を制御するＶＣＯ１１−５とを含み、ＶＣＯ１１−５の出力するクロックをフィードバッククロックＦＩＮ１およびその分周クロックＦＢ１として位相比較回路１１−３に帰還させ、ＲＥＦ１とＦＢ１の位相が一致するようにＶＣＯ１１−５の発振周波数を調整している。

周波数比較部１２内において、周波数測定回路１２−１は、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数を測定し、測定結果をｆＲＥＦ１として出力する。

周波数測定回路１２−２は、フィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定し、測定結果をｆＦＢ１として出力する。

コンパレータ１２−３は、ｆＲＥＦ１とｆＦＢ１を比較し、ｆＲＥＦ１の方が大きければ“１”をレベル信号Ｔ１として出力し、ｆＦＢ１の方が大きければ“０”をレベル信号Ｔ１として出力する。

位相調整部１３内において、カウンタ１３−１は、レベル信号Ｔ１の値によってカウント値Ｐ１を増減し、Ｔ１が“１”のときはカウントアップ、“０”のときはカウントダウンする。

可変遅延回路１３−２は、カウンタ１３−１のカウント値Ｐ１によって遅延量を可変範囲の中心を基準に増減させ、Ｔ１が“１”のときは出力クロックＣＯＵＴ１の位相は後ろに変化し、Ｔ１が“０”のときは出力クロックＣＯＵＴ１の位相は前に変化する。

固定遅延回路１４は、ＶＣＯ１１−５の出力するクロックを、可変遅延回路１３−２の可変範囲の中心と等しい遅延量だけ遅らせる。

次に図１の位相調整回路の動作を図２および図３を参照して説明する。図２は本発明に係る位相調整回路の第１実施例の動作を示すタイムチャート、図３は同第１実施例の動作を示すフローチャートである。

図１において、ＰＬＬ１１内の位相比較回路１１−３は、基準クロックＲＩＮ１を分周したＲＥＦ１と、フィードバッククロックＦＩＮ１を分周（一例として分周比＝２）したＦＢ１の位相を比較し、制御電圧生成回路１１−４は、位相比較回路１１−３から出力される信号を平滑化して制御電圧を生成し、ＶＣＯ１１−５は、制御電圧生成回路１１−４の出力によって発振周波数を制御する。

これにより、ＲＥＦ１とＦＢ１の位相が一致するようにＶＣＯ１１−５の発振周波数が調整されている。

しかし、半導体製造プロセスの変動等によりＶＣＯの周波数特性等が変動し、このばらつきをカバーする周波数調整範囲を確保するためにＶＣＯゲインはある程度の大きさを持たせる必要があるため、ＶＣＯ１１−５の発振周波数は、例えば図２（２−１）の「ＦＢ１周波数」のように周期的に変動する。

そのため、ＶＣＯ１１−５の出力するクロックおよびそのフィードバッククロックＦＩＮ１は図２（２−５）のように周期の増減を繰り返す。

周波数比較部１２内において、周波数測定回路１２−１は、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数を測定し、測定結果をｆＲＥＦ１として出力する（図３のステップＳ１）。

周波数測定回路１２−２は、フィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定し、測定結果をｆＦＢ１として出力する（図３のステップＳ２）。

コンパレータ１２−３は、ｆＲＥＦ１とｆＦＢ１を比較し（図３のステップＳ３）、ｆＲＥＦ１の方が大きければ（図３のステップＳ４にて“Ｙ”の場合）、“１”をレベル信号Ｔ１として出力し（図３のステップＳ５）、ｆＦＢ１の方が大きければ（図３のステップＳ４にて“Ｎ”の場合）、“０”をレベル信号Ｔ１として出力する（図３のステップＳ８）。

したがって、Ｔ１は図２（２−２）のように値が変化する。

位相調整部１３内において、カウンタ１３−１は、レベル信号Ｔ１の値によってカウント値Ｐ１を増減し、Ｔ１が“１”のときはカウントアップ（図３のステップＳ６）、“０”のときはカウントダウン（図３のステップＳ９）する。

可変遅延回路１３−２は、カウンタ１３−１のカウント値Ｐ１によって遅延量を増減させ、Ｔ１が“１”のときは出力クロックＣＯＵＴ１の位相は後ろに変化し（図３のステップＳ７）、Ｔ１が“０”のときは出力クロックＣＯＵＴ１の位相は前に変化する（図３のステップＳ１０）。

したがって、出力クロックＣＯＵＴ１は、図２（２−６）のように周期の変動が抑えられ、ロングタームジッタが削減される。

固定遅延回路１４は、ＶＣＯ１１−５の出力するクロックを、可変遅延回路１３−２の可変範囲の中心と等しい遅延量だけ遅らせる。

したがって、ＦＩＮ１の位相変動の平均とＣＯＵＴ１の位相は一致する（図２の（２−５）と（２−６）参照）。

本発明の第１実施例によれば、ＶＣＯを使用した位相調整回路（ＰＬＬ）において、ＶＣＯの出力クロックに生じる発振周波数の変動を抑え、ロングタームジッタを削減することが可能となる。

その理由は、基準クロックの周波数とフィードバッククロックの周波数を測定および比較し、フィードバッククロックの周波数が基準クロックより高ければＶＣＯの出力クロックの位相を後ろに変化させ、フィードバッククロックの周波数が基準クロックより低ければＶＣＯの出力クロックの位相を前に変化させるためである。

図４は本発明に係る位相調整回路の第２実施例の構成図である。同図を参照すると、本発明に係る位相調整回路の第２実施例は、ＰＬＬ部３１と、位相差量検出部３２と、位相調整部３３と、固定遅延回路３４と、発振源３０１と、制御回路３５と、プログラム格納部３６とを含んで構成される。

また、ＰＬＬ部３１は、分周回路３１−１および３１−２と、位相比較回路３１−３と、制御電圧生成回路３１−４と、電圧制御発振回路（ＶＣＯ）３１−５とを含んで構成される。

また、位相差量検出部３２は、固定遅延回路３２−１〜３２−３と、位相比較回路３２−４および３２−５と、位相差量検出回路（ラッチ）３２−６とを含んで構成される。

また、位相調整部３３は、カウンタ３３−１と、可変遅延回路３３−２とを含んで構成される。

また、プログラム格納部３６には後述する位相調整方法のプログラムが格納されており、制御回路３５はプログラム格納部３６からそのプログラムを読み出し、そのプログラムにしたがって位相差量検出部３２および位相調整部３３を制御する。

具体的には、本発明に係る位相調整回路の第２実施例において、ＰＬＬ部３１は、高精度の水晶発振器等である発振源３０１の出力する基準クロックＲＩＮ３と、フィードバッククロックＦＩＮ３を入力し、ＲＩＮ３を分周（分周比＝１の場合もある）したＲＥＦ３と、ＦＩＮ３を分周（分周比＝１の場合もある）したＦＢ３の位相を比較する位相比較回路３１−３と、位相比較回路３１−３から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路３１−４と、制御電圧生成回路３１−４の出力によって発振周波数を制御するＶＣＯ３１−５を備え、ＶＣＯ３１−５の出力するクロックをフィードバッククロックＦＩＮ３およびその分周クロックＦＢ３として位相比較回路３１−３に帰還させ、ＲＥＦ３とＦＢ３の位相が一致するようにＶＣＯ３１−５の発振周波数を調整している。

位相差量検出部３２内において、固定遅延回路３２−１は、ある固定値分（遅延値＝０の場合もある）の遅延量を持ち、基準クロックＲＩＮ３の分周クロックＲＥＦ３の位相を遅らせたＲＥＦ３ａを生成する。

固定遅延回路３２−２は、固定遅延回路３２−１より大きな遅延量を持ち、ＲＥＦ３の位相をＲＥＦ３ａよりも遅らせたＲＥＦ３ｂを生成する。

固定遅延回路３２−３は、固定遅延回路３２−１と３２−２の中間の遅延量を持ち、フィードバッククロックＦＩＮ３の分周クロックＦＢ３の位相を遅らせ、位相変動の平均がＲＥＦ３ａとＲＥＦ３ｂの中間となるＦＢ３ａを生成する。

位相比較回路３２−４は、ＲＥＦ３ａとＦＢ３ａの位相を比較し、ＦＢ３ａの位相がＲＥＦ３ａより前か後ろかの情報を出力する。

位相比較回路３２−５は、ＲＥＦ３ｂとＦＢ３ａの位相を比較し、ＦＢ３ａの位相がＲＥＦ３ｂより前か後ろかの情報を出力する。

位相差量検出回路３２−６は、位相比較回路３２−４および位相比較回路３２−5 の出力によってレベル信号Ｔ３の値を変化させ、位相比較回路３２−４においてＦＢ３ａの位相がＲＥＦ３ａより前になるとＴ３の値を１にして保持し、位相比較回路３２−５においてＦＢ３ａの位相がＲＥＦ３ｂより後ろになるとＴ３を“０”にリセットする。

位相調整部３３内において、カウンタ３３−１は、レベル信号Ｔ３の値によってカウント値Ｐ３を増減し、Ｔ３が“１”のときはカウントアップ、“０”のときはカウントダウンする。

可変遅延回路３３−２は、カウンタ３３−１のカウント値Ｐ３によって遅延量を増減させ、Ｔ３が“１”のときは出力クロックＣＯＵＴ３の位相は後ろに変化し、Ｔ３が“０”のときは出力クロックＣＯＵＴ３の位相は前に変化する。

固定遅延回路３４は、ＶＣＯ３１−５の出力するクロックを、可変遅延回路３３−２の可変範囲の中心と等しい遅延量だけ遅らせる。

次に図４の位相調整回路の動作を図５および図６を参照して説明する。図５は本発明に係る位相調整回路の第２実施例の動作を示すタイムチャート、図６は同第２実施例の動作を示すフローチャートである。

図４において、ＰＬＬ部３１内の位相比較回路３１−３は、基準クロックＲＩＮ３を分周したＲＥＦ３と、フィードバッククロックＦＩＮ３を分周（分周比＝２）したＦＢ３の位相を比較し、制御電圧生成回路３１−４は、位相比較回路３１−３から出力される信号を平滑化して制御電圧を生成し、ＶＣＯ３１−５は、制御電圧生成回路３１−４の出力によって発振周波数を制御する。

これにより、ＲＥＦ３とＦＢ３の位相が一致するようにＶＣＯ３１−５の発振周波数が調整されている。

しかし、半導体製造プロセスの変動等によりＶＣＯの周波数特性等が変動し、このばらつきをカバーする周波数調整範囲を確保するためにＶＣＯゲインはある程度の大きさを持たせる必要があるため、ＶＣＯ３１−５の発振周波数は、例えば図２（２−１）の「ＦＢ１周波数」と同様に周期的に変動する。

そのため、ＶＣＯ３１−５の出力するクロックおよびそのフィードバッククロックＦＩＮ３は図５（５−７）のように周期の増減を繰り返す。

位相差量検出部３２内において、固定遅延回路３２−１は、基準クロックＲＩＮ３の分周クロックＲＥＦ３の位相を図５（５−３）のＤ１分遅らせたＲＥＦ３ａを生成する（図６のステップＳ１１）。

固定遅延回路３２−２は、固定遅延回路３２−１より大きな遅延量を持ち、ＲＥＦ３の位相を図５（５−４）のＤ２分遅らせたＲＥＦ３ｂを生成する（図６のステップＳ１２）。

固定遅延回路３２−３は、固定遅延回路３２−１と３２−２の中間の遅延量を持ち、フィードバッククロックＦＩＮ３の分周クロックＦＢ３の位相を図５（５−５）のＤ３分遅らせ、位相変動の平均がＲＥＦ３ａとＲＥＦ３ｂの中間となるＦＢ３ａを生成する（図６のステップＳ１３）。

位相比較回路３２−４は、ＲＥＦ３ａとＦＢ３ａの位相を比較し（図６のステップＳ１４）、ＦＢ３ａの位相がＲＥＦ３ａより前か後ろかの情報を出力する。

位相比較回路３２−５は、ＲＥＦ３ｂとＦＢ３ａの位相を比較し（図６のステップＳ１５）、ＦＢ３ａの位相がＲＥＦ３ｂより前か後ろかの情報を出力する。

位相差量検出回路３２−６は、位相比較回路３２−４および位相比較回路３２−５の出力を比較し、比較結果に基づいてレベル信号Ｔ３の値を変化させ（図６のステップＳ１６）、位相比較回路３２−４においてＦＢ３ａの位相がＲＥＦ３ａより前になると（図６のステップＳ１７にて“ＲＥＦ３ａより前”の場合）、Ｔ３の値を“１”にして保持し（図６のステップＳ１８）、位相比較回路３２−５においてＦＢ３ａの位相がＲＥＦ３ｂより後ろになると（図６のステップＳ１７にて“ＲＥＦ３ｂより後ろ”の場合）、Ｔ３を“０”にリセットする（図６のステップＳ２１）。

したがって、Ｔ３は図５（５−６）のように値が変化する。

位相調整手段部３３内において、カウンタ３３−１は、レベル信号Ｔ３の値によってカウント値Ｐ３を増減し、Ｔ３が“１”のときはカウントアップ（図６のステップＳ１９）、“０”のときはカウントダウンする（図６のステップＳ２２）。

可変遅延回路３３−２は、カウンタ３３−１のカウント値Ｐ３によって遅延量を増減させ、Ｔ３が“１”のときは出力クロックＣＯＵＴ３の位相は後ろに変化し（図６のステップＳ２０）、Ｔ３が“０”のときは出力クロックＣＯＵＴ３の位相は前に変化する（図６のステップＳ２３）。

したがって、出力クロックＣＯＵＴ３は、図５（５−８）のように周期の変動が抑えられ、ロングタームジッタが削減される。

固定遅延回路３４は、ＶＣＯ３１−５の出力するクロックを、可変遅延回路３３−２の可変範囲の中心と等しい遅延量だけ遅らせる。

したがって、ＦＩＮ３の位相変動の平均とＣＯＵＴ３の位相は一致する（図５（５−７）および（５−８）参照）。

本発明の第１実施例では基準クロックＲＩＮ１を分周したＲＥＦ１と、フィードバッククロックＦＩＮ１を分周したＦＢ１の周波数を周波数比較部１２で比較したが（図１参照）、本発明の第２実施例では、基準クロックＲＩＮ３を分周したＲＥＦ３と、フィードバッククロックＦＩＮ３を分周したＦＢ３の位相を位相差量検出部３２で比較することにより、ＶＣＯを使用した位相調整回路（ＰＬＬ）において、ＶＣＯの出力クロックに生じる発振周波数の変動を抑え、ロングタームジッタを削減することが可能となる。

その理由は、基準クロックの位相とフィードバッククロックの位相を測定および比較し、その比較結果に基づき、ＶＣＯの出力クロックの位相を後ろあるいは前に変化させるためである。

第３実施例は位相調整方法のプログラムに関するものである。第１実施例のプログラム格納部１６（図１参照）には図３にフローチャートで示す処理手順を制御部（コンピュータ）１５（図１参照）に実行させるためのプログラムが格納されている。

制御部１５はプログラム格納部１６からこのプログラムを読み出し、そのプログラムにしたがって周波数比較部１２および位相調整部１３を制御する。

同様に、第２実施例のプログラム格納部３６（図４参照）には図６にフローチャートで示す処理手順を制御部（コンピュータ）３５（図４参照）に実行させるためのプログラムが格納されている。

制御部３５はプログラム格納部３６からこのプログラムを読み出し、そのプログラムにしたがって位相差量検出部３２および位相調整部３３を制御する。

それらの制御の内容については既に述べたのでここでの説明は省略する。

本発明の第３実施例によれば、基準クロックを分周したクロックの周波数あるいは位相と、フィードバッククロックを分周したクロックの周波数あるいは位相とを比較し、その比較結果に基づきＶＣＯの出力クロックの位相を後ろあるいは前に変化させ、これにより、ＶＣＯの出力クロックに生じる発振周波数の変動を抑え、ロングタームジッタを削減することが可能なプログラムが得られる。

本発明に係る位相調整回路の第１実施例の構成図である。 本発明に係る位相調整回路の第１実施例の動作を示すタイムチャートである。 同第１実施例の動作を示すフローチャートである。 本発明に係る位相調整回路の第２実施例の構成図である。 本発明に係る位相調整回路の第２実施例の動作を示すタイムチャートである。 同第２実施例の動作を示すフローチャートである。

符号の説明

１１，３１ ＰＬＬ部
１１−１，１１−２ 分周回路
１１−３ 位相比較回路
１１−４ 制御電圧生成回路
１１−５ 電圧制御発振回路（ＶＣＯ）
１２ 周波数比較部
１２−１，１２−２ 周波数測定回路
１２−３ コンパレータ
１３，３３ 位相調整部
１３−１，３３−１ カウンタ
１３−２，３３−２ 可変遅延回路
１４，３４ 固定遅延回路
１０１，３０１ 発振源
１５，３５ 制御回路
１６，３６ プログラム格納部
３２ 位相差量検出部
３２−１〜３２−３ 固定遅延回路
３２−４，３２−５ 位相比較回路
３２−６ 位相差量検出回路（ラッチ）

Claims (6)

1. 基準クロックと帰還クロックの位相を比較する位相比較手段と、その比較結果に基づき制御電圧を生成する制御電圧生成手段と、前記制御電圧に基づき発振周波数を制御する電圧制御発振手段とを含む位相調整回路であって、
   前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第２の比較手段と、
   前記第２の比較手段での比較結果に基づいて前記電圧制御発振手段の出力クロックの位相を調整する位相調整手段とを含むことを特徴とする位相調整回路。
2. 前記第２の比較手段は前記基準クロックと前記帰還クロックの周波数あるいは位相の比較結果に応じて二値信号を出力する二値信号出力手段を含み、
   前記位相調整手段は前記二値信号出力手段からの二値信号に基づき計数を行う計数手段と、前記計数手段での計数結果に基づき前記電圧制御発振手段の出力クロックの位相を遅延させる可変遅延手段とを含むことを特徴とする請求項１記載の位相調整回路。
3. 基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法であって、
   前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第２の比較ステップと、
   前記第２の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを含むことを特徴とする位相調整方法。
4. 前記第２の比較ステップは前記基準クロックと前記帰還クロックの周波数あるいは位相の比較結果に応じて二値信号を出力する二値信号出力ステップを含み、
   前記位相調整ステップは前記二値信号出力ステップからの二値信号に基づき計数を行う計数ステップと、前記計数ステップでの計数結果に基づき前記電圧制御発振ステップの出力クロックの位相を遅延させる可変遅延ステップとを含むことを特徴とする請求項３記載の位相調整方法。
5. 基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法のプログラムであって、
   コンピュータに、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第２の比較ステップと、
   前記第２の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを実行させるためのプログラム。
6. 前記第２の比較ステップは前記基準クロックと前記帰還クロックの周波数あるいは位相の比較結果に応じて二値信号を出力する二値信号出力ステップを含み、
   前記位相調整ステップは前記二値信号出力ステップからの二値信号に基づき計数を行う計数ステップと、前記計数ステップでの計数結果に基づき前記電圧制御発振ステップの出力クロックの位相を遅延させる可変遅延ステップとを含むことを特徴とする請求項５記載のプログラム。

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