JP2008219676A - 位相調整回路および位相調整方法 - Google Patents
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Abstract
【課題】 VCOの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路の提供。
【解決手段】 周波数比較部12において、基準クロックRIN1の分周クロックREF1の周波数とフィードバッククロックFIN1の分周クロックFB1の周波数を測定および比較し、位相調整部13において、周波数比較部12の比較結果により、FB1の周波数がREF1より高ければカウンタ13−1をカウントアップして可変遅延回路13−2の遅延量を増やし、FB1の周波数がREF1より低ければカウンタ13−1をカウントダウンして可変遅延回路13−2の遅延量を減らす。
【選択図】 図1
【解決手段】 周波数比較部12において、基準クロックRIN1の分周クロックREF1の周波数とフィードバッククロックFIN1の分周クロックFB1の周波数を測定および比較し、位相調整部13において、周波数比較部12の比較結果により、FB1の周波数がREF1より高ければカウンタ13−1をカウントアップして可変遅延回路13−2の遅延量を増やし、FB1の周波数がREF1より低ければカウンタ13−1をカウントダウンして可変遅延回路13−2の遅延量を減らす。
【選択図】 図1
Description
本発明は、位相調整回路および位相調整方法に関し、特にPLL(phase locked loop )回路のロングタームジッタを削減するための位相調整回路および位相調整方法に関する。
従来の位相調整回路(PLL)は、一般に、基準クロックとフィードバック(帰還)クロックの位相を比較する位相比較回路と、位相比較回路から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路(低域通過フィルタ)と、制御電圧生成回路の出力によって発振周波数を制御する電圧制御発振回路(VCO)とを備え、VCOの出力するクロックをフィードバッククロックとして位相比較回路に帰還させ、基準クロックとフィードバッククロックの位相が一致するようにVCOの発振周波数を調整している。
一方、遅延ゲートの段数や負荷容量をディジタル制御によって切り替えて周波数を制御するタイプのリングオシレータを使用するPLL回路が開示されている(たとえば、特許文献1参照)。このPLL回路は、基準クロックとフィードバッククロックの周波数比較情報に基づいて、リングオシレータの発振周波数を制御する。一方、リングオシレータの出力クロックに対して位相調整は行わない。
また、この種の位相調整回路(PLL)の他の一例が特許文献2に開示されている。
しかし、従来の位相調整回路(PLL)は半導体製造プロセスの変動等によりVCOの周波数特性等は変動し、このばらつきをカバーする周波数調整範囲を確保するために、制御電圧の変化に対する周波数変化(VCOゲイン)を大きくすると、発振周波数の変動が大きくなりロングタームジッタが増大するという課題がある。
一方、特許文献1記載の発明はPLLの設計および制御を簡単にすることを目的とし、ジッタを削減することを目的としていないため、本発明と目的が全く異なる。また、特許文献1記載の発明はリングオシレータの発振周波数を制御し、リングオシレータの出力クロックを位相調整しない構成であるのに対し、本発明はVCOの出力クロックを位相調整し、VCOの発振周波数の制御は行わない構成であるため、本発明と構成も全く異なる。他方、特許文献2記載の発明は製造後キャリブレーションによりVCOの特性をセンターに設定し、周波数調整範囲の小さなVCOでもプロセス変動による製造ばらつきを保証できるようにしてロングタームジッタを削減しており、動的制御は行わない。したがって、本発明と目的が全く異なる。また、特許文献2記載の発明もVCOの発振周波数を制御するがVCOの出力クロックを位相調整しない構成であるため、本発明と構成が全く異なる。
そこで本発明の目的は、VCOの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路および位相調整方法を提供することにある。
前記課題を解決するために本発明による位相調整回路は、基準クロックと帰還クロックの位相を比較する位相比較手段と、その比較結果に基づき制御電圧を生成する制御電圧生成手段と、前記制御電圧に基づき発振周波数を制御する電圧制御発振手段とを含む位相調整回路であって、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第2の比較手段と、前記第2の比較手段での比較結果に基づいて前記電圧制御発振手段の出力クロックの位相を調整する位相調整手段とを含むことを特徴とする。
また、本発明による位相調整方法は、基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法であって、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第2の比較ステップと、前記第2の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを含むことを特徴とする。
また、本発明によるプログラムは、基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法のプログラムであって、コンピュータに、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第2の比較ステップと、前記第2の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを実行させるためのプログラムであることを特徴とする。
ここで、図1を参照して本発明の作用を述べる。一般に、PLL部11は、発振源101の出力する基準クロックRIN1と、フィードバッククロックFIN1を入力し、RIN1を分周(分周比=1の場合もある)したREF1と、FIN1を分周(分周比=1 の場合もある)したFB1の位相を比較する位相比較回路11−3と、位相比較回路11−3から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路11−4と、制御電圧生成回路11−4の出力によって発振周波数を制御する電圧制御発振回路(VCO)11−5とを備え、VCO11−5の出力するクロックをフィードバッククロックFIN1およびその分周クロックFB1として位相比較回路11−3に帰還させ、REF1とFB1の位相が一致するようにVCO11−5の発振周波数を調整している。
これに対し、本発明は、周波数比較部12において、基準クロックRIN1の分周クロックREF1の周波数とフィードバッククロックFIN1の分周クロックFB1の周波数を測定および比較し、位相調整部13において、周波数比較部12の比較結果により、FB1の周波数がREF1より高ければカウンタ13−1をカウントアップして可変遅延回路13−2の遅延量を増やし、FB1の周波数がREF1より低ければカウンタ13−1をカウントダウンして可変遅延回路13−2の遅延量を減らす。
これにより、出力クロックCOUT1は周期の変動が抑えられ、ロングタームジッタが削減される。
本発明によれば、上記構成を含むため、VCOの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能となる。
以下、本発明の実施例について添付図面を参照しながら詳細に説明する。
図1は本発明に係る位相調整回路の第1実施例の構成図である。同図を参照すると、本発明に係る位相調整回路の第1実施例は、PLL部11と、周波数比較部12と、位相調整部13と、固定遅延回路14と、発振源101と、制御回路15と、プログラム格納部16とを含んで構成される。
また、PLL部11は、分周回路11−1および11−2と、位相比較回路11−3と、制御電圧生成回路11−4と、電圧制御発振回路(VCO)11−5とを含んで構成される。
また、周波数比較部12は、周波数測定回路12−1および12−2と、コンパレータ(比較器)12−3とを含んで構成される。
また、位相調整部13は、カウンタ(計数器)13−1と、可変遅延回路13−2とを含んで構成される。
また、プログラム格納部16には後述する位相調整方法のプログラムが格納されており、制御回路15はプログラム格納部16からそのプログラムを読み出し、そのプログラムにしたがって周波数比較部12および位相調整部13を制御する。
具体的には、本発明に係る位相調整回路の第1実施例において、PLL部11は、高精度の水晶発振器等である発振源101の出力する基準クロックRIN1と、フィードバッククロックFIN1を入力し、RIN1を分周(分周比=1の場合もある)したREF1と、FIN1を分周(分周比=1の場合もある)したFB1の位相を比較する位相比較回路11−3と、位相比較回路11−3から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路11−4と、制御電圧生成回路11−4の出力によって発振周波数を制御するVCO11−5とを含み、VCO11−5の出力するクロックをフィードバッククロックFIN1およびその分周クロックFB1として位相比較回路11−3に帰還させ、REF1とFB1の位相が一致するようにVCO11−5の発振周波数を調整している。
周波数比較部12内において、周波数測定回路12−1は、基準クロックRIN1の分周クロックREF1の周波数を測定し、測定結果をfREF1として出力する。
周波数測定回路12−2は、フィードバッククロックFIN1の分周クロックFB1の周波数を測定し、測定結果をfFB1として出力する。
コンパレータ12−3は、fREF1とfFB1を比較し、fREF1の方が大きければ“1”をレベル信号T1として出力し、fFB1の方が大きければ“0”をレベル信号T1として出力する。
位相調整部13内において、カウンタ13−1は、レベル信号T1の値によってカウント値P1を増減し、T1が“1”のときはカウントアップ、“0”のときはカウントダウンする。
可変遅延回路13−2は、カウンタ13−1のカウント値P1によって遅延量を可変範囲の中心を基準に増減させ、T1が“1”のときは出力クロックCOUT1の位相は後ろに変化し、T1が“0”のときは出力クロックCOUT1の位相は前に変化する。
固定遅延回路14は、VCO11−5の出力するクロックを、可変遅延回路13−2の可変範囲の中心と等しい遅延量だけ遅らせる。
次に図1の位相調整回路の動作を図2および図3を参照して説明する。図2は本発明に係る位相調整回路の第1実施例の動作を示すタイムチャート、図3は同第1実施例の動作を示すフローチャートである。
図1において、PLL11内の位相比較回路11−3は、基準クロックRIN1を分周したREF1と、フィードバッククロックFIN1を分周(一例として分周比=2)したFB1の位相を比較し、制御電圧生成回路11−4は、位相比較回路11−3から出力される信号を平滑化して制御電圧を生成し、VCO11−5は、制御電圧生成回路11−4の出力によって発振周波数を制御する。
これにより、REF1とFB1の位相が一致するようにVCO11−5の発振周波数が調整されている。
しかし、半導体製造プロセスの変動等によりVCOの周波数特性等が変動し、このばらつきをカバーする周波数調整範囲を確保するためにVCOゲインはある程度の大きさを持たせる必要があるため、VCO11−5の発振周波数は、例えば図2(2−1)の「FB1周波数」のように周期的に変動する。
そのため、VCO11−5の出力するクロックおよびそのフィードバッククロックFIN1は図2(2−5)のように周期の増減を繰り返す。
周波数比較部12内において、周波数測定回路12−1は、基準クロックRIN1の分周クロックREF1の周波数を測定し、測定結果をfREF1として出力する(図3のステップS1)。
周波数測定回路12−2は、フィードバッククロックFIN1の分周クロックFB1の周波数を測定し、測定結果をfFB1として出力する(図3のステップS2)。
コンパレータ12−3は、fREF1とfFB1を比較し(図3のステップS3)、fREF1の方が大きければ(図3のステップS4にて“Y”の場合)、“1”をレベル信号T1として出力し(図3のステップS5)、fFB1の方が大きければ(図3のステップS4にて“N”の場合)、“0”をレベル信号T1として出力する(図3のステップS8)。
したがって、T1は図2(2−2)のように値が変化する。
位相調整部13内において、カウンタ13−1は、レベル信号T1の値によってカウント値P1を増減し、T1が“1”のときはカウントアップ(図3のステップS6)、“0”のときはカウントダウン(図3のステップS9)する。
可変遅延回路13−2は、カウンタ13−1のカウント値P1によって遅延量を増減させ、T1が“1”のときは出力クロックCOUT1の位相は後ろに変化し(図3のステップS7)、T1が“0”のときは出力クロックCOUT1の位相は前に変化する(図3のステップS10)。
したがって、出力クロックCOUT1は、図2(2−6)のように周期の変動が抑えられ、ロングタームジッタが削減される。
固定遅延回路14は、VCO11−5の出力するクロックを、可変遅延回路13−2の可変範囲の中心と等しい遅延量だけ遅らせる。
したがって、FIN1の位相変動の平均とCOUT1の位相は一致する(図2の(2−5)と(2−6)参照)。
本発明の第1実施例によれば、VCOを使用した位相調整回路(PLL)において、VCOの出力クロックに生じる発振周波数の変動を抑え、ロングタームジッタを削減することが可能となる。
その理由は、基準クロックの周波数とフィードバッククロックの周波数を測定および比較し、フィードバッククロックの周波数が基準クロックより高ければVCOの出力クロックの位相を後ろに変化させ、フィードバッククロックの周波数が基準クロックより低ければVCOの出力クロックの位相を前に変化させるためである。
図4は本発明に係る位相調整回路の第2実施例の構成図である。同図を参照すると、本発明に係る位相調整回路の第2実施例は、PLL部31と、位相差量検出部32と、位相調整部33と、固定遅延回路34と、発振源301と、制御回路35と、プログラム格納部36とを含んで構成される。
また、PLL部31は、分周回路31−1および31−2と、位相比較回路31−3と、制御電圧生成回路31−4と、電圧制御発振回路(VCO)31−5とを含んで構成される。
また、位相差量検出部32は、固定遅延回路32−1〜32−3と、位相比較回路32−4および32−5と、位相差量検出回路(ラッチ)32−6とを含んで構成される。
また、位相調整部33は、カウンタ33−1と、可変遅延回路33−2とを含んで構成される。
また、プログラム格納部36には後述する位相調整方法のプログラムが格納されており、制御回路35はプログラム格納部36からそのプログラムを読み出し、そのプログラムにしたがって位相差量検出部32および位相調整部33を制御する。
具体的には、本発明に係る位相調整回路の第2実施例において、PLL部31は、高精度の水晶発振器等である発振源301の出力する基準クロックRIN3と、フィードバッククロックFIN3を入力し、RIN3を分周(分周比=1の場合もある)したREF3と、FIN3を分周(分周比=1の場合もある)したFB3の位相を比較する位相比較回路31−3と、位相比較回路31−3から出力される信号を平滑化して制御電圧を生成する制御電圧生成回路31−4と、制御電圧生成回路31−4の出力によって発振周波数を制御するVCO31−5を備え、VCO31−5の出力するクロックをフィードバッククロックFIN3およびその分周クロックFB3として位相比較回路31−3に帰還させ、REF3とFB3の位相が一致するようにVCO31−5の発振周波数を調整している。
位相差量検出部32内において、固定遅延回路32−1は、ある固定値分(遅延値=0の場合もある)の遅延量を持ち、基準クロックRIN3の分周クロックREF3の位相を遅らせたREF3aを生成する。
固定遅延回路32−2は、固定遅延回路32−1より大きな遅延量を持ち、REF3の位相をREF3aよりも遅らせたREF3bを生成する。
固定遅延回路32−3は、固定遅延回路32−1と32−2の中間の遅延量を持ち、フィードバッククロックFIN3の分周クロックFB3の位相を遅らせ、位相変動の平均がREF3aとREF3bの中間となるFB3aを生成する。
位相比較回路32−4は、REF3aとFB3aの位相を比較し、FB3aの位相がREF3aより前か後ろかの情報を出力する。
位相比較回路32−5は、REF3bとFB3aの位相を比較し、FB3aの位相がREF3bより前か後ろかの情報を出力する。
位相差量検出回路32−6は、位相比較回路32−4および位相比較回路32−5 の出力によってレベル信号T3の値を変化させ、位相比較回路32−4においてFB3aの位相がREF3aより前になるとT3の値を1にして保持し、位相比較回路32−5においてFB3aの位相がREF3bより後ろになるとT3を“0”にリセットする。
位相調整部33内において、カウンタ33−1は、レベル信号T3の値によってカウント値P3を増減し、T3が“1”のときはカウントアップ、“0”のときはカウントダウンする。
可変遅延回路33−2は、カウンタ33−1のカウント値P3によって遅延量を増減させ、T3が“1”のときは出力クロックCOUT3の位相は後ろに変化し、T3が“0”のときは出力クロックCOUT3の位相は前に変化する。
固定遅延回路34は、VCO31−5の出力するクロックを、可変遅延回路33−2の可変範囲の中心と等しい遅延量だけ遅らせる。
次に図4の位相調整回路の動作を図5および図6を参照して説明する。図5は本発明に係る位相調整回路の第2実施例の動作を示すタイムチャート、図6は同第2実施例の動作を示すフローチャートである。
図4において、PLL部31内の位相比較回路31−3は、基準クロックRIN3を分周したREF3と、フィードバッククロックFIN3を分周(分周比=2)したFB3の位相を比較し、制御電圧生成回路31−4は、位相比較回路31−3から出力される信号を平滑化して制御電圧を生成し、VCO31−5は、制御電圧生成回路31−4の出力によって発振周波数を制御する。
これにより、REF3とFB3の位相が一致するようにVCO31−5の発振周波数が調整されている。
しかし、半導体製造プロセスの変動等によりVCOの周波数特性等が変動し、このばらつきをカバーする周波数調整範囲を確保するためにVCOゲインはある程度の大きさを持たせる必要があるため、VCO31−5の発振周波数は、例えば図2(2−1)の「FB1周波数」と同様に周期的に変動する。
そのため、VCO31−5の出力するクロックおよびそのフィードバッククロックFIN3は図5(5−7)のように周期の増減を繰り返す。
位相差量検出部32内において、固定遅延回路32−1は、基準クロックRIN3の分周クロックREF3の位相を図5(5−3)のD1分遅らせたREF3aを生成する(図6のステップS11)。
固定遅延回路32−2は、固定遅延回路32−1より大きな遅延量を持ち、REF3の位相を図5(5−4)のD2分遅らせたREF3bを生成する(図6のステップS12)。
固定遅延回路32−3は、固定遅延回路32−1と32−2の中間の遅延量を持ち、フィードバッククロックFIN3の分周クロックFB3の位相を図5(5−5)のD3分遅らせ、位相変動の平均がREF3aとREF3bの中間となるFB3aを生成する(図6のステップS13)。
位相比較回路32−4は、REF3aとFB3aの位相を比較し(図6のステップS14)、FB3aの位相がREF3aより前か後ろかの情報を出力する。
位相比較回路32−5は、REF3bとFB3aの位相を比較し(図6のステップS15)、FB3aの位相がREF3bより前か後ろかの情報を出力する。
位相差量検出回路32−6は、位相比較回路32−4および位相比較回路32−5の出力を比較し、比較結果に基づいてレベル信号T3の値を変化させ(図6のステップS16)、位相比較回路32−4においてFB3aの位相がREF3aより前になると(図6のステップS17にて“REF3aより前”の場合)、T3の値を“1”にして保持し(図6のステップS18)、位相比較回路32−5においてFB3aの位相がREF3bより後ろになると(図6のステップS17にて“REF3bより後ろ”の場合)、T3を“0”にリセットする(図6のステップS21)。
したがって、T3は図5(5−6)のように値が変化する。
位相調整手段部33内において、カウンタ33−1は、レベル信号T3の値によってカウント値P3を増減し、T3が“1”のときはカウントアップ(図6のステップS19)、“0”のときはカウントダウンする(図6のステップS22)。
可変遅延回路33−2は、カウンタ33−1のカウント値P3によって遅延量を増減させ、T3が“1”のときは出力クロックCOUT3の位相は後ろに変化し(図6のステップS20)、T3が“0”のときは出力クロックCOUT3の位相は前に変化する(図6のステップS23)。
したがって、出力クロックCOUT3は、図5(5−8)のように周期の変動が抑えられ、ロングタームジッタが削減される。
固定遅延回路34は、VCO31−5の出力するクロックを、可変遅延回路33−2の可変範囲の中心と等しい遅延量だけ遅らせる。
したがって、FIN3の位相変動の平均とCOUT3の位相は一致する(図5(5−7)および(5−8)参照)。
本発明の第1実施例では基準クロックRIN1を分周したREF1と、フィードバッククロックFIN1を分周したFB1の周波数を周波数比較部12で比較したが(図1参照)、本発明の第2実施例では、基準クロックRIN3を分周したREF3と、フィードバッククロックFIN3を分周したFB3の位相を位相差量検出部32で比較することにより、VCOを使用した位相調整回路(PLL)において、VCOの出力クロックに生じる発振周波数の変動を抑え、ロングタームジッタを削減することが可能となる。
その理由は、基準クロックの位相とフィードバッククロックの位相を測定および比較し、その比較結果に基づき、VCOの出力クロックの位相を後ろあるいは前に変化させるためである。
第3実施例は位相調整方法のプログラムに関するものである。第1実施例のプログラム格納部16(図1参照)には図3にフローチャートで示す処理手順を制御部(コンピュータ)15(図1参照)に実行させるためのプログラムが格納されている。
制御部15はプログラム格納部16からこのプログラムを読み出し、そのプログラムにしたがって周波数比較部12および位相調整部13を制御する。
同様に、第2実施例のプログラム格納部36(図4参照)には図6にフローチャートで示す処理手順を制御部(コンピュータ)35(図4参照)に実行させるためのプログラムが格納されている。
制御部35はプログラム格納部36からこのプログラムを読み出し、そのプログラムにしたがって位相差量検出部32および位相調整部33を制御する。
それらの制御の内容については既に述べたのでここでの説明は省略する。
本発明の第3実施例によれば、基準クロックを分周したクロックの周波数あるいは位相と、フィードバッククロックを分周したクロックの周波数あるいは位相とを比較し、その比較結果に基づきVCOの出力クロックの位相を後ろあるいは前に変化させ、これにより、VCOの出力クロックに生じる発振周波数の変動を抑え、ロングタームジッタを削減することが可能なプログラムが得られる。
11,31 PLL部
11−1,11−2 分周回路
11−3 位相比較回路
11−4 制御電圧生成回路
11−5 電圧制御発振回路(VCO)
12 周波数比較部
12−1,12−2 周波数測定回路
12−3 コンパレータ
13,33 位相調整部
13−1,33−1 カウンタ
13−2,33−2 可変遅延回路
14,34 固定遅延回路
101,301 発振源
15,35 制御回路
16,36 プログラム格納部
32 位相差量検出部
32−1〜32−3 固定遅延回路
32−4,32−5 位相比較回路
32−6 位相差量検出回路(ラッチ)
11−1,11−2 分周回路
11−3 位相比較回路
11−4 制御電圧生成回路
11−5 電圧制御発振回路(VCO)
12 周波数比較部
12−1,12−2 周波数測定回路
12−3 コンパレータ
13,33 位相調整部
13−1,33−1 カウンタ
13−2,33−2 可変遅延回路
14,34 固定遅延回路
101,301 発振源
15,35 制御回路
16,36 プログラム格納部
32 位相差量検出部
32−1〜32−3 固定遅延回路
32−4,32−5 位相比較回路
32−6 位相差量検出回路(ラッチ)
Claims (6)
- 基準クロックと帰還クロックの位相を比較する位相比較手段と、その比較結果に基づき制御電圧を生成する制御電圧生成手段と、前記制御電圧に基づき発振周波数を制御する電圧制御発振手段とを含む位相調整回路であって、
前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第2の比較手段と、
前記第2の比較手段での比較結果に基づいて前記電圧制御発振手段の出力クロックの位相を調整する位相調整手段とを含むことを特徴とする位相調整回路。 - 前記第2の比較手段は前記基準クロックと前記帰還クロックの周波数あるいは位相の比較結果に応じて二値信号を出力する二値信号出力手段を含み、
前記位相調整手段は前記二値信号出力手段からの二値信号に基づき計数を行う計数手段と、前記計数手段での計数結果に基づき前記電圧制御発振手段の出力クロックの位相を遅延させる可変遅延手段とを含むことを特徴とする請求項1記載の位相調整回路。 - 基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法であって、
前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第2の比較ステップと、
前記第2の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを含むことを特徴とする位相調整方法。 - 前記第2の比較ステップは前記基準クロックと前記帰還クロックの周波数あるいは位相の比較結果に応じて二値信号を出力する二値信号出力ステップを含み、
前記位相調整ステップは前記二値信号出力ステップからの二値信号に基づき計数を行う計数ステップと、前記計数ステップでの計数結果に基づき前記電圧制御発振ステップの出力クロックの位相を遅延させる可変遅延ステップとを含むことを特徴とする請求項3記載の位相調整方法。 - 基準クロックと帰還クロックの位相を比較する位相比較ステップと、その比較結果に基づき制御電圧を生成する制御電圧生成ステップと、前記制御電圧に基づき発振周波数を制御する電圧制御発振ステップとを含む位相調整方法のプログラムであって、
コンピュータに、前記基準クロックと前記帰還クロックの周波数あるいは位相を比較する第2の比較ステップと、
前記第2の比較ステップでの比較結果に基づいて前記電圧制御発振ステップの出力クロックの位相を調整する位相調整ステップとを実行させるためのプログラム。 - 前記第2の比較ステップは前記基準クロックと前記帰還クロックの周波数あるいは位相の比較結果に応じて二値信号を出力する二値信号出力ステップを含み、
前記位相調整ステップは前記二値信号出力ステップからの二値信号に基づき計数を行う計数ステップと、前記計数ステップでの計数結果に基づき前記電圧制御発振ステップの出力クロックの位相を遅延させる可変遅延ステップとを含むことを特徴とする請求項5記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007056498A JP2008219676A (ja) | 2007-03-07 | 2007-03-07 | 位相調整回路および位相調整方法 |
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JP2007056498A JP2008219676A (ja) | 2007-03-07 | 2007-03-07 | 位相調整回路および位相調整方法 |
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JP2016116097A (ja) * | 2014-12-16 | 2016-06-23 | 株式会社メガチップス | クロック生成回路 |
-
2007
- 2007-03-07 JP JP2007056498A patent/JP2008219676A/ja active Pending
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JP2016116097A (ja) * | 2014-12-16 | 2016-06-23 | 株式会社メガチップス | クロック生成回路 |
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