JP4648380B2 - 分数周波数シンセサイザ - Google Patents
分数周波数シンセサイザ Download PDFInfo
- Publication number
- JP4648380B2 JP4648380B2 JP2007501148A JP2007501148A JP4648380B2 JP 4648380 B2 JP4648380 B2 JP 4648380B2 JP 2007501148 A JP2007501148 A JP 2007501148A JP 2007501148 A JP2007501148 A JP 2007501148A JP 4648380 B2 JP4648380 B2 JP 4648380B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- clock signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004891 communication Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 230000010355 oscillation Effects 0.000 claims description 13
- 230000000737 periodic effect Effects 0.000 claims description 2
- 230000003100 immobilizing effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000003786 synthesis reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000013139 quantization Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000010615 ring circuit Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
- 230000009885 systemic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
- Superheterodyne Receivers (AREA)
Description
表1. 例示的パラメータ及び量子化値
N m F Q Δ
4 1 147 325 (0、1)
8 3 −31 325 (−1、0、1)
16 6 −62 325 (−1、0、1)
32 12 −124 325 (−1、0、1)
N=8の遅延段14及び変調器34からの量子化の出力値(−1、0、1)の場合に着目すると、サイクル間の位相のステップサイズは、m+Δ(z)=(2、3、4)の範囲である。ロック状態においては、各遅延段14は、τ=1/(2×8×30.72MHz)=2.03nsの遅延を有する。
Claims (19)
- 基準信号と所望の周波数関係を有する出力クロック信号を発生する方法であって、
前記出力クロック信号の異なる位相を提供するリング発振器回路において前記出力クロック信号を発生する工程と、
ディザ回路において、前記出力クロック信号と前記基準信号との間の前記所望の周波数関係に関連する時間平均値を有する位相選択値の一定でない順序を発生する工程と、
前記基準信号の各サイクルにおける前記出力クロック信号の位相の選択と、前記出力クロック信号の前記選択された位相と前記基準信号との比較とに基づき前記リング発振器回路の発振周波数を制御する工程と、
比較のために前記位相選択値の一定でない順序に従って前記出力クロック信号の位相を選択することで、前記出力クロック信号と前記基準信号との間の前記所望の周波数関係に従って、前記リング発振器回路の前記発振周波数を固定化する工程と、
前記出力クロック信号が前記所望する周波数関係にロックされるとき、前記リング発振器回路において累積されたタイミングジッタを取り除くため前記基準信号のクロックエッジを使用する工程と
を備え、
前記リング発振器回路において累積されたタイミングジッタを取り除くため前記基準信号のクロックエッジを使用する工程は、各基準クロックエッジの前に、前記リング発振器回路の各段の入力を先行する段の出力に接続し、各基準クロックエッジの後に、前記各段の入力を前記基準信号に接続することによって前記各段におけるタイミングジッタをゼロ化する工程を含む
ことを特徴とする方法。 - 前記位相選択値の一定でない順序を発生する工程は、前記基準信号又は前記出力クロック信号で定義される注目する周波数範囲の中で非周期的な、一定でない数的順序を発生する工程を含むことを特徴とする請求項1に記載の方法。
- 前記位相選択値の一定でない順序を発生する工程は、同時にランダムな位相ノイズを示している、前記所望の時間平均値を有することを示す一定でない順序を発生する工程を含むことを特徴とする請求項1又は2に記載の方法。
- 前記位相選択値の一定でない順序を発生する工程は、可変とされた位相選択のステップサイズ及び可変とされた位相選択の方向の少なくとも1つを有する数値の順序を発生する工程を含むことを特徴とする請求項1乃至3のいずれか1項に記載の方法。
- 前記ディザ回路は、デルタ−シグマ変調器を利用することを特徴とする請求項1乃至4のいずれか1項に記載の方法。
- 前記デルタ−シグマ変調器の解像度は、前記位相選択値の順序の前記所望する時間平均値の所望する精度に合致することを特徴とする請求項5に記載の方法。
- 前記基準信号は、発振器出力信号を備え、
前記方法は、公称上の発振周波数に対する前記発振器出力信号の周波数誤差を判断する工程と、前記出力クロック信号が前記公称上の発振周波数となるように、前記位相選択値の一定でない順序を発生する工程と、をさらに備えることを特徴とする請求項1乃至6のいずれか1項に記載の方法。 - 前記基準信号は、発振器出力信号を備え、
前記方法は、離れた送信機からの1つ以上の信号を受信する工程と、前記1つ以上の信号に基き、前記発振器出力信号の周波数誤差を判断する工程と、前記出力クロック信号の前記周波数誤差を補償するために前記位相選択値の一定でない順序を発生する工程と、をさらに備えることを特徴とする請求項1乃至6のいずれか1項に記載の方法。 - 前記発振器出力信号の前記周波数誤差が通信機器の1つ以上のクロック駆動の回路と前記離れた送信機との間のタイミングドリフトとならないように、前記クロック駆動の回路をクロック駆動するためのシステムクロック信号として前記出力クロック信号を使用する工程をさらに備えることを特徴とする請求項8に記載の方法。
- 基準信号に対して所望の周波数関係を有する出力クロック信号を発生するように構成された周波数シンセサイザ回路であって、
出力クロック信号を発生し、前記出力クロック信号の異なる位相を提供するように構成されたリング発振器回路と、
前記基準信号の各サイクルにおいて、前記出力クロック信号の選択された位相と、前記基準信号との比較に基き、前記リング発振器回路の発振周波数を制御するように構成された発振器制御回路と、
前記出力クロック信号と前記基準信号との間の前記所望の周波数関係に関連した時間平均値を有する位相選択値の一定でない順序にしたがって、前記出力クロック信号の選択された位相を前記発振器制御回路に帰還するように構成された位相選択回路と、
を備え、
前記位相選択回路は、前記位相選択値の一定でない順序を発生するように構成されたディザ回路を含み、
前記周波数シンセサイザ回路は、前記出力クロック信号が前記所望する、固定された周波数関係にロックされるとき、前記リング発振器回路に累積されたタイミングジッタを取り除くために、前記基準信号のクロックエッジを使用するように構成されたジッタ除去回路をさらに含み、
前記ジッタ除去回路は、各基準クロックエッジの前に、前記リング発振器回路の各段の入力を先行する段の出力に接続し、各基準クロックエッジの後に、前記各段の入力を前記基準信号に接続することにより前記各段におけるタイミングジッタをゼロとすることで、前記リング発振器回路において累積されたタイミングジッタを取り除くために、前記基準信号の前記クロックエッジを使用するように構成されたことを特徴とする周波数シンセサイザ回路。 - 前記位相選択回路は、前記基準信号又は出力クロック信号で定義される注目する周波数範囲の中で非周期的な一定でない数的順序として、前記位相選択値の一定でない順序を発生するように構成されたことを特徴とする請求項10に記載の周波数シンセサイザ回路。
- 前記位相選択回路は、同時にランダムな位相ノイズを示している、前記所望の時間平均値を有する一定でない順序として、前記位相選択値の一定でない順序を発生するように構成されたことを特徴とする請求項10又は11に記載の周波数シンセサイザ回路。
- 前記位相選択回路は、可変とされた位相選択のステップサイズ及び可変とされた位相選択の方向の少なくとも1つを数値の順序として、前記位相選択値の一定でない順序を発生するように構成されたことを特徴とする請求項10乃至12のいずれか1項に記載の周波数シンセサイザ回路。
- 前記ディザ回路は、デルタ−シグマ変調器を利用することを特徴とする請求項10乃至13のいずれか1項に記載の周波数シンセサイザ回路。
- 前記デルタ−シグマ変調器は、前記位相選択値の順序の前記所望する時間平均値の所望する精度に合致する解像度を有することを特徴とする請求項14に記載の周波数シンセサイザ回路。
- 前記基準信号は、発振器出力信号を備え、
前記周波数シンセサイザ回路は、公称上の発振周波数に対して前記発振器出力信号の周波数誤差を判断し、前記出力クロック信号が前記公称上の発振周波数となるように前記位相の順序を発生するように構成されたことを特徴とする請求項10乃至15のいずれか1項に記載の周波数シンセサイザ回路。 - 無線通信端末であって、
出力クロック信号の異なる位相を提供するリング発振器回路において前記出力クロック信号を発生し、
ディザ回路において、前記出力クロック信号と基準信号との間の所望の周波数関係に関連する時間平均値を有する位相選択値の一定でない順序を発生し、
前記基準信号の各サイクルにおける前記出力クロック信号の位相の選択と、前記出力クロック信号の前記選択された位相と前記基準信号との比較とに基づき前記リング発振器回路の発振周波数を制御し、
比較のために前記位相選択値の一定でない順序に従って前記出力クロック信号の位相を選択することで、前記出力クロック信号と前記基準信号との間の前記所望の周波数関係に従って、前記リング発振器回路の前記発振周波数の固定化し、
前記出力クロック信号が前記所望する周波数関係にロックされるとき、前記リング発振器回路において累積されたタイミングジッタを取り除くため前記基準信号のクロックエッジを使用する
するように構成された周波数シンセサイザ回路を備え、
前記リング発振器回路において累積されたタイミングジッタを取り除くため前記基準信号のクロックエッジを使用することは、各基準クロックエッジの前に、前記リング発振器回路の各段の入力を先行する段の出力に接続し、各基準クロックエッジの後に、前記各段の入力を前記基準信号に接続することによって前記各段におけるタイミングジッタをゼロ化することを含むことを特徴とする無線通信端末。 - 前記基準信号は、発振器出力信号を備え、
前記周波数シンセサイザ回路は、離れた送信機から受信された1つ以上の信号に基き、前記発振器出力信号の周波数誤差を判断し、前記発振器出力信号の前記周波数誤差を補償する前記位相選択の順序を発生するように構成されたことを特徴とする請求項17に記載の無線通信端末。 - 前記無線通信端末は、前記発振器出力信号の前記周波数誤差が前記無線通信端末の1つ以上のクロック駆動の回路と前記離れた送信機との間のタイミングドリフトとならないように、前記無線通信端末において、前記クロック駆動の回路をクロック駆動するためのシステムクロック信号として前記出力クロック信号を使用するように、さらに構成されたことを特徴とする請求項18に記載の無線通信端末。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/794,830 US7356312B2 (en) | 2004-03-05 | 2004-03-05 | Fractional frequency synthesizer |
PCT/EP2005/001616 WO2006045346A1 (en) | 2004-03-05 | 2005-02-17 | Fractional frequency synthesizer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007526700A JP2007526700A (ja) | 2007-09-13 |
JP4648380B2 true JP4648380B2 (ja) | 2011-03-09 |
Family
ID=34912360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007501148A Active JP4648380B2 (ja) | 2004-03-05 | 2005-02-17 | 分数周波数シンセサイザ |
Country Status (4)
Country | Link |
---|---|
US (1) | US7356312B2 (ja) |
EP (2) | EP1721388B1 (ja) |
JP (1) | JP4648380B2 (ja) |
WO (1) | WO2006045346A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7706992B2 (en) * | 2005-02-23 | 2010-04-27 | Digital Intelligence, L.L.C. | System and method for signal decomposition, analysis and reconstruction |
US7605665B2 (en) * | 2007-05-25 | 2009-10-20 | Broadcom Corporation | Fractional-N phase locked loop |
US20090088194A1 (en) | 2007-09-27 | 2009-04-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Single Multi-Mode Clock Source for Wireless Devices |
US7911247B2 (en) * | 2008-02-26 | 2011-03-22 | Qualcomm Incorporated | Delta-sigma modulator clock dithering in a fractional-N phase-locked loop |
US8085097B2 (en) * | 2008-05-06 | 2011-12-27 | Hittite Microwave Corporation | Integrated ramp, sweep fractional frequency synthesizer on an integrated circuit chip |
US8350628B1 (en) | 2011-02-15 | 2013-01-08 | Western Digital Technologies, Inc. | Gate speed regulator dithering ring oscillator to match critical path circuit |
US8818282B2 (en) * | 2011-08-11 | 2014-08-26 | Qualcomm Incorporated | Clock sharing between cores on an integrated circuit |
JP5792557B2 (ja) * | 2011-08-16 | 2015-10-14 | 株式会社メガチップス | 周波数シンセサイザ |
DK2954621T3 (en) | 2013-02-07 | 2018-06-25 | Widex As | A TRANSCEIVER FOR A HEARING AND A PROCEDURE FOR DRIVING SUCH A TRANSCEIVER |
US9225348B2 (en) * | 2014-01-10 | 2015-12-29 | International Business Machines Corporation | Prediction based digital control for fractional-N PLLs |
US11602311B2 (en) | 2019-01-29 | 2023-03-14 | Murata Vios, Inc. | Pulse oximetry system |
WO2020207587A1 (en) * | 2019-04-11 | 2020-10-15 | Telefonaktiebolaget Lm Ericsson (Publ) | Frequency detector for measuring and tuning frequency of controlled oscillator |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002050963A (ja) * | 2000-06-28 | 2002-02-15 | Stmicroelectronics Nv | デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置 |
US20030198311A1 (en) * | 2002-04-19 | 2003-10-23 | Wireless Interface Technologies, Inc. | Fractional-N frequency synthesizer and method |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2736776B1 (fr) * | 1995-07-13 | 1997-09-26 | Sgs Thomson Microelectronics | Synthetiseur de frequences |
US5889436A (en) * | 1996-11-01 | 1999-03-30 | National Semiconductor Corporation | Phase locked loop fractional pulse swallowing frequency synthesizer |
US5854576A (en) * | 1997-04-21 | 1998-12-29 | Ati Technologies | Method and apparatus for a finely adjustable clock circuit |
US6194971B1 (en) * | 1997-04-21 | 2001-02-27 | Ati Technologies, Inc. | Method and apparatus for phase shifting a controlled oscillator and applications thereof |
US5910740A (en) * | 1997-06-18 | 1999-06-08 | Raytheon Company | Phase locked loop having memory |
US6337601B1 (en) * | 1999-12-08 | 2002-01-08 | Ericsson Inc. | Ring oscillator with jitter reset |
US6526374B1 (en) * | 1999-12-13 | 2003-02-25 | Agere Systems Inc. | Fractional PLL employing a phase-selection feedback counter |
FI109626B (fi) | 2000-11-08 | 2002-09-13 | Nokia Corp | Syntetisoijajärjestely ja menetelmä signaalien muodostamiseksi, erityisesti monimoodista radiopuhelinlaitetta varten |
WO2002059706A2 (en) * | 2001-01-26 | 2002-08-01 | True Circuits, Inc. | Programmable current mirror |
US6542013B1 (en) * | 2002-01-02 | 2003-04-01 | Intel Corporation | Fractional divisors for multiple-phase PLL systems |
US20050068073A1 (en) * | 2003-09-26 | 2005-03-31 | Xudong Shi | Regulated adaptive-bandwidth PLL/DLL using self-biasing current from a VCO/VCDL |
-
2004
- 2004-03-05 US US10/794,830 patent/US7356312B2/en active Active
-
2005
- 2005-02-17 EP EP05849342.0A patent/EP1721388B1/en active Active
- 2005-02-17 JP JP2007501148A patent/JP4648380B2/ja active Active
- 2005-02-17 EP EP17163737.4A patent/EP3208943B1/en active Active
- 2005-02-17 WO PCT/EP2005/001616 patent/WO2006045346A1/en active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002050963A (ja) * | 2000-06-28 | 2002-02-15 | Stmicroelectronics Nv | デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置 |
US20030198311A1 (en) * | 2002-04-19 | 2003-10-23 | Wireless Interface Technologies, Inc. | Fractional-N frequency synthesizer and method |
Also Published As
Publication number | Publication date |
---|---|
US7356312B2 (en) | 2008-04-08 |
JP2007526700A (ja) | 2007-09-13 |
EP1721388A1 (en) | 2006-11-15 |
WO2006045346A1 (en) | 2006-05-04 |
EP3208943B1 (en) | 2019-10-23 |
EP1721388B1 (en) | 2017-05-10 |
US20050197073A1 (en) | 2005-09-08 |
EP3208943A1 (en) | 2017-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4648380B2 (ja) | 分数周波数シンセサイザ | |
US8362815B2 (en) | Digital phase locked loop | |
US10483990B2 (en) | Frequency compensator, electronic device and frequency compensation method | |
US20200321968A1 (en) | Digital-to-time converter (dtc) assisted all digital phase locked loop (adpll) circuit | |
JP5347534B2 (ja) | 位相比較器、pll回路、及び位相比較器の制御方法 | |
JP5307291B2 (ja) | アキュムレータおよび位相デジタル変換器を使用する2ポイント変調のデジタル位相同期ループ | |
US8441323B2 (en) | Signal processing using timing comparison | |
US8571161B2 (en) | Electronic device for generating a fractional frequency | |
US11057040B2 (en) | Phase-locked loop circuit and clock generator including the same | |
KR102391323B1 (ko) | 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 | |
US20150200677A1 (en) | Removing deterministic phase errors from fractional-n plls | |
US8514118B2 (en) | Sigma-delta modulation with reduction of spurs using a dither signal | |
CN101569103A (zh) | 数字控制的模拟频率合成器 | |
US7558358B1 (en) | Method and apparatus for generating a clock signal according to an ideal frequency ratio | |
JP5010704B2 (ja) | 局部発振器 | |
US7369001B2 (en) | Frequency synthesizer having variable frequency resolution, and fractional-N frequency synthesizing method using sigma-delta modulation of frequency control pulses | |
US9698807B1 (en) | Time signal conversion using dual time-based digital-to-analog converters | |
WO2005086759A2 (en) | Method and apparatus for crystal drift compensation | |
WO2010047005A1 (ja) | デジタルpll回路及び通信装置 | |
US11231741B1 (en) | Systems and methods for generating clock signals | |
US9509320B2 (en) | Feedback loop frequency synthesizer device | |
US11876523B1 (en) | DPLL timing normalization | |
JP6538823B2 (ja) | ダイレクトデジタルシンセサイザ、基準信号発生装置、及び信号出力方法 | |
JPH04368020A (ja) | 周波数シンセサイザ | |
JP2015207805A (ja) | 位相同期回路および電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100826 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101203 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101209 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4648380 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |