KR102391323B1 - 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 - Google Patents

시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 Download PDF

Info

Publication number
KR102391323B1
KR102391323B1 KR1020207018704A KR20207018704A KR102391323B1 KR 102391323 B1 KR102391323 B1 KR 102391323B1 KR 1020207018704 A KR1020207018704 A KR 1020207018704A KR 20207018704 A KR20207018704 A KR 20207018704A KR 102391323 B1 KR102391323 B1 KR 102391323B1
Authority
KR
South Korea
Prior art keywords
frequency
circuit
output
time
signal
Prior art date
Application number
KR1020207018704A
Other languages
English (en)
Other versions
KR20200093012A (ko
Inventor
샹예 웨이
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20200093012A publication Critical patent/KR20200093012A/ko
Application granted granted Critical
Publication of KR102391323B1 publication Critical patent/KR102391323B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/14—Time supervision arrangements, e.g. real time clock
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
    • H03L1/022—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature
    • H03L1/027—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature by using frequency conversion means which is variable with temperature, e.g. mixer, frequency divider, pulse add/substract logic circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • H04J3/0667—Bidirectional timestamps, e.g. NTP or PTP for compensation of clock drift and for compensation of propagation delays

Abstract

전자 디바이스를 위한 시간 동기화 디바이스(1000), 전자 디바이스(50), 시간 동기화 시스템(60) 및 시간 동기화 방법이 개시된다. 시간 동기화 디바이스(1000)는: 신호 생성 회로(100) 및 시간 조정 회로(150)를 포함한다. 신호 생성 회로(100)는: 주파수 제어 워드(F)를 생성하도록 구성된 제어 회로(11); 및 주파수 제어 워드(F) 및 원래의 주파수를 갖는 입력 신호를 수신하고, 주파수 제어 워드(F) 및 입력 신호에 따라 목표 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된 신호 조정 회로(12)를 포함한다. 시간 조정 회로(150)는 목표 주파수를 갖는 출력 신호에 기초하여 전자 디바이스의 클록 신호에 대해 동기화 조정을 수행하도록 구성된다. 시간 동기화 디바이스(1000)는 신호 생성 회로(100)에 의해 충분히 높은 주파수를 갖는 출력 신호를 합성할 수 있고, 출력 신호의 주파수 입도가 높아서, 전자 디바이스는 더 정밀한 동기 클록을 획득할 수 있고, 네트워크 시스템에서의 전자 디바이스의 일관성 및 동작 조정이 더 양호하게 된다.

Description

시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법
본 출원은 2018년 6월 11일자로 출원된 중국 특허 출원 제201810596413.9호에 대한 우선권을 주장하며, 그 개시내용은 본 출원의 일부로서 전체적으로 본 명세서에 참조로 포함된다.
본 개시내용의 실시예들은 시간 동기화 디바이스, 전자 장치, 시간 동기화 시스템 및 시간 동기화 방법에 관한 것이다.
분산형 네트워크 정보 시대에서, 네트워크 시스템 내의 모든 장치들이 조화롭게 작동하고 정보를 정확하게 송신하기 위해, "정각 반짝 세일" 및 정보 기술(IT) 산업의 "리더 선정", 금융 산업의 "주식 시장의 개장 및 폐장", 통신 산업의 "동기식 네트워킹", 및 다른 비즈니스 처리와 같은 많은 산업들에서, 네트워크 시스템 내의 모든 장치들의 클록 동기화는 매우 중요하다. 네트워크 클록 동기화 기술의 핵심은 개별 장치의 로컬 클록의 주파수이다. 클록의 주파수가 클수록, 네트워크로부터 로컬 장치로의 시간 동기화의 정밀도가 높아지고, 장치들 간의 조정 및 일관성이 더 양호하다.
본 개시내용의 적어도 하나의 실시예는 전자 장치에 적응된 시간 동기화 디바이스를 제공하고, 시간 동기화 디바이스는: 신호 생성 회로 및 시간 조정 회로를 포함하고,
신호 생성 회로는:
주파수 제어 워드를 생성하도록 구성된 제어 회로; 및
주파수 제어 워드 및 초기 주파수를 갖는 입력 신호를 수신하고, 주파수 제어 워드 및 입력 신호에 기초하여 목표 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성된 신호 조정 회로를 포함하고,
시간 조정 회로는 목표 주파수를 갖는 출력 신호에 기초하여 전자 장치의 클록 신호에 대해 동기화 조정 동작을 수행하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 제어 회로는 수정 발진기 드리프트의 영향 파라미터에 기초하여 주파수 제어 워드를 생성하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 신호 생성 회로는 파라미터 취득 회로를 추가로 포함하고, 파라미터 취득 회로는 영향 파라미터를 취득하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 수정 발진기 드리프트의 영향 파라미터는 온도 파라미터를 포함하고;
파라미터 취득 회로는 온도 검출 서브-회로를 포함하고;
온도 검출 서브-회로는 온도 파라미터를 검출하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 온도 검출 서브-회로는 온도 검출기 및 제1 카운터를 포함하고,
온도 검출기는 주위 온도를 검출하도록 구성되고, 온도 파라미터는 주위 온도를 포함하고;
제1 카운터는 주위 온도 및 기준 온도에 기초하여 주파수 변화량을 기록하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 제어 회로는 아래의 수학식에 따라 주위 온도에 기초하여 주파수 제어 워드를 생성하도록 구성되고,
Figure 112020066727149-pct00001
여기서, FN은 주파수 제어 워드를 표시하고; FTO는 기준 온도에 대응하는 기준 주파수 제어 워드를 표시하고; fΔ는 기준 시간 단위의 주파수를 표시하고;
Figure 112020066727149-pct00002
여기서 Δf는 주파수 변화량을 표시하고; r, p, d 및 g는 상수이고; ΔT는 주위 온도와 기준 온도 사이의 차이를 표시하고, ΔT=T1-T2이고; T1은 주위 온도를 표시하고; T2는 기준 온도를 표시하고; n은 양의 정수이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 수정 발진기 드리프트의 영향 파라미터는 에이징 파라미터를 포함하고;
파라미터 취득 회로는 에이징 판독 서브-회로를 포함하고;
에이징 판독 서브-회로는 수정 발진기 소스의 에이징 파라미터를 판독하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 에이징 판독 서브-회로는 에이징 판독 엘리먼트 및 제2 카운터를 포함하고;
에이징 판독 엘리먼트는 수정 발진기 소스의 에이징 레이트를 판독하고, 에이징 레이트에 대응하는 기준 시간을 판독하도록 구성되고; 에이징 파라미터는 에이징 레이트 및 기준 시간을 포함하고;
제2 카운터는 기준 시간의 양을 기록하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 제어 회로는 아래의 수학식에 따른 에이징 레이트에 기초하여 주파수 제어 워드를 생성하도록 구성되고,
FN=FAO·(1+γ)
여기서, FN는 주파수 제어 워드를 표시하고, FAO는 기준 주파수 제어 워드를 표시하고, γ는 에이징 파라미터의 곱을 표시하고, γ=ν·t이고, ν는 에이징 레이트를 표시하고, t는 기준 시간의 양을 표시하고, t는 자연수이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 신호 조정 회로는 기준 시간 단위 생성 서브-회로 및 주파수 조정 서브-회로를 포함하고,
기준 시간 단위 생성 서브-회로는 초기 주파수를 갖는 입력 신호를 수신하고, 초기 주파수에 기초하여 기준 시간 단위를 생성하고 출력하도록 구성되고;
주파수 조정 서브-회로는 주파수 제어 워드 및 기준 시간 단위에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 기준 시간 단위 생성 서브-회로는:
미리 결정된 발진 주파수에서 발진하도록 구성된 전압 제어 발진기;
전압 제어 발진기의 출력 주파수를 기준 출력 주파수에 고정하도록 구성된 제1 위상 동기 루프 회로; 및
균일하게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성된 K개의 출력 단자 -K는 1보다 큰 양의 정수임-를 포함하고,
여기서, 기준 출력 주파수는 fd를 표시하고, 기준 시간 단위는 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위이고, 기준 시간 단위는 △를 표시하고, △=1/(K·fd)이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 기준 시간 단위 생성 서브-회로는: 전압 제어 지연기, 제2 위상 동기 루프 회로 및 K개의 출력 단자를 포함한다.
전압 제어 지연기는 하나 이상의 캐스케이드된 지연 유닛들을 포함하고, 제2 위상 동기 루프 회로의 출력 신호 및 입력 신호에 기초하여 지연 신호를 생성하도록 구성되고;
제2 위상 동기 루프 회로는 입력 신호 및 지연 신호에 기초하여 전압 제어 지연기의 출력 주파수를 기준 출력 주파수에 고정하도록 구성되고;
K개의 출력 단자는 균일하게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성되고, K는 1보다 큰 양의 정수이고;
기준 출력 주파수는 fd를 표시하고, 기준 시간 단위는 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위이고, 기준 시간 단위는 △를 표시하고, △=1/(K·fd)이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 주파수 조정 서브-회로는 아래의 수학식에 따라 주파수 제어 워드 및 기준 시간 단위에 기초하여 목표 주파수를 결정하도록 구성되고,
fTAF-DPS=1/(F·△)=(K·fd)/F
여기서, fTAF-DPS는 목표 주파수를 표시하고, F는 주파수 제어 워드를 표시한다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 시간 동기화 디바이스에서, 주파수 조정 서브-회로는 시간-평균-주파수 직접 주기 합성기를 포함한다.
본 개시내용의 적어도 하나의 실시예는 전술한 시간 동기화 디바이스들 중 임의의 것을 포함하는 전자 장치를 추가로 제공한다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 따른 전자 장치는 주파수 소스를 추가로 포함하고,
주파수 소스는 초기 주파수를 갖는 입력 신호를 제공하도록 구성된다.
본 개시내용의 적어도 하나의 실시예는 시간 동기화 시스템을 추가로 제공하며, 이는 복수의 전자 장치를 포함하고,
복수의 전자 장치 중 적어도 하나는 전술한 전자 장치 중 어느 하나이다.
본 개시내용의 적어도 하나의 실시예는 전술한 시간 동기화 디바이스 중 어느 하나에 적응된 시간 동기화 방법을 추가로 제공하고, 시간 동기화 방법은:
주파수 제어 워드를 생성하는 단계;
주파수 제어 워드 및 입력 신호에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하는 단계; 및
목표 주파수를 갖는 출력 신호에 기초하여 전자 장치의 클록 신호에 대해 동기화 조정 동작을 수행하는 단계를 포함한다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간단히 설명될 것이며; 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용을 제한하지 않는다는 것이 명백하다.
도 1은 클록 네트워크의 개략적인 분포도이고;
도 2는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 전자 장치의 개략적인 블록도이고;
도 3은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 전자 장치에서 사용되는 시간 동기화 디바이스의 개략적인 블록도이고;
도 4는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로의 개략적인 블록도이고;
도 5는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로의 다른 개략적인 블록도이고;
도 6a는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 기준 시간 단위 생성 서브-회로의 개략적인 구조도이고;
도 6b는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 다른 기준 시간 단위 생성 서브-회로의 개략적인 구조도이고;
도 7은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호들의 개략도이고;
도 8은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 주파수 조정 서브-회로의 개략적인 블록도이고;
도 9는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 주파수 조정 서브-회로의 작동 원리의 개략도이고;
도 10a는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 주파수 조정 서브-회로의 개략적인 구조도이고;
도 10b는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 다른 주파수 조정 서브-회로의 개략적인 구조도이고;
도 11은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 시스템의 개략적인 블록도이고;
도 12는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 시스템에서의 네트워크 시간 프로토콜 NTP에 기초한 시간 동기화의 개략도이며;
도 13은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 방법의 개략적인 흐름도이다.
본 개시내용의 실시예들의 목적들, 기술적 세부사항들 및 장점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 충분히 이해가능한 방식으로 설명될 것이다. 명백히, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아닌 일부일 뿐이다. 본 명세서에서의 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 임의의 창의적 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 발명에 대한 본 출원의 설명 및 청구항들에서 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양, 또는 중요도를 표시하도록 의도된 것이 아니라, 다양한 컴포넌트(component)들을 구별한다. 또한, "a", "an" 등과 같은 용어들은 양을 제한하도록 의도된 것이 아니라, 적어도 하나의 존재를 표시한다. 용어들 "포함한다(comprise)", "포함하는(comprising)", "포함한다(include)", "포함하는(including)" 등은, 이 용어들 전에 기재된 엘리먼트들 또는 객체들이 이 용어들 후에 열거된 엘리먼트들 또는 객체들 및 그 등가물들을 망라하지만, 다른 엘리먼트들 또는 객체들을 제외하지 않는다는 것을 특정하도록 의도된다. "연결", "연결됨" 등의 문구는 물리적 연결 또는 기계적 연결을 정의하려는 것이 아니며 직접적으로 또는 간접적으로 전기적 연결을 포함할 수 있다. "상의", "아래", "우", "좌" 등은 단지 상대적 위치 관계를 나타내는데 사용되며, 기술되어 있는 객체의 위치가 변경될 때, 상대적 위치 관계가 이에 따라서 변경될 수 있다.
본 개시내용의 실시예들에 대한 이하의 설명을 명확하고 간결하게 유지하기 위해, 알려진 기능들 및 알려진 컴포넌트들에 대한 상세한 설명들은 본 개시내용으로부터 생략된다.
도 1은 클록 네트워크의 개략적인 분포도이다. 도 1에 도시된 바와 같이, 빅 데이터 네트워크(예를 들어, 인터넷)에 직면할 때, 모든 네트워크 노드들의 클록들이 동기화되도록, 복수의 클록 링크들에 의해 모든 네트워크 노드를 구동할 필요가 있다. 순수한 소프트웨어 방법, 순수한 하드웨어 방법, 및 하드웨어와 소프트웨어의 조합 방법과 같은, 클록들을 동기화시키는 많은 방법이 있다. 구체적으로, 클록 동기화 방법은 단방향 타이밍, 양방향 타이밍, 네트워크 클록 동기화 기술, 및 네트워크 메시지들(예를 들어, NTP 및 PTP 기술들)을 통한 클록 보정을 포함한다. 단방향 타이밍 및 양방향 타이밍은 비교적 낮은 정밀도를 가지며, 네트워크 클록 동기화 기술 및 네트워크 메시지들을 통한 클록 보정은 단방향 타이밍 및 양방향 타이밍의 정밀도보다 높은 정밀도를 갖는다. 클록 동기화 방법은 예를 들어, 케이블 또는 광 케이블을 사용하여 10 MHz 및 5 MHz와 같은 표준 주파수를 직접 송신하고(그러나 본 방법은 수많은 제한 인자들을 가짐), 마스터 클록과 슬레이브 클록 사이의 시간 차이를 측정에 의해 획득하고, 마스터 클록과 슬레이브 클록 사이의 시간 차이를 고정시킴으로써 주파수 고정(frequency locking)을 구현하거나, 또는 주파수 보정을 완료하기 위해 주파수 편차를 간접적으로 계산하는 등의 주파수 동기화 방법을 추가로 포함한다. 그러나, 전술한 클록 동기화 방법들 모두에서, 시간 정밀도의 보정 범위가 제한되고, 하드웨어, 소프트웨어 및 네트워크 링크들과 같은 인자들에서 서버와 클라이언트 사이에도 차이가 있다. 따라서, 각각의 인자의 변화는 네트워크 내의 개별 장치들의 시간 보정에 영향을 미칠 것이다.
본 개시내용의 적어도 하나의 실시예는 전자 장치에 사용되는 시간 동기화 디바이스, 전자 장치, 시간 동기화 시스템 및 시간 동기화 방법을 제공한다. 시간 동기화 디바이스는 신호 생성 회로를 통해 충분히 큰 주파수를 갖는 출력 신호를 합성할 수 있고, 출력 신호는 비교적 높은 주파수 입도를 가지며, 따라서 전자 장치는 보다 정확한 동기 클록을 획득하여, 네트워크 시스템에서의 전자 장치의 동작 조정 및 일관성을 더 양호하게 만든다.
이하, 본 개시내용의 실시예들이 첨부 도면들과 관련하여 상세히 설명될 것이지만, 본 개시내용은 이러한 특정 실시예들로 제한되지 않는다.
도 2는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 전자 장치의 개략적인 블록도이고; 도 3은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 전자 장치에서 사용되는 시간 동기화 디바이스의 개략적인 블록도이고; 도 4는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로의 개략적인 블록도이며; 도 5는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로의 다른 개략적인 블록도이다.
예를 들어, 도 2에 도시된 바와 같이, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 전자 장치(50)는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 디바이스(1000)를 포함할 수 있다. 전자 장치(50)는 예를 들어, 스마트 폰, 태블릿 개인용 컴퓨터, e-북 리더, 랩톱 휴대용 컴퓨터, 데스크톱 컴퓨터 등을 포함하지만 이에 제한되지 않는 데이터 송신 기능을 갖는 임의의 장치일 수 있으며, 이는 본 개시내용의 실시예들에서 제한되지 않을 것이다.
예를 들어, 도 3에 도시된 바와 같이, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 디바이스(1000)는 신호 생성 회로(100) 및 시간 조정 회로(150)를 포함한다. 도 4에 도시된 바와 같이, 신호 생성 회로(100)는 제어 회로(11) 및 신호 조정 회로(12)를 포함한다. 제어 회로(11)는 주파수 제어 워드를 생성하도록 구성된다. 신호 조정 회로(12)는 초기 주파수 및 주파수 제어 워드를 갖는 입력 신호를 수신하고, 주파수 제어 워드 및 입력 신호에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된다. 예를 들어, 시간 조정 회로(150)는 동기 클록 신호를 획득하기 위해, 목표 주파수를 갖는 출력 신호에 기초하여 전자 장치의 클록 신호를 조정하도록 구성된다.
예를 들어, 도 2에 도시된 바와 같이, 전자 장치(50)는 주파수 소스(200)를 추가로 포함할 수 있다. 주파수 소스(200)는 초기 주파수를 갖는 입력 신호를 제공하고, 입력 신호를 신호 생성 회로(100)에 송신하도록 구성된다. 예를 들어, 초기 주파수는 주파수 소스(200)에 의해 실제로 생성 및 출력되는 신호의 주파수를 나타낼 수 있다. 목표 주파수는 사용자가 획득할 것으로 예상하는 신호의 주파수를 나타낸다. 예를 들어, 목표 주파수는 신호 생성 회로(100)에 의해 출력된 신호가 도달할 수 있는 주파수를 나타낸다. 예를 들어, 목표 주파수는 초기 주파수보다 크다. 목표 주파수는 클록 동기화를 요구하는 단말 장치의 시간 동기화 정밀도와 관련된다.
예를 들어, 네트워크 클록 동기화 시스템은 제1 단말 장치 및 제2 단말 장치를 포함하고, 제1 단말 장치 및 제2 단말 장치는 동기화될 필요가 있다. 제1 단말 장치의 로컬 클록 신호의 주파수가 f이면, 제1 단말 장치가 조정할 수 있는 주파수 정밀도는 1/f이다. 제1 단말 장치와 제2 단말 장치 사이에 보정될 필요가 있는 시간 오차는 t이고, t>1/f이면, 제1 단말 장치는 제1 단말 장치와 제2 단말 장치 사이의 시간 오차를 보다 양호하게 보정하여, 제1 단말 장치와 제2 단말 장치 사이의 시간 동기화를 보다 양호하게 구현할 수 있다. 보정된 시간 오차는 t0=N0/f이고, 여기서는 N0는 정수이고, N0는 t를 1/f로 나눈 결과(즉, t×f)에 가장 가까운 정수를 나타내고, 제1 단말 장치의 동기 시간 보정 능력은: δ=t-t0=t-N0/f과 같이 표현될 수 있고, 여기서 δ는 제1 단말 장치의 시간을 보정한 후에 제1 단말 장치와 제2 단말 장치 사이의 시간 오차를 나타낼 수 있다. f가 클수록, N0가 t×f에 가까워지고, 시간 오차 δ는 더 작아진다. 그러나, 보정될 시간 오차가 t<1/f인 경우, 제1 단말 장치에 의한 시간 오차의 보정을 완료하는 것은 매우 어렵거나, 또는 제1 단말 장치의 보정 시간 이후에 획득된 보정 시간과 제2 단말 장치의 시간 사이에 비교적 큰 오차가 여전히 존재한다. 요약하면, 보정될 단말 장치의 시간 오차가 t인 경우, 목표 주파수 fTAF-DPS는 fTAF-DPS>1/t의 범위를 가질 수 있다.
예를 들어, 주파수 소스(200)는 자기-발진 소스 및 합성된 주파수 소스를 포함할 수 있다. 자기-발진 소스는 수정 발진기, 공동 발진기(cavity oscillator), 전압 제어 발진기 등을 포함한다. 합성된 주파수 소스는 직접 아날로그 주파수 소스, 직접 디지털 주파수 소스, 간접 아날로그 주파수 소스, 및 간접 디지털 주파수 소스를 포함한다.
예를 들어, 주파수 소스(200)는 보통의 수정 발진기(XO), 온도 보상 수정 발진기(TCXO) 및 오븐 제어형 수정 발진기(OCXO)와 같은 수정 발진기 소스를 포함할 수 있다.
예를 들어, 클록 동기화 기술은 동기 시간 검출, 원격 클록 추정 및 로컬 클록 캘리브레이션을 포함할 수 있다. 전자 장치의 동기 시간 정밀도의 수학식은 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00003
여기서 π는 동기 시간 정밀도를 나타내고; ε는 원격 클록을 판독하는데 있어서의 송신 지연 불확실성을 나타내고; G1은 클록 드리프트(즉, 수정 발진기 소스의 주파수 드리프트)를 나타내고; G2는 판독 클록 입도를 나타내고, u는 조정 입도 비를 나타내며; Gs는 클록 설정 입도를 나타낸다. C1, C2, C3, C4 및 C5는 가중 인자들을 나타낸다. G2, u 및 Gs는 모두 주파수 소스에 의해 생성된 입력 신호의 초기 주파수 fc와 직접 또는 간접적으로 관련된다. 전자 장치의 클록의 카운터는 입력 신호의 초기 주파수 fc의 스텝 크기(1/fc)가 증가함에 따라 증가하므로, 초기 주파수 fc가 높을수록, 동기 시간 정밀도 π가 높아진다(π의 값이 작을수록, 동기 시간 정밀도가 높아진다).
예를 들어, 전술한 동기 시간 정밀도의 수학식으로부터, 수정 발진기 소스의 주파수 드리프트는 동기 시간 정밀도에 영향을 미치고, 수정 발진기 소스의 주파수 드리프트는 일반적으로 주변 동작 온도 및 디바이스 에이징에 의해 유발된다는 것을 알 수 있다. 따라서, 동기 시간 정밀도를 향상시키기 위해서, 출력 신호의 목표 주파수에 대한 수정 발진기 소스의 주파수 드리프트의 영향을 보상할 필요가 있다. 주파수 제어 워드는 출력 신호의 목표 주파수를 제어하는데 사용될 수 있고, 그에 의해, 출력 신호의 목표 주파수에 대한 보상을 구현하기 위해, 수정 발진기 소스의 주파수 드리프트에 따라 주파수 제어 워드가 변경될 수 있다.
예를 들어, 제어 회로(11)는 수정 발진기 드리프트의 영향 파라미터를 취득하고 영향 파라미터에 기초하여 주파수 제어 워드를 생성하도록 구성된다. 즉, 주파수 제어 워드는 수정 발진기 드리프트의 영향 파라미터에 따라 변할 수 있다. 수정 발진기 드리프트의 영향 파라미터가 변하면, 그에 따라 주파수 제어 워드가 변한다.
예를 들어, 입력 신호 및 출력 신호는 둘 다 펄스 신호들이다.
예를 들어, 주파수 제어 워드는 출력 신호의 목표 주파수를 제어하는데 사용된다. 신호 조정 회로(12)는 상이한 장치들의 시간 동기화 정밀도의 요건들을 충족시키기 위해, 주파수 제어 워드 및 입력 신호의 초기 주파수에 기초하여 출력 신호를 생성하고, 생성된 출력 신호의 주파수를 목표 주파수로 만들 수 있다. 예를 들어, 동일한 초기 주파수와 관련하여, 주파수 제어 워드가 변하면, 목표 주파수도 그에 따라 변하여, 동일한 초기 주파수를 갖는 입력 신호들이 상이한 목표 주파수들을 갖는 출력 신호들로 변환될 수 있어 상이한 전자 장치들의 요건들을 충족시킬 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 신호 생성 회로(100)는 파라미터 취득 회로(13)를 추가로 포함한다. 파라미터 취득 회로(13)는 수정 발진기 드리프트의 영향 파라미터를 검출하여, 수정 발진기 드리프트의 영향 파라미터로 인한 출력 신호의 목표 주파수에 대한 영향을 보상하도록 구성된다.
예를 들어, 수정 발진기 드리프트의 영향 파라미터로 인해, 주파수 소스에 의해 생성된 입력 신호의 초기 주파수는 상이한 조건에서 변한다. 예를 들어, 수정 발진기 드리프트에 영향을 주는 인자들은 주위 온도 및 주파수 소스의 에이징 등을 포함할 수 있다. 예를 들어, 일부 예들에서, 초기 주파수의 주파수 오차는 주위 온도의 영향으로 인해 ±10 ppm에 도달할 수 있다. 주파수 소스의 에이징에 의해 영향을 받은 경우, 주파수 소스에 의해 생성된 입력 신호의 초기 주파수의 주파수 오차는 시간의 경과에 따라 증가하고 점진적으로 축적된다. 본 개시내용의 실시예에서, 수정 발진기 드리프트의 영향 파라미터를 검출하고, 수정 발진기 드리프트의 영향 파라미터에 기초하여, 주파수 제어 워드가 생성되고, 그 후 신호 조정 회로(12)는 주파수 제어 워드에 기초하여 보상된 출력 신호를 생성할 수 있다. 즉, 출력 신호의 목표 주파수는 사용자에 의해 미리 설정된 주파수에 더 가깝거나 심지어 동일하여, 수정 발진기 드리프트의 영향 파라미터에 의해 야기되는 출력 신호의 목표 주파수의 오차를 보상한다. 따라서, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로(100)는 출력 신호에 대한 주파수 보상을 구현하고, 출력 신호의 주파수 오차를 보정하고, 주파수 소스의 물리적 구조를 변경하지 않고 네트워크 내의 각각의 장치들의 시간 동기화 정밀도를 향상시킬 수 있다.
제조 오차의 영향으로 인해, 주파수 소스에 의해 생성된 입력 신호의 초기 주파수는 출력 신호의 목표 주파수에 영향을 주기 위해 고정된 제조 오차를 가질 수 있다는 점에 유의해야 한다. 따라서, 수정 발진기 드리프트에 영향을 주는 인자들은 제조 오차 등을 추가로 포함할 수 있으며, 이는 본 개시내용에서 제한되지 않을 것이다.
예를 들어, 일부 예들에서, 도 5에 도시된 바와 같이, 수정 발진기 드리프트의 영향 파라미터는 온도 파라미터 T0를 포함한다. 파라미터 취득 회로(13)는 온도 검출 서브-회로(131)를 포함한다. 온도 검출 서브-회로(131)는 주위 온도에 의해 야기되는 출력 신호의 목표 주파수에서의 오차를 보상하기 위해 온도 파라미터 T0를 검출하도록 구성된다.
예를 들어, 온도 검출 서브-회로(131)는 온도 검출기 및 제1 카운터를 포함할 수 있다. 온도 검출기는 주위 온도를 검출하도록 구성되고, 온도 파라미터 T0는 주위 온도를 포함할 수 있다. 제1 카운터는 주위 온도 및 기준 온도에 기초하여 주파수 변화량을 기록하도록 구성된다.
예를 들어, 온도 파라미터와 주파수 변화량 사이의 관계는 비선형이지만, 본 개시내용의 실시예들은 이에 제한되지 않고, 특수 온도 센서는 또한 온도 파라미터와 주파수 변화량 사이의 선형 비례 관계를 출력할 수 있다. 예를 들어, 본 개시내용에서, 온도 파라미터와 주파수 변화량 사이의 관계는 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00004
여기서 Δf는 주파수 변화량을 표시하고; r, p, d 및 g는 모두 상수이고; ΔT는 주위 온도와 기준 온도 사이의 차이를 표시하고, ΔT=T1-T2이고; T1은 주위 온도를 표시하고; T2는 기준 온도를 표시하며; n은 양의 정수이다. 예를 들어, 기준 온도는 25℃, 즉 T2=25일 수 있다. 그러나, 본 개시내용의 실시예들은 이에 제한되지 않고, 기준 온도는 또한 다른 값을 가질 수 있으며, 이는 본 개시내용에서 제한되지 않을 것이다.
예를 들어, 온도 계수들 r, p, d 및 g의 값들은 실제 상황들에 따라 구체적으로 설정될 수 있다. 전술한 관계에서의 온도 계수들의 수는 n과 상관된다. 온도 파라미터와 주파수 변화량 사이의 관계가 2차 비선형 관계이면, n은 2이고, 이 경우, 온도 파라미터와 주파수 변화량 사이의 관계는 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00005
따라서, 3개의 온도 계수, 즉, r, p 및 g만이 전술한 관계에 포함된다. n이 다른 값들을 채택하는 경우, 전술한 관계에서의 온도 계수들의 수는 또한 그에 따라 변경될 것이다.
예를 들어, 주파수 변화량은 신호 조정 회로(12)에 의해 생성된 출력 신호의 목표 주파수의 변화량을 나타내는데, 즉, 주파수 변화량은 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00006
여기서 f1는 현재 주위 온도에서의 출력 신호의 목표 주파수를 표시하고, f2는 기준 온도에서의 출력 신호의 목표 주파수를 표시한다.
예를 들어, 주파수 제어 워드와 주파수 변화량 사이의 관계는 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00007
(1)
여기서, FN은 주파수 제어 워드를 표시하고; FTO는 기준 온도에 대응하는 기준 주파수 제어 워드(기준 온도에서의 주파수 제어 워드)를 표시하며; fΔ는 기준 시간 단위의 주파수를 표시한다. 기준 주파수 제어 워드 FTO는 미리 검출되어 전자 장치의 메모리에 저장될 수 있다. 예를 들어, 제어 회로는 수학식 (1)에 따라 주위 온도에 기초하여 주파수 제어 워드를 생성하도록 구성될 수 있다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로에서, 온도 검출기는 주위 온도를 검출할 수 있고, 온도 파라미터를 제어 회로(11)에 실시간으로 피드백할 수 있으며; 제어 회로(11)는 온도에 의해 야기되는 출력 신호의 목표 주파수의 주파수 오차에 대해 실시간으로 보상하기 위해, 온도 파라미터에 기초하여 실시간으로 주파수 제어 워드를 조정할 수 있다.
예를 들어, 다른 예들에서, 도 5에 도시된 바와 같이, 수정 발진기 드리프트의 영향 파라미터는 에이징 파라미터 A0를 포함한다. 파라미터 취득 회로(13)는 에이징 판독 서브-회로(132)를 포함할 수 있다. 에이징 판독 서브-회로(132)는 수정 발진기 소스의 에이징 파라미터 A0를 판독하여, 주파수 소스의 에이징에 의해 야기되는 출력 신호의 목표 주파수에서의 오차를 보상하도록 구성된다.
예를 들어, 에이징 판독 서브-회로(132)는 에이징 판독 엘리먼트 및 제2 카운터를 포함할 수 있다. 에이징 판독 엘리먼트는 수정 발진기 소스의 에이징 레이트를 판독하고, 수정 발진기 소스의 에이징 레이트에 대응하는 기준 시간을 판독하도록 구성되고; 에이징 파라미터는 에이징 레이트 및 기준 시간을 포함한다. 제2 카운터는 기준 시간의 양을 기록하도록 구성된다.
에이징 레이트는 수정 발진기 소스 자체의 본질에 의해 결정되고, 에이징 레이트는 수정 발진기 소스를 사용하는 동안 고정된 값으로 간주될 수 있다는 점에 유의해야 한다. 에이징 레이트는 수정 발진기 소스를 생성하는 제조자에 의해 제공될 수 있고; 에이징 레이트는 전자 장치의 메모리에 저장될 수 있으며; 에이징 레이트와 같은 파라미터가 요구될 때, 에이징 판독 엘리먼트에 의해 전자 장치의 메모리로부터 직접 판독된다.
예를 들어, 수정 발진기 소스의 에이징 레이트는 ppm(parts per million) 또는 ppb(parts per million)로 표현될 수 있다. 예를 들어, 수정 발진기 소스의 에이징 레이트가 ±5 ppm/년이면, 이것은 1년 내에 수정 발진기 소스에 의해 생성된 신호의 주파수의 오차값이 ±5 ppm 이내임을 나타내고; 수정 발진기 소스의 에이징 레이트가 ±1 ppm/달인 경우, 이것은 1개월 내에 수정 발진기 소스에 의해 생성된 신호의 주파수의 오차값이 ±1 ppm 이내임을 나타낸다.
예를 들어, 기준 시간은 에이징 레이트와 관련된다. 수정 발진기 소스의 에이징 레이트의 단위 시간이 1년이면, 예를 들어, 수정 발진기 소스의 에이징 레이트는 ±5 ppm/년이고, 기준 시간은 1년이고; 수정 발진기 소스의 에이징 레이트의 단위 시간이 한 달이면, 예를 들어, 수정 발진기 소스의 에이징 레이트는 ±1 ppm/달이고, 기준 시간은 한 달이다.
예를 들어, 주파수 제어 워드와 에이징 파라미터 간의 관계는 다음과 같이 표현될 수 있다:
FN=FAO·(1+γ) (2)
여기서, FN는 주파수 제어 워드를 표시하고, FAO는 기준 주파수 제어 워드를 표시하고, γ는 에이징 파라미터의 곱을 표시하고, γ=ν·t이고, ν는 에이징 레이트를 표시하고, t는 기준 시간의 양을 표시하고, t는 자연수, 즉 0, 1, 2 ...이다. 기준 주파수 제어 워드 FAO는 주파수 소스의 초기 사용에 대응하는 주파수 제어 워드를 나타낼 수 있고, 기준 주파수 제어 워드 FAO는 미리 검출되어 전자 장치의 메모리에 저장될 수 있다. 예를 들어, 제어 회로는 수학식 (2)에 따른 에이징 레이트에 기초하여 주파수 제어 워드를 생성하도록 구성될 수 있다.
예를 들어, 에이징 레이트의 단위 시간이 1년인 경우, 즉 기준 시간이 1년인 경우, 주파수 소스(200)가 1년 미만 동안 사용되는 경우, t는 0이고; 주파수 소스(200)가 1년 초과 2년 미만 동안 사용되는 경우, t는 1이고; 기타 등등이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 신호 생성 회로에서, 에이징 판독 서브-회로(132)는 주파수 제어 워드에 대한 에이징 보정을 수행하기 위해, 에이징 파라미터 A0를 미리 결정된 시간 간격마다 제어 회로(11)로 송신할 수 있다. 미리 결정된 시간은 10일, 한 달, 1년 등일 수 있다. 예를 들어, 미리 결정된 시간은 기준 시간과 동일할 수 있다. 예를 들어, 기준 시간이 1년이면, 미리 결정된 시간은 1년일 수도 있는데, 즉, 주파수 제어 워드는 격년으로 에이징 보정을 받는다.
일부 실시예들에서, 파라미터 취득 회로(13)는 출력 신호에 대한 주위 온도 및 주파수 소스 에이징의 영향들을 동시에 보상하기 위해, 온도 검출 서브-회로(131) 및 에이징 판독 서브-회로(132) 둘 다를 동시에 포함할 수 있다는 점에 유의해야 한다.
예를 들어, 도 5에 도시된 바와 같이, 제어 회로(11)는 계산 서브-회로(111) 및 출력 서브-회로(112)를 포함할 수 있다. 계산 서브-회로(111)는 파라미터 취득 회로(13)로부터의 수정 발진기 드리프트의 영향 파라미터(예를 들어, 영향 파라미터는 에이징 파라미터 A0 및 온도 파라미터 T0 등을 포함함)를 취득하고, 수정 발진기 드리프트의 영향 파라미터에 기초하여 주파수 제어 워드 F를 생성하도록 구성된다. 출력 서브-회로(112)는 주파수 제어 워드 F를 신호 조정 회로(12)에 출력하도록 구성된다.
예를 들어, 계산 서브-회로(111)는 전술한 수학식 (1) 및/또는 수학식 (2)에 따라 주파수 제어 워드를 계산할 수 있다.
예를 들어, 출력 서브-회로(112)는 클록 신호의 제어 하에서 계산 서브-회로(111)에 의해 계산된 주파수 제어 워드 F를 신호 조정 회로(12)에 출력할 수 있다.
예를 들어, 제어 회로(11)는 하드웨어 회로에 의해 구현될 수 있다. 예를 들어, 계산 서브-회로(111) 및 출력 서브-회로(112)는 하드웨어 회로들에 의해 구현될 수 있다. 계산 서브-회로(111)는 트랜지스터들, 저항기들, 커패시터들 및 증폭기들과 같은 엘리먼트들에 의해 구성될 수 있다. 출력 서브-회로(112)는 트리거와 같은 엘리먼트들에 의해 구성될 수 있다. 물론, 제어 회로(11)의 기능은 소프트웨어에 의해서도 구현될 수 있다. 예를 들어, 계산 서브-회로(111) 및 출력 서브-회로(112)의 기능들도 소프트웨어로 구현될 수 있다. 예를 들어, 메모리에 저장된 명령어들 및 데이터는 계산 서브-회로(111) 및 출력 서브-회로(112)의 기능들을 구현하기 위해 프로세서에 의해 실행될 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 신호 조정 회로(12)는 기준 시간 단위 생성 서브-회로(121) 및 주파수 조정 서브-회로(122)를 포함할 수 있다. 기준 시간 단위 생성 서브-회로(121)는 초기 주파수 fc를 갖는 입력 신호를 수신하고, 초기 주파수에 기초하여 기준 시간 단위 Δ를 생성하고 출력하도록 구성된다. 주파수 조정 서브-회로(122)는 주파수 제어 워드 F 및 기준 시간 단위 Δ에 기초하여 목표 주파수 fTAF-DPS를 갖는 출력 신호를 생성하고 출력하도록 구성된다.
도 6a는 본 개시내용의 적어도 일 실시예에 의해 제공되는 기준 시간 단위 생성 서브-회로의 개략적인 구조도를 도시하고; 도 6b는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 다른 기준 시간 단위 생성 서브-회로의 개략적인 구조도를 도시하며; 도 7은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 균일하게 이격된 위상들을 갖는 K개의 기준 출력 신호의 개략도를 도시한다.
예를 들어, 기준 시간 단위 생성 서브-회로(121)는 균일하게 이격된 위상들을 갖는 K개의 기준 출력 신호 및 기준 시간 단위를 초기 주파수에 기초하여 생성하고 출력하도록 구성된다. 기준 시간 단위 생성 서브-회로(121)는 위상 동기 루프(PLL) 또는 지연 동기 루프(DLL)를 포함할 수 있다.
예를 들어, 일부 예들에서, 기준 시간 단위 생성 서브-회로(121)는 PLL을 포함할 수 있다. 도 6a에 도시된 바와 같이, 기준 시간 단위 생성 서브-회로(121)는 전압 제어 발진기(VCO)(1211), 제1 위상 동기 루프 회로(1212) 및 K개의 출력 단자(1213)를 포함할 수 있다. 전압 제어 발진기(1211)는 미리 결정된 발진 주파수에서 발진하도록 구성되고; 제1 위상 동기 루프 회로(1212)는 전압 제어 발진기(1211)의 출력 주파수를 기준 출력 주파수에 고정하도록 구성되고; K개의 출력 단자(1213)는 균일하게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성되고, K는 1보다 큰 양의 정수, 예를 들어, K=16, 32, 128 또는 다른 수치 값이다.
예를 들어, 기준 시간 단위는 Δ로 표시될 수 있고, 기준 출력 주파수는 fd로 표시될 수 있다. 도 7에 도시된 바와 같이, 기준 시간 단위 Δ는 K개의 출력 단자(1213)에 의해 출력되는 임의의 2개의 인접 출력 신호들 사이의 시간 범위이다. 기준 시간 단위 Δ는 통상적으로 다단 전압 제어 발진기(1211)에 의해 생성된다. 전압 제어 발진기(1211)에 의해 생성되는 신호의 주파수 fvco는 제1 위상 동기 루프 회로(1212)에 의해 알려진 기준 출력 주파수 fd, 즉, fd=fvco에 고정될 수 있다.
예를 들어, 기준 시간 단위 Δ는 아래의 수학식을 사용하여 계산될 수 있다:
Δ=Td/K=1/(K·fd) (3)
여기서, Td는 다단 전압 제어 발진기(1211)에 의해 생성되는 신호의 기간을 표시한다. fΔ는 기준 시간 단위의 주파수를 표시하는데, 즉, fΔ=1/Δ=K·fd이다.
예를 들어, 제1 위상 동기 루프 회로(1212)는 위상 및 주파수 검출기(PFD), 루프 필터(LPF) 및 주파수 분할기(N)를 포함한다. 예를 들어, 본 개시내용의 실시예에서, 첫째로, 초기 주파수를 갖는 입력 신호는 위상 및 주파수 검출기에 입력될 수 있고, 그 후 루프 필터에 진입하고, 다음으로 전압 제어 발진기에 진입하며, 마지막으로 전압 제어 발진기에 의해 생성된 미리 결정된 발진 주파수 fvco를 갖는 신호는 주파수 분할 신호의 주파수 분할 주파수 fvco/N를 획득하기 위해 주파수 분할기에 의해 분할되는 그 주파수를 가질 수 있고; 주파수 분할 주파수 fvco/N는 위상 및 주파수 검출기에 피드백되고, 위상 및 주파수 검출기는 입력 신호의 초기 주파수 fc와 주파수 분할 주파수 fvco/N를 비교하도록 구성되고; 초기 주파수 fc와 주파수 분할 주파수 fvco/N가 주파수 및 위상 면에서 동일할 때, 이 둘 사이의 오차는 0이고, 이 경우에, PLL은 고정 상태(locked state)에 있게 된다.
루프 필터는 저역 통과 필터일 수 있다는 점에 유의해야 한다. 주파수 분할기의 주파수 분할 계수는 N이고, N은 실수이고, N은 1 이상이다.
예를 들어, 기준 출력 주파수 fd는 초기 주파수 fc와 관련된다. 예를 들어, 전압 제어 발진기(1211)에 의해 생성된 신호의 주파수 fvco와 초기 주파수 fc 사이의 관계는 fvco=N×fc과 같이 표현될 수 있고; fd=fvco이기 때문에, 기준 시간 단위 Δ는 Δ=Td/K=1/(K·fd)=1/(K·N·fc)과 같이 표현될 수 있다. 주파수 분할 계수 N이 1인 경우, fvco=fc이고; 한편, fd=fvco이기 때문에, 기준 출력 주파수 fd는 초기 주파수 fc와 동일할 수 있는데, 즉, fd=fc이다.
예를 들어, 다른 예들에서, 기준 시간 단위 생성 서브-회로(121)는 DLL을 포함할 수 있다. DLL은 DLL이 임의의 칩 및 회로에 쉽게 통합될 수 있도록 CMOS 기술을 사용함으로써 구현될 수 있으며, 이는 신호 생성 회로의 비용을 감소시키고 효율을 향상시킨다. 예를 들어, 도 6b에 도시된 바와 같이, 기준 시간 단위 생성 서브-회로(121)는 전압 제어 지연기(1214), 제2 위상 동기 루프 회로(1215) 및 K개의 출력 단자(1213)를 포함한다. 전압 제어 지연기(1214)는 하나 이상의 캐스케이드된 지연 유닛을 포함할 수 있고, 제2 위상 동기 루프 회로(1215)의 입력 신호 및 출력 신호에 기초하여 지연 신호를 생성하도록 구성되고; 제2 위상 동기 루프 회로(1215)는 입력 신호 및 지연 신호에 기초하여 전압 제어 지연기(1214)의 출력 주파수를 기준 출력 주파수에 고정하도록 구성되며; K개의 출력 단자(1213)는 균일하게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성되고, K는 1보다 큰 양의 정수이다.
예를 들어, 도 6b에 도시된 바와 같이, 제2 위상 동기 루프 회로(1215)는 위상 및 주파수 검출기(PFD), 전하 펌프(도시되지 않음) 및 루프 필터(LPF) 등을 포함할 수 있다. 위상 및 주파수 검출기는 입력 신호의 초기 주파수 fc와 피드백되는 지연 신호의 주파수 fdb 사이의 위상차를 검출하고, 위상차를 전하 펌프에 출력하도록 구성되고; 전하 펌프는 위상차에 기초하여 위상차에 비례하는 전압 신호를 출력하고, 전압 신호를 루프 필터에 출력하도록 구성되며; 루프 필터는 전압 제어 지연기(1214)를 제어하기 위한 제어 전압 Vcom을 획득하기 위해, 전압 신호의 더 높은 고조파를 필터링하도록 구성된다.
예를 들어, 지연 유닛은 2-대-1 멀티플렉싱 게이트 회로(MUX2_1) 등을 포함할 수 있다. 지연 유닛의 지연 시간은 제어 전압 Vcom에 따라 변할 수 있고; 예를 들어, 지연 유닛의 제어 전압은 Vcom이고, 지연 시간은 Tvcol이고, Vcom은 Tvcol에 비례한다.
예를 들어, 기준 출력 주파수는 fd로 표시되고, 기준 시간 단위는 Δ로 표시된다. 기준 시간 단위 Δ는 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위이고, Δ=1/(K·fd)이다. 기준 출력 주파수 fd는 초기 주파수 fc와 동일하여, △=1/(K·fc)이 된다.
예를 들어, 주파수 소스(200)에 의해 생성된 입력 신호의 초기 주파수는 fc이고, 기준 출력 주파수 fd가 초기 주파수 fc와 동일한 경우, 즉, fd=fc이면, 입력 신호의 시간 입도는 1/fd이고; 주파수 소스에 의해 출력되는 입력 신호의 초기 주파수 fc가 신호 생성 회로(100)에 의해 조정된 후에, 목표 주파수 fTAF-DPS를 갖는 출력 신호가 획득될 수 있고; 출력 신호의 시간 입도는 Δ이고, 즉, 1/(K·fd)이고, K는 1보다 큰 양의 정수이다. 출력 신호의 시간 입도 1/(K·fd)는 입력 신호의 시간 입도 1/fd보다 작아서, 신호 생성 회로를 포함하는 전자 장치는 더 높은 시간 동기화 정밀도 및 더 나은 동작 조정을 갖는다. 예를 들어, 일례에서, 주파수 소스(200)에 의해 생성된 입력 신호의 초기 주파수는 fc=20 MHz이고, 따라서 입력 신호의 시간 입도는 50 ns이고, 주파수 입도는 5×10-8이다. 신호 생성 회로가 입력 신호를 처리하여 출력 신호를 획득한 후, 출력 신호의 시간 입도는 Δ이고, 주파수 입도는 1/(K·fc)이다. Δ는 매우 작을 수 있고, 예를 들어, K가 1024인 경우, Δ는 48.8 ps이고, 따라서 출력 신호의 시간 입도는 48.8 ps이고, 출력 신호의 주파수 입도는 4.9×10-11이다. 따라서, 입력 신호와 비교하여, 출력 신호는 시간 입도 및 주파수 입도를 가지며, 이는 둘 다 K(즉, 1024)배만큼 증가된다.
입력 신호 및 출력 신호의 시간 입도와 주파수 입도 사이의 대응은 아래의 표 1에 도시된 바와 같을 수 있다.
입력 신호 출력 신호
fc 시간 입도 주파수 입도 K=128 K=1024
시간 입도 주파수 입도 시간 입도 주파수 입도
1 MHz 1 us 10-6 7.8 ns 7.8×10-9 977 ps 9.8×10-10
10 MHz 100 ns 10-7 781 ps 7.8×10-10 97.7 ps 9.8×10-11
20 MHz 50 ns 5×10-8 390 ps 3.9×10-10 48.8 ps 4.9×10-11
본 개시내용에 따른 신호 생성 회로가 입력 신호를 조정한 후, 출력 신호가 획득될 수 있고; 출력 신호의 목표 주파수는 입력 신호의 초기 주파수보다 크기 때문에, 출력 신호의 시간 입도 및 주파수 입도 양쪽 모두가 향상되게 된다는 것을 상기 표 1로부터 알 수 있다.
도 6a 및 도 6b에 도시된 회로 구조들은 기준 시간 단위 생성 서브-회로(121)의 예시적인 구현들일 뿐이라는 점에 유의해야 한다. 기준 시간 단위 생성 서브-회로(121)의 구조는 이에 제한되지 않거나, 또는 다른 회로 구조들에 의해 구성될 수도 있으며, 이는 본 개시내용에서 제한되지 않을 것이다.
도 8은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 주파수 조정 서브-회로의 개략적인 블록도를 도시한다; 도 9는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 주파수 조정 서브-회로의 작동 원리의 개략도이다.
예를 들어, 도 8에 도시된 바와 같이, 주파수 조정 서브-회로(122)는 제1 입력 모듈(1221), 제2 입력 모듈(1222) 및 출력 모듈(1223)을 포함한다. 제1 입력 모듈(1221)은 균일하게 이격된 위상들을 갖는 K개의 기준 출력 신호 및 기준 시간 단위 생성 서브-회로(121)로부터의 기준 시간 단위를 수신하도록 구성된다. 제2 입력 모듈(1222)은 제어 회로(11)로부터 주파수 제어 워드를 수신하도록 구성된다. 출력 모듈(1223)은 주파수 제어 워드와 기준 시간 단위에 매칭되는 목표 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된다.
예를 들어, 주파수 조정 서브-회로(122)는 시간-평균-주파수 직접 주기 합성기(TAF-DPS)를 포함할 수 있다. 시간-평균-주파수 직접 주기 합성(TAF-DPS) 기술은 임의의 주파수의 펄스 신호를 생성할 수 있는 최근의 주파수 합성 기술이다. 즉, TAF-DPS는 작은 주파수 입도의 미세한 주파수 조정을 구현할 수 있다. 또한, 각각의 개별 펄스가 직접 구성되기 때문에, TAF-DPS의 출력 주파수는 순간적으로, 즉 주파수 스위칭의 빠른 속도로 변경될 수 있다. 실험들은 TAF-DPS의 주파수 입도가 수 ppb(parts per billion)에 도달할 수 있다는 것을 보여주었다. 임의의 주파수 및 고속 주파수 스위칭의 생성은 종래의 주파수 소스를 통한 TAF-DPS의 주요 이점들이다. TAF-DPS는 본 개시내용의 실시예에 따른 주파수 조정 서브-회로(122)의 특정 구현일 수 있다.
따라서, 본 개시내용의 실시예에 의해 제공되는 신호 생성 회로의 이점들은 다음을 포함하지만, 이에 제한되지 않는다:
(1) 저비용 및 구현의 융통성. TAF-DPS-기반 주파수 보상기는 완전히 디지털 방식으로 설계되어 HDL 인코딩에 의해 프로그램가능 로직 디바이스(예를 들어, FPGA)로 버닝될 수 있으며, 주파수 보상기의 파라미터는 또한 언제든지 편리하게 리셋될 수 있다. 따라서, 주파수 보상기의 기능들은 특수 전용 회로없이 일반적인 FPGA 또는 다른 프로그램가능 디바이스에 의해 구현될 수 있다. 물론, ASIC는 주파수 보상기의 기능들을 구현하기 위해 이용될 수도 있다.
(2) 높은 정밀도. TAF-DPS에 의해 출력되는 펄스 신호의 주파수/기간은 정밀하게 제어될 수 있고, 그 주파수 해상도는 ppb(parts per billion) 레벨에 도달할 수 있어서, 시간 동기화 정밀도가 효과적으로 향상될 수 있다.
예를 들어, TAF-DPS는 프로그램가능 로직 디바이스(예를 들어, ASIC 또는 FPGA)에 의해 구현될 수 있다. 대안적으로, TAF-DPS는 종래의 아날로그 회로 디바이스에 의해 구현될 수 있다. 본 개시내용은 이 양태에서 제한이 없다.
이하, TAF-DPS에 기초한 주파수 조정 서브-회로의 작동 원리가 도 9를 참조하여 설명될 것이다.
예를 들어, 도 9에 도시된 바와 같이, TAF-DPS(510)에 기초한 주파수 조정 서브-회로(122)는 2개의 입력: 기준 시간 단위(520) 및 주파수 제어 워드(530)를 갖는다. 주파수 제어 워드(530)는 F로 표시되고, F=I+r이며, 여기서 I는 1보다 큰 정수이고, r은 분수이다.
예를 들어, TAF-DPS(510)은 출력 CLK(550)를 갖는다. CLK(550)는 합성된 시간-평균-주파수 클록 신호이다. 본 개시내용의 적어도 하나의 실시예에서, CLK(550)는 단지 목표 주파수를 갖는 출력 신호이다. 기준 시간 단위(520)에 따르면, TAF-DPS(510)는 2개의 타입의 기간, 즉, 제1 기간 TA=I·Δ과 제2 기간 TB=(I+1)·Δ를 생성할 수 있다. 출력 CLK(550)는 클록 펄스 트레인(540)이고, 클록 펄스 트레인(540)은 인터리빙 방식으로 제1 기간 TA(541) 및 제2 기간 TB(542)에 의해 구성된다. 분수 r은 제2 기간 TB의 발생 확률을 제어하는데 사용되고, 따라서, r은 또한 제1 기간 TA의 발생 확률을 결정할 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 출력 신호 CLK(550)의 기간 TTAF-DPS은 아래 수학식에 의해 표현될 수 있다:
TTAF-DPS=(1-r)·TA+r·TB
=TA+r·(TB-TA)=TA+r·△=I·△+r·△=(I+r)·△.
따라서, 주파수 제어 워드(530)가 F=I+r이면, 아래 수학식이 도출될 수 있다:
TTAF-DPS=F·△ (4)
TAF-DPS(510)에 의해 출력되는 출력 신호 CLK의 기간 TTAF-DPS은 주파수 제어 워드(530)에 선형으로 비례한다는 것을 상기 수학식 (4)로부터 알 수 있다. 주파수 제어 워드(530)가 변경되면, TAF-DPS(510)에 의해 출력되는 출력 신호의 기간 TTAF-DPS도 동일한 방식으로 변경될 것이다.
또한, 기간 T가 주파수 f에 반비례하기 때문에, 미리 정해진 조건이 충족되면, 예를 들어, 주파수 제어 워드(530)의 변화량이 매우 작으면(미리 정해진 임계값 미만이면), 출력 신호의 목표 주파수도 대략 선형 방식으로 주파수 제어 워드(F)의 파형 변화를 따를 수 있다. 제어 회로(11)는 수정 발진기 드리프트의 영향 파라미터에 기초하여 주파수 제어 워드를 생성할 수 있고, TAF-DPS(510)는 주파수 제어 워드에 기초하여 목표 주파수를 갖는 출력 신호를 생성한다. 목표 주파수는 주파수 제어 워드에 대응하고, 목표 주파수는 주파수 제어 워드를 조정함으로써 조정될 수 있고; 주파수 제어 워드가 온도 파라미터 및 에이징 파라미터에 기초하여 보상된 후에, 목표 주파수도 그에 따라 보상된다.
예를 들어, 전술한 수학식 (3) 및 수학식 (4)에 기초하여, 목표 주파수는 다음과 같이 표현된다:
fTAF-DPS=1/TTAF-DPS=1/(F·△)=(K·fd)/F
여기서, fTAF-DPS는 목표 주파수를 표시하고, F는 주파수 제어 워드를 표시한다. 예를 들어, 주파수 조정 서브-회로는 이 수학식에 따라 주파수 제어 워드 및 기준 시간 단위에 기초하여 목표 주파수를 결정하도록 구성될 수 있다.
도 10a는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 주파수 조정 서브-회로의 개략적인 구조도이고; 도 10b는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 다른 주파수 조정 서브-회로의 개략적인 구조도이다.
이하에서, TAF-DPS의 회로 구조가 도 10a 및 도 10b를 참조하여 설명될 것이다.
예를 들어, 도 10a에 도시된 바와 같이, 일부 실시예들에서, 제1 입력 모듈(1221)은 K→1 멀티플렉서(711)를 포함한다. K→1 멀티플렉서(711)는 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호를 수신하기 위한 복수의 입력 단자, 제어 입력 단자, 및 출력 단자를 갖는다.
예를 들어, 출력 모듈(1223)은 트리거 회로(730)를 포함한다. 트리거 회로(730)는 펄스 트레인을 생성하도록 구성된다. 펄스 트레인은 예를 들어, 인터리빙 방식으로 제1 기간 TA의 펄스 신호 및 제2 기간 TB의 펄스 신호에 의해 구성된다. 트리거 회로(730)는 D 트리거, 인버터 및 출력 단자를 포함한다. D 트리거는 데이터 입력 단자, K→1 멀티플렉서(711)의 출력 단자로부터의 출력을 수신하기 위한 클록 입력 단자, 및 제1 클록 신호 CLK1를 출력하기 위한 출력 단자를 포함한다. 인버터는 제1 클록 신호 CLK1을 수신하기 위한 인버터 입력 단자 및 제2 클록 신호 CLK2를 출력하기 위한 인버터 출력 단자를 포함한다. 트리거 회로(730)의 출력 단자는 제1 클록 신호 CLK1을 목표 주파수를 갖는 출력 신호 Sout로서 출력하도록 구성된다.
예를 들어, 제1 클록 신호 CLK1은 펄스 트레인을 포함한다. 제2 클록 신호 CLK2는 D 트리거의 데이터 입력 단자에 결합된다.
예를 들어, 제2 입력 모듈(1222)은 로직 제어 회로(740)를 포함한다. 로직 제어 회로(740)는 제어 회로(11)에 의해 출력된 주파수 제어 워드 F를 수신하기 위한 입력 단자, 제1 클록 신호 CLK1을 수신하기 위한 클록 입력 단자, 및 제1 입력 모듈(1221)의 K→1 멀티플렉서의 제어 입력 단자에 결합된 출력 단자를 포함한다.
예를 들어, 도 10b에 도시된 바와 같이, 다른 실시예들에서, 제1 입력 모듈(1221)은 제1 K→1 멀티플렉서(721), 제2 K→1 멀티플렉서(723), 및 2→1 멀티플렉서(725)를 포함한다. 제1 K→1 멀티플렉서(721) 및 제2 K→1 멀티플렉서(723)는 각각 균일하게 이격된 위상들을 갖는 K개의 신호를 수신하기 위한 복수의 입력 단자, 제어 입력 단자 및 출력 단자를 포함한다. 2→1 멀티플렉서(725)는 제어 입력 단자, 출력 단자, 제1 K→1 멀티플렉서(721)의 출력을 수신하기 위한 제1 입력 단자, 및 제2 K→1 멀티플렉서(723)의 출력을 수신하기 위한 제2 입력 단자를 포함한다.
예를 들어, 도 10b에 도시된 바와 같이, 출력 모듈(1223)은 트리거 회로를 포함한다. 트리거 회로는 펄스 트레인을 생성하도록 구성된다. 트리거 회로는 D 트리거(761), 인버터(763) 및 출력 단자(762)를 포함한다. D 트리거(761)는 데이터 입력 단자, 2→1 멀티플렉서(725)의 출력 단자로부터의 출력을 수신하기 위한 클록 입력 단자, 및 제1 클록 신호 CLK1을 출력하기 위한 출력 단자를 포함한다. 인버터(763)는 제1 클록 신호 CLK1을 수신하기 위한 입력 단자, 및 제2 클록 신호 CLK2를 출력하기 위한 출력 단자를 포함한다. 트리거 회로의 출력 단자(762)는 제1 클록 신호 CLK1를 목표 주파수를 갖는 출력 신호 Sout로서 출력하도록 구성된다.
예를 들어, 제1 클록 신호 CLK1은 2→1 멀티플렉서(725)의 제어 입력 단자에 결합되고, 제2 클록 신호 CLK2는 D 트리거(761)의 데이터 입력 단자에 결합된다.
예를 들어, 도 10b에 도시된 바와 같이, 제2 입력 모듈(1222)은 제1 논리 제어 회로(70) 및 제2 논리 제어 회로(74)를 포함한다. 제1 논리 제어 회로(70)는 제1 가산기(701), 제1 레지스터(703), 및 제2 레지스터(705)를 포함한다. 제2 논리 제어 회로(74)는 제2 가산기(741), 제3 레지스터(743), 및 제4 레지스터(745)를 포함한다.
제1 가산기(701)는 제1 레지스터(703)에 저장된 주파수 제어 워드(F) 및 최상위 비트(예를 들어, 5 비트)를 가산하고, 그 후 가산 결과를 제2 클록 신호 CLK2의 상승 에지에서 제1 레지스터(703)에 저장하거나; 또는, 제1 가산기(701)는 주파수 제어 워드(F) 및 제1 레지스터(703)에 저장된 모든 정보를 가산하고, 그 후 제2 클록 신호 CLK2의 상승 에지에서 가산 결과를 제1 레지스터(703)에 저장한다. 다음 제2 클록 신호 CLK2의 상승 에지에서, 제1 레지스터(703)에 저장된 최상위 비트는 제2 레지스터(705)에 저장될 것이고, K개의 다상 입력 신호들 중 하나의 신호를 제1 K→1 멀티플렉서(721)의 제1 출력 신호로서 선택하기 위한 제1 K→1 멀티플렉서(721)의 선택 신호로서 사용될 것이다.
제2 가산기(741)는 주파수 제어 워드(F)와 제1 레지스터(703)에 저장된 최상위 비트를 가산하고, 그 후 가산 결과를 제2 클록 신호 CLK2의 상승 에지에서 제3 레지스터(743)에 저장한다. 다음 제1 클록 신호 CLK1의 상승 에지에서, 제3 레지스터(743)에 저장된 정보는 제4 레지스터(745)에 저장되고, K개의 다상 입력 신호들로부터의 하나의 신호를 제2 K→1 멀티플렉서(723)의 제2 출력 신호로서 선택하기 위한 제2 K→1 멀티플렉서(723)의 선택 신호로서 사용될 것이다.
2→1 멀티플렉서(725)는 제1 클록 신호 CLK1의 상승 에지에서, 제1 K→1 멀티플렉서(721)로부터의 제1 출력 신호 및 제2 K→1 멀티플렉서(723)로부터의 제2 출력 신호 중 하나를, D 트리거(761)의 입력 클록 신호로서 역할하기 위해, 2→1 멀티플렉서(725)의 출력 신호로서 선택한다.
예를 들어, 도 10a 및 도 10b에 도시된 TAF-DPS에 의해 출력되는 출력 신호 Sout의 기간(TTAF-DPS)은 상기 수학식 (4)를 사용하여 계산될 수 있다. 예를 들어, 주파수 제어 워드는 F=I+r의 형태로 설정되고, 여기서 I는 [2, 2K]의 범위 내의 정수이고, r은 [0, 1]의 범위 내의 분수이다.
또한, TAF-DPS의 작동 원리에 대해서는 문서들 L. XIU, "Nanometer Frequency Synthesis beyond the Phase-Locked Loop", Piscataway, NJ 08854, USA, John Wiley IEEE-press, 2012 및 L. XIU, "From Frequency to Time-Average-Frequency: a Paradigm Shift in the Design of Electronic System", Piscataway, NJ 08854, USA, John Wiley IEEE-press, 2015를 참조하며, 그 개시내용은 본 명세서에서 참조로 완전히 포함된다.
도 11은 본 개시내용의 적어도 일 실시예에 의해 제공되는 시간 동기화 시스템의 개략적인 블록도를 도시하고; 도 12는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 시스템에서의 네트워크 시간 프로토콜 NTP에 기초한 시간 동기화의 개략도를 도시한다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 시스템(60)은 복수의 전자 장치를 포함할 수 있다. 복수의 전자 장치 중 적어도 하나는 전술한 전자 장치 중 어느 하나이다. 전자 장치의 신호 생성 회로는 목표 주파수를 갖는 출력 신호를 생성할 수 있고; 전자 장치의 시간 조정 회로는 목표 주파수를 갖는 출력 신호에 기초하여 전자 장치의 클록 신호에 대한 동기화 조정 동작을 수행할 수 있어서, 전자 장치의 네트워크 시간 동기화 정밀도가 더 높아진다.
예를 들어, 시간 동기화 시스템(60) 내의 각각의 전자 장치는 전술한 실시예들 중 임의의 하나에 따른 전자 장치일 수 있어서, 시간 동기화 시스템(60) 내의 각각의 전자 장치는 목표 주파수를 갖는 출력 신호에 기초하여 그의 클록 신호를 조정할 수 있으며, 따라서 시간 동기화 시스템(60) 내의 복수의 전자 장치가 동기화된다. 출력 신호의 목표 주파수는 원래 주파수 소스에 의해 출력되는 입력 신호의 초기 주파수보다 높기 때문에, 시간 동기화 시스템(60) 내의 복수의 전자 장치의 시간 동기화 정밀도는 높고, 이는 개별 전자 장치들의 일관성 및 동작 조정을 더 양호하게 만든다.
예를 들어, 도 11에 도시된 바와 같이, 일부 예들에서, 시간 동기화 시스템(60)은 제1 전자 장치(61) 및 제2 전자 장치(62)인 2개의 전자 장치를 포함한다. 제1 전자 장치(61)는 클라이언트에 위치될 수 있고, 제2 전자 장치(62)는 서버에 위치될 수 있다. 도 12에 도시된 바와 같이, 제1 전자 장치(61)는 제1 타임스탬프에서 제1 네트워크 메시지를 제2 전자 장치(62)에 전송하도록 구성된다. 제1 네트워크 메시지에는 제1 타임스탬프에서의 제1 전자 장치(61)의 시간 정보가 첨부된다. 제1 타임스탬프에서, 제1 전자 장치(61)에 대한 시간은 T1이고, 따라서 제1 네트워크 메시지는 시간 T1을 포함하고; 제2 전자 장치(62)에 대한 시간은 T1+d1이고, 여기서 d1은 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 동기화 시간 오차이고; 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 위치 차이로 인해, 제2 전자 장치(62)는 제2 타임스탬프에서 제1 네트워크 메시지를 수신한다. 제2 타임스탬프에서, 제2 전자 장치(62)에 대한 시간은 T2이고, 이 시간에서, 제1 전자 장치(61)에 대한 시간은 T2-d1이다. 제2 전자 장치(62)의 내부 시스템의 시간 지연 후에, 제2 전자 장치(62)는 제3 타임스탬프에서 제2 네트워크 메시지를 제1 전자 장치(61)에 출력한다. 제2 네트워크 메시지에는 제2 타임스탬프에서의 제2 전자 장치(62)의 시간 정보, 제3 타임스탬프에서의 제2 전자 장치(62)의 시간 신호, 및 제1 네트워크 메시지에 포함되는 제1 타임스탬프에서의 제1 전자 장치(61)의 시간 정보가 첨부된다. 제3 타임스탬프에서, 제2 전자 장치(62)에 대한 시간은 T3이고, 제1 전자 장치(61)에 대한 시간은 T3-d1이다. 따라서, 제2 네트워크 메시지는 시간 T1, 시간 T2 및 시간 T3을 포함한다. 제1 전자 장치(61)는 제4 타임스탬프에서 제2 네트워크 메시지를 수신한다. 제4 타임스탬프에서, 제1 전자 장치(61)에 대한 시간은 T4이고, 제2 전자 장치(62)에 대한 시간은 T4+d1이다. 그 후, 제1 전자 장치(61)는 시간 T1, T2, T3 및 T4에 기초하여 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 시간 편차를 계산하여, 제1 전자 장치(61)의 클록 신호를 조정함으로써, 제1 전자 장치(61)의 동기 클록 신호를 획득할 수 있다. 제1 전자 장치(61)의 동기 클록 신호는 제2 전자 장치(62)와 동기화된 클록 신호를 나타내는데, 즉, 동기 클록 신호는 제2 전자 장치(62)의 클록 신호와 동기화된다.
예를 들어, 제1 전자 장치(61)의 동기 클록 신호의 정밀도는 제1 전자 장치(61)의 신호 생성 회로에 의해 출력되는 출력 신호의 목표 주파수의 값과 긍정적으로 상관되고; 목표 주파수가 높을수록, 제1 전자 장치(61)의 동기 클록 신호의 정밀도가 높아진다. 예를 들어, 목표 주파수가 100 Hz인 경우, 제1 전자 장치(61)의 동기 클록 신호의 시간 입도(즉, 동기화 정밀도)는 0.01s일 수 있다.
예를 들어, d2는 제1 전자 장치(61)와 제2 전자 장치(62) 사이에서 네트워크 메시지를 송신함으로써 소비되는 단방향 평균 지연 시간을 나타낼 수 있고, d2는 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00008
예를 들어, 도 12에 도시된 바와 같이, d21(이하, 제1 송신 지연 시간이라고 함)은 제1 전자 장치(61)로부터 제2 전자 장치(62)로 제1 네트워크 메시지를 송신하는 프로세스에서의 송신 지연 시간을 나타낼 수 있고, d22(이하, 제2 송신 지연 시간이라고 함)는 제2 전자 장치(62)로부터 제1 전자 장치(61)로 제2 네트워크 메시지를 송신하는 프로세스에서의 송신 지연 시간을 나타낼 수 있으며,
d21+d22=2·d2
동기화 시간 오차 d1은 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00009
제1 송신 지연 시간 d21과 제2 송신 지연 시간 d22가 서로 동일한 경우, 즉, d21=d22=d2인 경우, 동기화 시간 오차 d1은 다음과 같이 표현될 수 있다:
Figure 112020066727149-pct00010
즉, 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 시간 차이는 [(T2-T1)+(T3-T4)]/2이다. 예를 들어, 일례에서, 시간 T1이 10:00:00이고, 시간 T2가 11:00:01이고, 시간 T3이 11:00:02이고, 시간 T4가 10:00:03이면, 네트워크 메시지의 단방향 송신을 위한 시간은 d2=(3-1)/2=1 초이며, 즉, 단방향 송신 지연은 1 초이고; 동기화 시간 오차 d1=(1:00:01+00:59:59)/2=1시간이며, 즉, 보정이 요구되는 시간 오차는 1 시간이다.
제1 송신 지연 시간 d21과 제2 송신 지연 시간 d22는 서로 상이할 수도 있는데, 즉, d21와 d22는 서로 동일하지 않다는 점에 유의해야 한다. 네트워크 시간 프로토콜 NTP은 클라이언트/서버 모드, 피어 모드, 브로드캐스트 모드 및 멀티캐스트 모드 등을 포함할 수 있고; 상이한 동작 모드들에서, 전자 장치의 시간 동기화 모드들은 상이하고, 이는 본 개시내용에서 제한되지 않을 것이다. 예를 들어, 전술한 예에서, 시간 T3은 11:00:02이고, 제1 전자 장치(61)의 시간을 제2 전자 장치(62)의 시간으로 강제로 갱신할 필요가 있는 경우, 제1 전자 장치(61)의 시간 T4는 T3+d2(1s)로 직접 갱신될 수 있는데, 즉, 제4 타임스탬프에서, 제1 전자 장치(61)의 클록 신호는 11:00:03이고, 제2 전자 장치(62)의 클록 신호는 11:00:03이고, 즉, 제1 전자 장치(61)의 클록 신호는 제2 전자 장치(62)의 클록 신호와 동기화된다.
예를 들어, 제1 전자 장치(61)는 제2 전자 장치(62)와 동기화될 클록 신호를 조정할 필요가 있다. 제1 전자 장치(61)가 조정할 필요가 있는 시간 오차는 d1=[(T2-T1)+(T3-T4)]/2이다. 따라서, 제1 전자 장치(61)에서 신호 생성 회로에 의해 생성되는 출력 신호의 목표 주파수 fTAF-DPS가 관계 d1>1/fTAF-DPS를 충족하면, 제1 전자 장치(61)가 시간 오차를 더 양호하게 보정할 수 있고, 따라서 제1 전자 장치(61)가 제2 전자 장치(62)와 더 잘 동기화될 수 있게 된다.
예를 들어, 일례에서, d1이 0.07s인 경우, 제1 전자 장치(61)에서 신호 생성 회로에 의해 생성되는 출력 신호의 목표 주파수 fTAF-DPS는 100 Hz이면, 제1 전자 장치(61)의 출력 신호의 시간 입도는 0.01s이고; d1>1/fTAF-DPS이기 때문에, 제1 전자 장치(61)는 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 시간 오차를 보정할 수 있고, 보정된 시간은 0.07s이기에, 제1 전자 장치(61)는 제2 전자 장치(62)와 완전히 동기화되고; 목표 주파수 fTAF-DPS가 200 Hz이면, 비록 d1>1/fTAF-DPS라고 할지라도, 제1 전자 장치(61)의 출력 신호의 시간 입도는 0.02s이고, 제1 전자 장치(61)는 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 시간 오차를 완전히 보정할 수 없고, 제1 전자 장치(61)가 보정할 수 있는 시간은 0.06s이기 때문에, 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 보정 이후의 시간 오차는 0.01s이다. 제1 전자 장치(61)와 제2 전자 장치(62) 사이의 시간 오차 임계값이 0.02s이고, 보정된 시간 오차가 시간 오차 임계값보다 작으면, 제1 전자 장치(61)의 보정된 클록 신호는 시간 동기화 시스템의 시간 동기화 요건을 충족시킨다.
도 13은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 방법의 개략적인 흐름도를 도시한다. 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시간 동기화 방법은 본 개시내용의 실시예들 중 임의의 하나에 따른 시간 동기화 디바이스에 적용될 수 있다.
예를 들어, 도 13에 도시된 바와 같이, 시간 동기화 방법은 다음의 단계들을 포함할 수 있다:
S11: 주파수 제어 워드를 생성하는 단계;
S12: 주파수 제어 워드 및 입력 신호에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하는 단계;
S13: 목표 주파수를 갖는 출력 신호에 기초하여 전자 장치의 클록 신호에 대한 동기화 조정을 수행하는 단계.
본 개시내용의 실시예에 의해 제공되는 시간 동기화 방법에서, 충분히 큰 주파수를 갖는 출력 신호가 합성될 수 있는데, 즉, 출력 신호는 비교적 높은 주파수 입도를 가지며, 따라서 개별 전자 장치들은 보다 정확한 동기 클록을 획득하여, 네트워크 시스템 내의 각각의 전자 장치들의 동작 조정 및 일관성을 보다 양호하게 한다.
예를 들어, 단계 S11은 파라미터 취득 회로에 의해, 수정 발진기 드리프트의 영향 파라미터를 검출하는 단계; 수정 발진기 드리프트의 영향 파라미터에 기초하여 주파수 제어 워드를 생성하는 단계; 및 주파수 제어 워드를 신호 조정 회로에 출력하는 단계를 포함할 수 있다.
예를 들어, 단계 S12는 초기 주파수를 갖는 입력 신호를 수신하고, 초기 주파수를 갖는 입력 신호에 기초하여 기준 시간 단위를 생성하고 출력하는 단계; 및 주파수 제어 워드 및 기준 시간 단위에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하는 단계를 포함할 수 있다.
예를 들어, 목표 주파수를 갖는 출력 신호는 TAF-DPS에 의해 생성될 수 있다.
단계 S11 및 단계 S12는 본 개시내용의 실시예들 중 어느 하나에 따른 시간 동기화 디바이스에서 신호 생성 회로에 의해 구현될 수 있고; 단계 S13은 본 개시내용의 실시예들 중 어느 하나에 따른 시간 동기화 디바이스에서 시간 조정 회로에 의해 구현될 수 있고; 유사한 동작들 또는 단계들은 여기서 반복되지 않을 것이라는 점에 유의해야 한다.
예를 들어, 단계 S13에서, 동기화 조정이 전자 장치의 클록 신호에 대해 수행된 후, 시간 동기화 시스템 내의 전자 장치 및 나머지 전자 장치들의 동기 클록 신호들이 획득될 수 있고, 동기 클록 신호의 정밀도는 전자 장치에 의해 생성된 출력 신호의 목표 주파수의 값과 긍정적으로 상관된다.
예를 들어, 일부 예들에서, 시간 동기화 시스템은 제1 전자 장치 및 제2 전자 장치를 포함할 수 있다. 시간 동기화 방법은 다음의 단계들을 포함할 수 있다:
S21: 제1 전자 장치에 의해, 제1 타임스탬프에서 제1 네트워크 메시지를 제2 전자 장치에 전송하는 단계 -이 때 제1 전자 장치에 대한 시간은 T1이고, 제1 네트워크 메시지는 시간 T1을 포함함-;
S22: 제2 전자 장치에 의해, 제2 타임스탬프에서 제1 네트워크 메시지를 수신하는 단계 -이 때 제2 전자 장치에 대한 시간은 T2임-;
S23: 제2 전자 장치에 의해, 제3 타임스탬프에서 제2 네트워크 메시지를 제1 전자 장치에 전송하는 단계 -이 때 제2 전자 장치에 대한 시간은 T3이고, 제2 네트워크 메시지는 시간 T1, 시간 T2 및 시간 T3을 포함함-;
S24: 제1 전자 장치에 의해, 제4 타임스탬프에서 제2 네트워크 메시지를 수신하는 단계 -이 때 제1 전자 장치에 대한 시간은 T4임-;
S25: 시간 T1, 시간 T2, 시간 T3 및 시간 T4에 기초하여, 제1 전자 장치 및 제2 전자 장치의 동기화 시간 오차를 계산하는 단계; 및
S26: 동기화 시간 오차를 제거하기 위해, 제1 전자 장치에 의해 생성된 목표 주파수를 갖는 출력 신호에 기초하여 제1 전자 장치의 클록 신호에 대한 동기화 조정 동작을 수행하는 단계.
예를 들어, 단계 S26에서, 제1 전자 장치에 의해 생성된 출력 신호의 목표 주파수가 f이고, 제1 전자 장치와 제2 전자 장치 사이의 동기화 시간 오차가 ΔT이며, ΔT>1/f이면, 제1 전자 장치는 동기화 시간 오차를 보다 양호하게 보정하여, 제1 전자 장치 및 제2 전자 장치가 동기화된다.
예를 들어, 단계 S26은 단계 S11 내지 S13을 포함할 수 있다.
도 13에 도시된 시간 동기화 방법은 본 개시내용의 임의의 하나의 실시예에서 설명된 바와 같은 시간 동기화 시스템에 의해 구현될 수 있고, 유사한 동작들 또는 단계들은 여기서 반복되지 않을 것이라는 점에 유의해야 한다.
본 개시내용과 관련하여, 이하의 진술들에 유의해야 한다:
(1) 첨부 도면들은 본 개시내용의 실시예(들)와 관련하여 구조(들)만을 수반하고, 다른 구조(들)는 공통 설계(들)로 언급될 수 있다.
(2) 상충이 없는 경우에, 본 개시내용의 실시예들 및 실시예들에서의 특징들은 서로 조합되어 새로운 실시예를 획득할 수 있다.
전술한 내용은 본 개시내용의 특정 실시예들일 뿐이며, 본 개시내용의 실시예의 범위는 이에 제한되지 않고, 본 개시내용의 범위는 다음의 청구범위이어야 한다.

Claims (18)

  1. 전자 장치에 적응된 시간 동기화 디바이스로서,
    상기 시간 동기화 디바이스는: 신호 생성 회로 및 시간 조정 회로를 포함하고,
    상기 신호 생성 회로는:
    주파수 제어 워드를 생성하도록 구성된 제어 회로; 및
    상기 주파수 제어 워드 및 초기 주파수를 갖는 입력 신호를 수신하고, 상기 주파수 제어 워드 및 상기 입력 신호에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된 신호 조정 회로를 포함하고,
    상기 시간 조정 회로는 목표 주파수를 갖는 상기 출력 신호에 기초하여 상기 전자 장치의 클록 신호에 대해 동기화 조정 동작을 수행하도록 구성되고,
    상기 제어 회로는 수정 발진기 드리프트의 영향 파라미터를 획득하고, 상기 영향 파라미터에 기초하여 상기 주파수 제어 워드를 생성하도록 구성되고,
    상기 신호 생성 회로는 파라미터 취득 회로를 추가로 포함하고, 상기 파라미터 취득 회로는 상기 영향 파라미터를 취득하도록 구성되고,
    상기 수정 발진기 드리프트의 영향 파라미터는 온도 파라미터를 포함하고,
    상기 파라미터 취득 회로는 온도 검출 서브-회로를 포함하고,
    상기 온도 검출 서브-회로는 상기 온도 파라미터를 검출하도록 구성되고,
    상기 온도 검출 서브-회로는 온도 검출기 및 제1 카운터를 포함하고,
    상기 온도 검출기는 주위 온도를 검출하도록 구성되고, 상기 온도 파라미터는 상기 주위 온도를 포함하고,
    상기 제1 카운터는 상기 주위 온도 및 기준 온도에 기초하여 주파수 변화량을 기록하도록 구성되고,
    상기 제어 회로는 아래의 수학식에 따라 상기 주위 온도에 기초하여 상기 주파수 제어 워드를 생성하도록 구성되고,
    Figure 112021146235211-pct00028

    여기서, FN은 상기 주파수 제어 워드를 표시하고, FTO는 상기 기준 온도에 대응하는 기준 주파수 제어 워드를 표시하고, fΔ는 기준 시간 단위의 주파수를 표시하고,
    Figure 112021146235211-pct00029

    여기서 Δf는 주파수 변화량을 표시하고, r, p, d 및 g는 상수이고, ΔT는 상기 주위 온도와 상기 기준 온도 사이의 차이를 표시하고, ΔT=T1-T2이고, T1은 상기 주위 온도를 표시하고, T2는 상기 기준 온도를 표시하고, n은 양의 정수인 시간 동기화 디바이스.
  2. 제1항에 있어서,
    상기 신호 조정 회로는 기준 시간 단위 생성 서브-회로 및 주파수 조정 서브-회로를 포함하고,
    상기 기준 시간 단위 생성 서브-회로는 상기 초기 주파수를 갖는 상기 입력 신호를 수신하고, 상기 초기 주파수에 기초하여 상기 기준 시간 단위를 생성하고 출력하도록 구성되고,
    상기 주파수 조정 서브-회로는 상기 주파수 제어 워드 및 상기 기준 시간 단위에 기초하여 상기 목표 주파수를 갖는 상기 출력 신호를 생성하고 출력하도록 구성되는 시간 동기화 디바이스.
  3. 제2항에 있어서,
    상기 기준 시간 단위 생성 서브-회로는:
    미리 결정된 발진 주파수에서 발진하도록 구성된 전압 제어 발진기;
    상기 전압 제어 발진기의 출력 주파수를 기준 출력 주파수에 고정하도록 구성된 제1 위상 동기 루프 회로; 및
    균일하게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성된 K개의 출력 단자 -K는 1보다 큰 양의 정수임-를 포함하고,
    상기 기준 출력 주파수는 fd로 표시되고, 상기 기준 시간 단위는 상기 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위이고, 상기 기준 시간 단위는 △로 표시되고, △=1/(K·fd)인 시간 동기화 디바이스.
  4. 제2항에 있어서,
    상기 기준 시간 단위 생성 서브-회로는 전압 제어 지연기, 제2 위상 동기 루프 회로 및 K개의 출력 단자를 포함하고,
    상기 전압 제어 지연기는 하나 이상의 캐스케이드된 지연 유닛들을 포함하고, 상기 제2 위상 동기 루프 회로의 출력 신호 및 상기 입력 신호에 기초하여 지연 신호를 생성하도록 구성되고,
    상기 제2 위상 동기 루프 회로는 상기 입력 신호 및 상기 지연 신호에 기초하여 상기 전압 제어 지연기의 출력 주파수를 기준 출력 주파수에 고정하도록 구성되고,
    상기 K개의 출력 단자는 균일하게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성되고, K는 1보다 큰 양의 정수이고,
    상기 기준 출력 주파수는 fd로 표시되고, 상기 기준 시간 단위는 상기 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위이고, 상기 기준 시간 단위는 △로 표시되고, △=1/(K·fd)인 시간 동기화 디바이스.
  5. 제3항에 있어서,
    상기 주파수 조정 서브-회로는 아래의 수학식에 따라 상기 주파수 제어 워드 및 상기 기준 시간 단위에 기초하여 상기 목표 주파수를 결정하도록 구성되고,
    fTAF-DPS=1/(FN·△)=(K·fd)/FN
    여기서, fTAF-DPS는 목표 주파수를 표시하고, FN은 주파수 제어 워드를 표시하는 시간 동기화 디바이스.
  6. 제3항에 있어서,
    상기 주파수 조정 서브-회로는 시간-평균-주파수 직접 주기 합성기를 포함하는 시간 동기화 디바이스.
  7. 전자 장치로서,
    제1항에 따른 시간 동기화 디바이스를 포함하는 전자 장치.
  8. 제7항에 있어서,
    주파수 소스를 추가로 포함하고,
    상기 주파수 소스는 상기 초기 주파수를 갖는 상기 입력 신호를 제공하도록 구성되는 전자 장치.
  9. 시간 동기화 시스템으로서,
    복수의 전자 장치를 포함하고,
    상기 복수의 전자 장치 중 적어도 하나는 제7항에 따른 전자 장치인 시간 동기화 시스템.
  10. 제1항에 따른 시간 동기화 디바이스에 적응된 시간 동기화 방법으로서,
    상기 시간 동기화 방법은:
    상기 주파수 제어 워드를 생성하는 단계;
    상기 주파수 제어 워드 및 상기 입력 신호에 기초하여 상기 목표 주파수를 갖는 상기 출력 신호를 생성하고 출력하는 단계; 및
    상기 목표 주파수를 갖는 상기 출력 신호에 기초하여 상기 전자 장치의 상기 클록 신호에 대해 상기 동기화 조정 동작을 수행하는 단계를 포함하는 시간 동기화 방법.
  11. 전자 장치에 적응된 시간 동기화 디바이스로서,
    상기 시간 동기화 디바이스는: 신호 생성 회로 및 시간 조정 회로를 포함하고,
    상기 신호 생성 회로는:
    주파수 제어 워드를 생성하도록 구성된 제어 회로; 및
    상기 주파수 제어 워드 및 초기 주파수를 갖는 입력 신호를 수신하고, 상기 주파수 제어 워드 및 상기 입력 신호에 기초하여 목표 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된 신호 조정 회로를 포함하고,
    상기 시간 조정 회로는 목표 주파수를 갖는 상기 출력 신호에 기초하여 상기 전자 장치의 클록 신호에 대해 동기화 조정 동작을 수행하도록 구성되고,
    상기 제어 회로는 수정 발진기 드리프트의 영향 파라미터를 획득하고, 상기 영향 파라미터에 기초하여 상기 주파수 제어 워드를 생성하도록 구성되고,
    상기 신호 생성 회로는 파라미터 취득 회로를 추가로 포함하고, 상기 파라미터 취득 회로는 상기 영향 파라미터를 취득하도록 구성되고,
    상기 수정 발진기 드리프트의 영향 파라미터는 에이징 파라미터를 포함하고,
    상기 파라미터 취득 회로는 에이징 판독 서브-회로를 포함하고,
    상기 에이징 판독 서브-회로는 수정 발진기 소스의 상기 에이징 파라미터를 판독하도록 구성되고,
    상기 에이징 판독 서브-회로는 에이징 판독 엘리먼트 및 제2 카운터를 포함하고,
    상기 에이징 판독 엘리먼트는 상기 수정 발진기 소스의 에이징 레이트를 판독하고, 상기 에이징 레이트에 대응하는 기준 시간을 판독하도록 구성되고, 상기 에이징 파라미터는 상기 에이징 레이트 및 상기 기준 시간을 포함하고,
    상기 제2 카운터는 상기 기준 시간의 양을 기록하도록 구성되고,
    상기 제어 회로는 아래의 수학식에 따라 상기 에이징 레이트에 기초하여 상기 주파수 제어 워드를 생성하도록 구성되고,
    FN=FAO·(1+γ)
    여기서, FN은 상기 주파수 제어 워드를 표시하고, FAO는 기준 주파수 제어 워드를 표시하고, γ는 상기 에이징 파라미터의 곱을 표시하고, γ=ν·t이고, ν는 상기 에이징 레이트를 표시하고, t는 상기 기준 시간의 양을 표시하고, t는 자연수인 시간 동기화 디바이스.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
KR1020207018704A 2018-06-11 2019-04-16 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 KR102391323B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201810596413.9 2018-06-11
CN201810596413.9A CN110581743B (zh) 2018-06-11 2018-06-11 电子设备、时间同步系统及时间同步方法
PCT/CN2019/082926 WO2019237825A1 (zh) 2018-06-11 2019-04-16 时间同步装置、电子设备、时间同步系统及时间同步方法

Publications (2)

Publication Number Publication Date
KR20200093012A KR20200093012A (ko) 2020-08-04
KR102391323B1 true KR102391323B1 (ko) 2022-04-28

Family

ID=68809547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207018704A KR102391323B1 (ko) 2018-06-11 2019-04-16 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법

Country Status (10)

Country Link
US (1) US11429137B2 (ko)
EP (1) EP3806355A4 (ko)
JP (1) JP7389037B2 (ko)
KR (1) KR102391323B1 (ko)
CN (1) CN110581743B (ko)
AU (1) AU2019285968B2 (ko)
BR (1) BR112020013384A2 (ko)
MX (1) MX2020006929A (ko)
RU (1) RU2758838C1 (ko)
WO (1) WO2019237825A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7154395B2 (ja) * 2019-04-19 2022-10-17 三菱電機株式会社 通信システム、マスタ装置、スレーブ装置、およびサブマスタ装置
EP4093101A4 (en) 2020-01-19 2023-01-18 BOE Technology Group Co., Ltd. TIME SYNCHRONIZATION METHOD AND APPARATUS AND NETWORK NODE DEVICE
CN111446962B (zh) * 2020-04-03 2023-12-12 京东方科技集团股份有限公司 时钟信号产生电路、时钟信号产生方法及电子设备
KR102400761B1 (ko) 2020-11-10 2022-05-23 주식회사 스카이칩스 저전력 주파수 합성 장치
CN113391333B (zh) * 2021-06-15 2023-10-03 郑州轻大产业技术研究院有限公司 一种基于异频群量子化相位处理的北斗高精度时间同步芯片
CN113641213B (zh) * 2021-07-29 2023-04-25 中国人民解放军战略支援部队信息工程大学 一种基于els帧的时间同步装置与方法
US11764834B2 (en) 2022-02-15 2023-09-19 Raytheon Company Device for and method of synchronizing multiple beamforming devices
US20230396331A1 (en) * 2022-06-02 2023-12-07 Qualcomm Incorporated Signaling model parameters that indicate a time correction and/or a frequency correction for an uplink transmission
CN117221175A (zh) * 2022-06-02 2023-12-12 中兴通讯股份有限公司 时延测量方法及其装置、存储介质、程序产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323987A (ja) * 1999-05-12 2000-11-24 Nec Corp Ｐｌｌ回路
CN101039145A (zh) * 2007-03-30 2007-09-19 华为技术有限公司 时钟的实现方法、装置
CN107425851A (zh) * 2017-08-09 2017-12-01 京东方科技集团股份有限公司 频率补偿器、电子设备和频率补偿方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4339464C2 (de) 1993-11-19 1995-11-16 Litef Gmbh Verfahren zur Sprachverschleierung und -entschleierung bei der Sprachübertragung und Einrichtung zur Durchführung des Verfahrens
JPH098551A (ja) * 1995-06-20 1997-01-10 Fujitsu Ltd 高安定発振回路
US6751743B1 (en) * 2000-12-22 2004-06-15 Cisco Technology, Inc. Method and apparatus for selecting a first clock and second clock for first and second devices respectively from an up-converted clock and an aligned clock for synchronization
JP4520061B2 (ja) * 2001-03-08 2010-08-04 富士通オプティカルコンポーネンツ株式会社 ルビジウム原子発振器
US6691071B2 (en) * 2002-05-13 2004-02-10 Motorola, Inc. Synchronizing clock enablement in an electronic device
US7109766B2 (en) * 2004-04-22 2006-09-19 Motorola, Inc. Adjustable frequency delay-locked loop
WO2005109547A1 (en) 2004-05-09 2005-11-17 Yun Li Battery watering device
US7683834B2 (en) * 2004-09-23 2010-03-23 Interdigital Technology Corporation Undulating transmit patterns for multiple simultaneous transmitters to support signal separation at a receiver
WO2007014060A1 (en) * 2005-07-21 2007-02-01 Telegent Systems, Inc. Boosted-bias tunable filter with run-time calibration
US7342460B2 (en) * 2006-01-30 2008-03-11 Silicon Laboratories Inc. Expanded pull range for a voltage controlled clock synthesizer
CN100588150C (zh) * 2007-02-17 2010-02-03 北京航空航天大学 一种适用于分布式仿真的多路同步时钟分配器
CN101431795B (zh) 2008-11-29 2012-10-10 中兴通讯股份有限公司 时间同步方法和装置
US7915910B2 (en) * 2009-01-28 2011-03-29 Apple Inc. Dynamic voltage and frequency management
JP2010190585A (ja) 2009-02-16 2010-09-02 Panasonic Electric Works Co Ltd 電子時計装置、この電子時計装置を備えた電子機器、及び制御システム
CN101931481B (zh) 2010-08-30 2013-11-06 新邮通信设备有限公司 一种ieee 1588时钟输出装置和方法
US9319054B2 (en) * 2011-09-27 2016-04-19 Anue Systems, Inc. Systems and methods utilizing randomized clock rates to reduce systematic time-stamp granularity errors in network packet communications
KR101942719B1 (ko) * 2012-08-14 2019-04-17 삼성전기 주식회사 리얼 타임 클럭 장치
JP2015082815A (ja) 2013-10-24 2015-04-27 日本電波工業株式会社 発振器
US9582028B1 (en) * 2015-03-26 2017-02-28 Liming Xiu Circuits and methods of TAF-DPS based chip level global clock signal distribution
CN106936425B (zh) * 2015-12-29 2020-10-02 普天信息技术有限公司 时钟频率保持方法及装置
JP2017153024A (ja) 2016-02-26 2017-08-31 古野電気株式会社 基準周波数発生装置
CN106027187A (zh) * 2016-04-29 2016-10-12 国家电网公司 一种gps同步信号频率源电路
US10571953B2 (en) * 2017-07-05 2020-02-25 Intel Corporation Method and apparatus to utilize a digital-time-conversion (DTC) based clocking in computing systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323987A (ja) * 1999-05-12 2000-11-24 Nec Corp Ｐｌｌ回路
CN101039145A (zh) * 2007-03-30 2007-09-19 华为技术有限公司 时钟的实现方法、装置
CN107425851A (zh) * 2017-08-09 2017-12-01 京东方科技集团股份有限公司 频率补偿器、电子设备和频率补偿方法

Also Published As

Publication number Publication date
KR20200093012A (ko) 2020-08-04
JP7389037B2 (ja) 2023-11-29
JP2021526320A (ja) 2021-09-30
MX2020006929A (es) 2020-09-09
CN110581743A (zh) 2019-12-17
US20210356985A1 (en) 2021-11-18
RU2758838C1 (ru) 2021-11-02
US11429137B2 (en) 2022-08-30
AU2019285968B2 (en) 2021-06-10
WO2019237825A1 (zh) 2019-12-19
CN110581743B (zh) 2021-01-22
AU2019285968A1 (en) 2020-06-25
EP3806355A1 (en) 2021-04-14
BR112020013384A2 (pt) 2020-12-01
EP3806355A4 (en) 2022-03-02

Similar Documents

Publication Publication Date Title
KR102391323B1 (ko) 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법
US10483990B2 (en) Frequency compensator, electronic device and frequency compensation method
US7795937B2 (en) Semi-digital delay locked loop circuit and method
US10686458B1 (en) Method and apparatus for improving frequency source frequency accuracy and frequency stability
JP4648380B2 (ja) 分数周波数シンセサイザ
JP2017118371A5 (ja) タイミング信号生成装置および電子機器
US20230188237A1 (en) Fsync mismatch tracking
US20240030904A1 (en) Measuring pin-to-pin delays between clock routes
US10018970B2 (en) Time-to-digital system and associated frequency synthesizer
CA2724373C (en) Clock generation using a fractional phase detector
US20130088268A1 (en) Multi-Phase Clock Generation System and Clock Calibration Method Thereof
JP5096529B2 (ja) 周波数校正固定装置及び周波数校正固定方法
KR101643497B1 (ko) 시간 저장기를 이용한 체배 지연 동기루프 회로 및 주파수 합성 방법
US11088695B2 (en) Phase-locked loop apparatus and method for clock synchronization
JP2021197630A (ja) データ転送回路及び通信装置
JP2015015572A (ja) 発振回路、発振装置および発振方法
US11924319B2 (en) Time synchronization device, time synchronization system, and time synchronization method
KR100287946B1 (ko) 타이밍/주파수 공급기의 클럭동기 장치 및 방법
JP2000004152A (ja) 時間周波数基準信号発生器及び基準時間周波数発生装置及びこれを用いる基準時刻発生装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)