KR100287946B1

KR100287946B1 - 타이밍/주파수 공급기의 클럭동기 장치 및 방법

Info

Publication number: KR100287946B1
Application number: KR1019960019684A
Authority: KR
Inventors: 윤병석; 김성룡; 이성수
Original assignee: 박종섭; 현대전자산업주식회사
Priority date: 1996-06-03
Filing date: 1996-06-03
Publication date: 2001-05-02
Also published as: KR980007014A

Abstract

본 발명은 CDMA(Code Division Mutiplex Accessing ; 코드 분할 다원 접속 방식 이하 CDMA라 칭한다.)에서의 타이밍/주파수 공급기의 클럭동기 및 동기된 클럭의 이중화 구현에 관한 것으로, 특히 타이밍/주파수를 공급하여 장시간이 경과하면 기준클럭의 변화에 따라 타이밍의 보상이 불가능하여 드립프트에 의한 펄스는 보정이 되지 않을 뿐만 아니라, 통화중 절체되는 이중화는 순간적인 절체 타이밍이 펄스의 위상 변화를 가져와 동기의 오차를 발생시켜 통신 중단이 발생되는 문제점이 있으므로, 본 발명은 한개의 PLL 회로만 필요로 하므로 PLL 회로의 구현 비용을 반으로 줄일 수 있을 뿐만 아니라 동기된 타이밍 클럭을 안정적으로 제공하며 타이밍 보상이 가능하다는 효과가 있다.

Description

타이밍/주파수 공급기의 클럭동기 장치 및 방법

제1도는 일반적인 위상 동기 루프의 구성도,

제2도는 본 발명의 비교 주파수 제어부에 대한 블럭도,

제3도는 본 발명의 가산과 감산 신호 발생부에 대한 블럭도,

제4도는 본 발명의 옵셋 조정을 위한 타이밍도,

제5도는 본 발명의 옵셋 조정을 위한 동기화의 순서도이다.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 위상 비교기 2 : 저대역 필터

3 : 전압 제어 발진기 4 : 분주기

10 : 위상 동기 루프 20 : 옵셋 카운터

30 : 초기값 발생부 40 : 펄스 및 1PPS발생부

50 : 옵셋 측정부 60 : 중앙 처리 장치

본 발명은 CDMA(Code Division Mutiplex Accessing ; 코드 분할 다원 접속 방식 이하 CDMA라 칭한다.)에서의 타이밍/주파수 공급기의 클럭동기 방법에 관한 것으로, 특히 펄스(Even Second ; 0.5㎐의 신호)는 GPS(Global Positioning System ; 인공위성 자동 측정 시스템 이하 GPS라 칭한다.) 리시버의 외부 1PPS(1 Pulse Per Second)와 동기화된 클럭을 공급하여야 하나 자체 노이즈 마진(약 150㎱) 및 GPS 리시버의 드립프트에 의해 4주기 동안 위상이 변하게 되므로 이를 보상하여 외부 1PPS와 동기화된 자체내부 1PPS의 클럭을 안정적으로 공급하기 위한 타이밍/주파수 공급기의 클럭동기 방법에 관한 것이다.

일반적으로 위상 동기 루프는 제 1 도에 도시된 바와 같이, 입력 신호 및 피드백 신호의 주파수를 비교하여 위상 차이에 비례하는 신호를 출력하는 위상 비교기(1)와; 상기 위상 비교기(1)의 성분 중에서 잡음을 일으킬 수 있는 고주파를 제거하는 저대역 필터(2)와; 상기 저대역 필터(2)에서 출력된 직류 전압에 비례하여 해당하는 주파수를 발생시키는 전압 제어 발진기(3)및; 상기 전압 제어 발진기(3)에서 발생된 주파수를 비교하기 쉬운 낮은 주파수로 분주하여 상기 위상 비교기(1)로 입력시키는 분주기(4)로 구성된다.

이와 같이 구성된 위상 동기 루프는, 상기 위상 비교기(1)에서 입력 신호와 피드백(Feedback) 신호의 주파수를 비교하여 그 위상 차이에 비례하는 신호를 출력하면, 상기 저대역 필터(2)를 통해 직류 전압으로 변환한 뒤 상기 전압 제어 발진기(3)에 제어 전압이 인가되어 이 직류 전압에 해당하는 주파수를 발생시킨다.

여기서, 전압 제어 발진기(3)는 입력된 직류 전압에 비례하여 주파수가 상승한다.

상기 전압 제어 발진기(3)의 출력 중 일부는 분주기(4)로 들어가 상기 위상 비교기(1)에서 비교하기 쉬운 낮은 주파수로 낮추어지며, 이 신호는 다시 위상 비교기(1)에 들어간다.

이와 같은 과정이 반복되어 입력 신호와 피드백 신호의 주파수 및 위상이 동일한 상태가 될 때, 이때의 전압 제어 발진기(3)의 출력은 최종적으로 필요로 하는 신호가 되는 것이다.

한편, 상기와 같이 전압 제어 발진기(3)의 넓은 출력 주파수 대역, 좁은 채널 간격, 빠른 동기 시간이 요구될 때, 상기 루프 필터(2)에서 직류 전압의 폭과 동기 시간 및 주파수를 좁고 정밀하게 분해하기 위한 능력을 제공한다.

그러나 이와 같이 구성되어 동작하는 종래의 위상 동기 루프는 단순 마스터 클럭을 공급해주는 타이밍/주파수 공급기에 있어서, PLL(Phase Locked Loop ; 위상 동기 루프)회로로 타이밍/주파수를 공급하여 장시간이 경과하면 기준 클럭의 변화에 따라 타이밍의 보상이 불가능하여 드립프트에 의한 펄스는 보정이 되지 않을 뿐만 아니라, 정확한 인터럽트의 발생이 어렵고, 통화중 절체되는 이중화는 순간적인 절체 타이밍이 펄스의 위상 변화를 가져와 동기의 오차를 발생시켜 통신 중단이 발생되는 문제점이 있었다.

따라서 본 발명은 상기에 기술한 종래의 문제점을 해결하기 위해, 온도특성이나 외부환경의 변화로 인해 발생하는 드립프트 값을 타이밍 발생부로 피드백 시킴으로써, 기존에 문제가 되었던 드립프트를 보상하는 회로를 구현하였고, 옵셋 조정부의 결과에 따라 위상 동기 루프의 16진 카운터 값을 가산(ADD)과 감산(SUB)의 동기를 맞추는 것과, 이에 따른 이중화로 통화중 절체때에도 호가 유지되도록 함을 특징으로 한다.

이하 본 발명의 일실시예를 첨부된 도면을 참조하여 설명하며, 종래와 같은 구성은 동일 부호를 부여하여 설명한다.

제 2 도는 본 발명의 비교 주파수 제어부를 블럭도로써, 출력 주파수 펄스 클럭의 위상과 입력 주파수 2㎒간의 위상의 동기를 맞추어 주는 위상 동기 루프(PLL : Phase Locked Loop)(10)와; 상기 위상 동기 루프(10)로 입력되는 초기값에 따라 비교 주파수를 가변시키는 옵셋 카운터(20)와; 신호 발생 여부에 따라 초기값을 설정하는 초기값 발생부(30)으로 구성된다.

이때의 상기 위상 동기 루프(10)는 입력되는 주파수의 위상을 비교하여 그에 비례하는 주파수를 출력으로 만들어내는 위상 비교기(1)와; 상기 위상 비교기(1)에서 출력되는 성분중에서 잡음을 일으킬 수 있는 고주파를 제거하는 저대역 필터(low pass filter)(2)와; 상기 저대역 필터(2)에서 출력되는 DC전압 값을 받아서 그에 비례하는 주파수를 출력으로 만들어내는 전압 제어 발진기(3)및; 상기 전압 제어 발진기(3)에서 발생된 주파수를 비교하기 쉬운 낮은 주파수로 분주하여 상기 위상 비교기(1)로 입력 시키는 분주기(4)로 구성된다.

(상기 위상 동기 루프(10)의 구성에 대한 동작 설명은 종래와 같으므로 생략한다.)

본 발명으로 개선된 주요 부분에 대해 상세히 설명하면 다음과 같다.

상기의 초기값 발생부(30)에서는 다음과 같은 3가지 경우에 대하여 초기값을 설정한다. 먼저, 가산(ADD)과 감산(SUB) 신호중 아무것도 발생하지 않는 경우 초기값을 16진수 FO으로 설정하고, 가산(ADD) 신호가 발생하는 경우는 초기값을 16진수 F1으로 설정하며, 감산(SUB) 신호가 발생하는 경우는 초기값을 16진수 EF로 설정한다. 또한 옵셋 카운터(20)는 입력되는 초기값에 따라 비교 주파수를 가변시키는 역할을 하고, 가산(ADD)과 감산(SUB) 신호중 아무것도 발생하지 않는 경우의 옵셋 카운터(20)는 16진 카운터로 동작하며, 가산(ADD) 신호가 발생하는 경우의 옵셋 카운터(20)는 15진 카운터로 동작하며, 비교 주파수로 19.6608㎒를 15분주한 1.31072㎒를 공급한다. 그리고 감산(SUB) 신호가 발생하는 경우의 옵셋 카운터는 17진 카운터로 동작하며, 비교 주파수로 19.6608㎒를 17분주한 1.15652㎒를 공급하는 것이다.

제 3 도는 본 발명 가산(ADD)과 감산(SUB)의 신호 발생부에 대한 블럭도로써, 2개의 1PPS간에 어긋나는 정도를 시스템 클럭(50.863㎱) 간격을 단위로 하여 측정되며, 측정된 값은 매 초마다 상기 중앙 처리 장치로(60)로 전달하는 옵셋 측정부(40)와; 내부 1PPS는 시스템 클럭이 19660800번 발생할 때 마다 1회씩 발생하며, 펄스는 시스템 클럭이 39321600번 발생할 때 마다 1회씩 발생하도록 설계되어진 펄스 및 내부 1PPS 발생부(50)및; 8개의 데이타가 입력된 후부터 매 초마다 데이타 8개의 평균값을 구하여 평균값이 1.25us가 넘는 경우가 17회 이상 발생하는지의 여부를 감지하는 중앙 처리 장치(60)로 구성되어 동작하며;

평균값의 부호가 음수인 경우에는 가산(ADD) 신호가 발생 하도록 데이타를 중앙 처리 장치(60)에서 발생시키고, 가산(ADD) 신호가 발생하면 초기값이 16진수값 F0으로 세팅(Setting)되어 1.2288㎒를 공급하던 옵셋 카운터(20)의 값을 다시 F1으로 다시 세팅(Setting)하여 1.2288㎒ 대신 1.31072㎒를 공급 함으로써, 시스템 클럭의 어긋난 위상을 보상할 수 있을 뿐만 아니라 이러한 보정을 통하여 외부 1PPS 보다 시간적으로 빨리 발생 했던 내부 1PPS를 1초전보다 조금 늦게 발생하도록 조정하여 2개의 1PPS간에 어긋나는 정도를 줄일 수 있다.

그리고 평균값의 부호가 양수인 경우에는 감산(SUB)신호가 발생 하도록 데이타를 중앙 처리 장치(60)에서 발생시키고, 감산(SUB) 신호가 발생하면 초기값이 16진수값 F0으로 세팅(Setting)되어 1.2288㎒를 공급하던 옵셋 카운터(20)의 값을 다시 EF1으로 다시 세팅(Setting)하여 1.2288㎒ 대신 1.15652㎒를 공급 함으로써, 시스템 클럭의 어긋난 위상을 보상할 수 있을 뿐만 아니라 이러한 보정을 통하여 외부 1PPS 보다 시간적으로 늦게 발생 했던 내부 1PPS를 1초전보다 조금 빠르게 발생하도록 조정하여 2개의 1PPS간에 어긋나는 정도를 줄일 수 있는 것이다.

상기와 같은 과정을 거쳐서 시스템 클럭은 펄스 (이하 Even Second)와 내부 1PPS를 발생시키는데 사용되어지고, 상기 내부 1PPS는(40) 시스템 클럭이 19660800번 발생할 때 마다 1회씩 발생하며, 펄스(40)는 시스템 클럭이 39321600번 발생할 때 마다 1회씩 발생하도록 설계되어있다. 이 때 발생되는 내부 1PPS는 외부에서 인가되는 외부 1PPS와 동일한 시점에서 발생되어야만 한다. 그리고, 옵셋 측정부(50)에서는 2개의 1PPS에 어긋나는 정도는 시스템 클럭(50.863㎱)간격을 단위로 하여 측정되며, 측정된 값은 매 초마다 상기 중앙 처리 장치(60)로 전달되고, 내부 1PPS가 외부 1PPS보다 시간적으로 빨리 전송하는 경우에는 상기 중앙 처리 장치(60)로 입력되는 데이타를 음수로 전송하고, 내부 1PPS가 외부 1PPS보다 늦게 발생하는 경우는 상기 중앙 처리 장치(60)로 입력되는 데이터를 양수로 전송한다.

제 4 도는 본 발명의 옵셋 측정부의 타이밍도로써, 상기 중앙 처리 장치(60)는 8개의 데이타가 입력된 후부터 매 초마다 데이타 8개의 평균값을 구하여 평균값이 1.25us가 넘는 경우가 17회 이상 발생하면 가산과 감산 신호가 발생되도록 상기 중앙 처리 장치(60)에서 번지(address)를 발생시켜 가산과 감산 신호를 초기값 발생부(30)로 전달시킨다.

이러한 보정을 통하여 내부 1PPS가 외부 1PPS보다 시간적으로 빨리 발생하는 경우는 내부 1PPS를 1초전 보다 조금 늦게 발생하도록 조정하여 2개의 1PPS간에 어긋나는 정도를 줄이고, 내부 1PPS가 외부 1PPS보다 시간적으로 늦게 발생한 경우에는 내부 1PPS를 1초전 보다 조금 빠르게 발생하도록 조정하여 2개의 1 PPS간에 어긋나는 정도를 줄일 수 있다.

제 5 도는 본 발명의 옵셋 조정을 위한 순서도로써, 다음과 같은 동작을 한다.

시작하여 엑티브인가의 여부를 확인하여 엑티브이면 옵셋 조정 루틴에 들어가고, 대기이면 처음으로 되돌아가는 제 1 단계(S1)와; 상기 제 1 단계(S1)에서 매 초마다 옵셋 값을 1바이트 단위로 읽는 제 2 단계(S2)와; 상기 제 2 단계(S2)에서 옵셋 값을 버퍼에 저장하고, 평균값을 구하는 제 3 단계(S3)와; 상기 제 3 단계(S3)에서 평균값이 제한 범위(1.25us) 보다 크거나 같은가의 여부를 확인하여 평균값이 1.25us보다 크면 다음 단계로 넘어가고, 작으면 처음으로 되돌아가는 제 4 단계(S4)와; 상기 제 4 단계(S4)에서 옵셋 카운터 값을 1만큼 증가시키는 제 5 단계(S5)와; 상기 제 5 단계(S5)에서 옵셋 카운터 값이 옵셋조정 요구의 임계값(17회)보다 크거나 같은가의 여부를 확인하여 옵셋카운터 값이 17보다 크면 다음 단계로 넘어가고, 작으면 처음으로 되돌아 가는 제 6 단계(S6)와; 상기 제 6 단계(S6)에서 평균값이 최대 옵셋 조정값(2.5us)보다 크거나 같은가의 여부를 확인하여 평균값이 2.5us보다 크면 델타(delta) 값에 최대 옵셋 조정값을 할당하는 제 7 단계(S7)와; 상기 제 7 단계(S7)에서 평균값이 2.5us보다 작으면 델타(delta) 값에 평균값을 할당하는 제 8 단계(S8)와; 상기 제 8 단계(S8)에서 평균 값의 부호를 확인하여 평균 값의 부호가 양수이면 400㎳마다 감산 신호를 발생시켜 델타에 할당된 시간만큼 내부 1PPS를 빨리 발생시키는 제 9 단계(S9)와; 상기 제 9 단계(S9)에서 평균값의 부호가 음수면 400㎳마다 가산 신호를 발생시켜 델타에 할당된 시간 만큼 내부 1PPS를 늦게 발생시키는 제 10 단계(S10)로 순차 동작한다.

이상에서 상세히 설명한 바와 같이 본 발명은 기존에 PLL을 사용했던 위상 보정 알고리즘을 개선함으로써, PLL의 출력을 이용하여 발생시킨 신호의 위상 드립프트 이상의 두가지를 동시에 보정할 수 있으며, 상기에서 언급한 두가지 신호에 대하여 기존에는 PLL회로를 적용했으나 본 발명을 이용하면 한개의 PLL 회로만 필요하므로 PLL 회로의 구현 비용을 반으로 줄일 수 있을 뿐만 아니라 동기된 타이밍 클럭을 안정적으로 제공하며 타이밍 보상이 가능하다는 효과가 있다.

Claims

타이밍/주파수의 공급기에 있어서, 비교 주파수 제어부는 출력 주파수 펄스 클럭의 위상과 입력 주파수 간의 위상의 동기를 맞추어 주는 위상 동기 루프(10)와; 상기 위상 동기 루프(10)로 입력되는 초기값에 따라 비교 주파수를 가변시키는 옵셋 카운터(20)와; 신호 발생 여부에 따라 초기값을 설정하는 초기값 발생부(30)로 구성됨을 특징으로 하는 타이밍/주파수 공급기의 클럭 동기 구현 장치.
옵셋 조정을 위해 타이밍을 발생시키는데 있어서, 시스템 클럭은 펄스 (이하 Even Second)와 내부 1PPS를 발생시키는데 사용되어지고, 상기 내부 1PPS는 시스템 클럭이 19660800번 발생할 때 마다 1회씩 발생하며, 펄스는 시스템 클럭이 39321600번 발생할 때 마다 1회씩 발생하도록 설계되어, 2개의 1PPS에 어긋나는 정도는 시스템 클럭(50.863㎱)간격을 단위로 하여 측정되며, 측정된 값은 매 초마다 상기 중앙 처리 장치(60)로 전달되고 상기 중앙 처리 장치(60)는 8개의 데이타가 입력된 후부터 매 초마다 데이타 8개의 평균 값을 구하여 평균값이 1.25us가 넘는 경우가 17회 이상 발생하면 가산과 감산 신호가 발생되도록 상기 중앙 처리 장치(60)에서 번지(address)를 발생시켜 가산과 감산 신호를 초기값 발생부(30)로 전달시키도록 함을 특징으로 하는 타이밍/주파수 공급기의 이중화 구현 방법.
옵셋 조정 방법에 있어서, 엑티브인가의 여부를 확인하여 엑티브이면 옵셋 조정 루틴에 들어가고, 대기이면 처음으로 되돌아가는 제 1 단계(S1)와; 상기 제 1 단계(S1)에서 매 초마다 옵셋 값을 1바이트 단위로 읽는 제 2 단계(S2)와; 상기 제 2 단계(S2)에서 옵셋 값을 버퍼에 저장하고, 평균값을 구하는 제 3 단계(S3)와; 상기 제 3 단계(S3)에서 평균값이 제한 범위(1.25us) 보다 크거나 같은가의 여부를 확인하여 평균값이 1.25us보다 크면 다음 단계로 넘어가고, 작으면 처음으로 되돌아가는 제 4 단계(S4)와; 상기 제 4 단계(S4)에서 옵셋 카운터 값을 1만큼 증가시키는 제 5 단계(S5)와; 상기 제 5 단계(S5)에서 옵셋 카운터 값이 옵셋조정 요구의 임계값(17회)보다 크거나 같은가의 여부를 확인하여 옵셋카운터 값이 17보다 크면 다음 단계로 넘어가고, 작으면 처음으로 되돌아 가는 제 6 단계(S6)와; 상기 제 6 단계(S6)에서 평균값이 초대 옵셋 조정값(2.5us)보다 크거나 같은가의 여부를 확인하여 평균값이 2.5us보다 크면 델타(delta) 값에 최대 옵셋 조정값을 할당하는 제 7 단계(S7)와; 상기 제 7 단계(S7)에서 평균값이 2.5us보다 작으면 델타(delta) 값에 평균값을 할당하는 제 8 단계(S8)와; 상기 제 8 단계(S8)에서 평균 값의 부호를 확인하여 평균 값의 부호가 양수이면 400㎳마다 감산 신호를 발생시켜 델타에 할당된 시간만큼 내부 1PPS를 빨리 발생시키는 제 9 단계(S9)와; 상기 제 9 단계(S9)에서 평균값의 부호가 음수면 400㎳마다 가산 신호를 발생시켜 델타에 할당된 시간 만큼 내부 1PPS를 늦게 발생시키는 제 10 단계(S10)로 순차 동작함을 특징으로 하는 타이밍/주파수 공급기의 이중화 구현 방법.