KR20000053126A - 통신 장비의 대기 전류를 감소시키기 위한 방법 및 장치 - Google Patents

통신 장비의 대기 전류를 감소시키기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 통신 장치의 전력 소모량을 감소시키기 위한 방법 및 장치에 관한 것이다. 대기 모드에서, 높은 정확도를 갖는 상대적으로 높은 전력의 클럭이 파워 다운되고, 저 전력, 저 주파수 클럭이 시스템 동기를 유지하는데 사용된다. 동기 수단이 제공되어 대기 모드 동안에 저 주파수 클럭의 정확도를 향상시킨다.

Description

통신 장비의 대기 전류를 감소시키기 위한 방법 및 장치 {METHOD AND APPARATUS FOR REDUCING STANDBY CURRENT IN COMMUNICATIONS EQUIPMENT}
이동 통신 장비의 전력 소모량을 감소시키기 위해서, 동작의 대기 또는 휴지 모드(idle mode)를 제공하는 것이 종종 선호되고 있다. 대기 모드 동안에, 장비는 한 페이지를 청취할 때의 짧은 기간(intervals) 동안에만 동작되고, 나머지 기간 동안에는 전력이 감소된다. 이 때 장비가 정확하게 올바른 기간 동안에 동작되도록 정확한 시스템 타이밍을 유지하는 것이 중요하다. 또한, 대기 또는 휴지 모드에서 장비의 전력 소모량을 가능한 한 많이 감소시키는 것이 바람직하다.
전형적인 GSM 통신 장치에서는 시스템 타이밍을 유지시키기 위해, 상대적으로 높은 정확도 (예를 들어, 1 ppm)를 갖는 클럭이 제공되며 이는 대기 동안을 포함하여 항상 동작 상태이다. 이러한 클럭은 비교적 다량의 전력을 소모할 수 있다. 이동 전화에 사용되는 클럭의 일례로서 예를 들어, 13 MHz에서 동작하는 전압 제어 수정 발진기(VCXO)가 있다. 게다가, 이동 전화는 통신 장치 디스플레이 상에 시간을 표시하기 위한 간단한 저전력 실시간 클럭(RTC)을 또한 구비할 수 있다. 이러한 클럭은 매우 낮은 주파수 (32.768 kHz)로 동작하며 일반적으로 매우 부정확 (예를 들어, 클럭 수정의 품질에 따라, 10-20 ppm)하다.
그러므로, 고 주파수, 고 전류 클럭 오프(clock off)를 스위칭함으로써 대기 모드로 동작하는 통신 장비의 전력 소모량을 감소시키면서도, 정확한 시스템 타이밍을 유지시키는 것이 바람직하다.
Hietala 등에게 허여된 미국 특허 제5,493,700호는 무선 전화기용의 자동 주파수 제어(AFC) 장치를 개시하고 있다. 무선 전화기는 송신기, 수신기, 사용자 인터페이스, 제어 논리부, 및 적절한 주파수의 신호를 송신기 및 수신기에 제공하는 신서사이저(synthezizer)를 포함하고 있다. 제어 논리부는 신서사이저의 주파수를 제어한다. 신서사이저는 2개의 N분 신서사이저(fractional-N synthesizer) 및 위상 동기 루프를 포함한다. 상기 Hietala 등의 '700 특허는 정확한 시스템 타이밍을 유지하면서 대기 모드의 전류를 감소시키기 위한 방법은 개시하고 있지 않다.
Hietala 등에게 허여된 미국 특허 제5,055,802호는 전압 제어 발진기 출력 신호의 주파수를 제어하는 다중 누산기 시그마 델타 N분 신서사이저 (multiaccumulator sigma-delta fractional-N synthesizer)를 개시하고 있다. 비교적 작은 주파수 오프셋 증가가 이 신서사이저에 도입될 수 있다. 상기 Hietala 등의 '802 특허는 정확한 시스템 타이밍을 유지하면서 대기 모드의 전류를 감소시키는 방법은 개시하고 있지 않다.
Hietala 등에게 허여된 미국 특허 제5,070,310호는 다중 누산기를 통한 데이타 "리플(ripple)"을 방지하며, 의사 신호(spurious signals)를 감소시키는 디지탈 무선 송수신기용 다중 래치 누산기 N분 신서사이저(multiple latched accumulator fractional N-synthesizer)를 개시하고 있다. 상기 Hietala 등의 '310 특허는 정확한 시스템 타이밍을 유지하면서 대기 모드의 전류를 감소시키는 방법은 개시하고 있지 않다.
Shepherd 등에게 허여된 미국 특허 제5,331,293호는 기준 발진기를 조정하는 보상 신호를 생성하도록 신서사이저 출력을 복조, 반전, 및 증폭시킴으로써 의사 신호를 보상하는 디지탈 주파수 신서사이저를 개시하고 있다. Shepherd 등의 특허는 정확한 시스템 타이밍을 유지하면서 대기 모드를 제공함으로써 전력 소모량을 감소시키는 것은 다루고 있지 않다.
휴지 모드 동안에, 고주파수 수정 발진기를 파워 다운(power down)시키고 보자 낮은 주파수로 동작하며 전력을 보다 적게 소모하는 제2 발진기를 사용하는 것은 퍼시픽 디지탈 셀룰러 이동 전화(Pacific Digital Cellular mobile phones)로 공지되어 있다. 그러나, PDC 시스템에서는, 심볼 레이트(symbol rate)가 GSM 시스템에서의 270.833 ks/s보다 현저히 낮은 21 ks/s이다. 그러므로, PDC 시스템의 타이밍 요구도는 GSM 및 다른 시스템의 타이밍 요구도보다 정확도에 대한 요구가 현저히 낮아서, PDC 시스템에서는 정확한 저 주파수 발진기가 필요없다. 따라서, PDC 시스템에서의 전력 절감 방법은 비교적 엄격한 타이밍 요구도를 갖는 GSM 또는 다른 비교적 높은 비트 레이트 시스템에는 적합하지 않다.
<발명의 요약>
본 발명의 예시적인 실시예에 따르면, 통신 장치의 전력 소모량을 감소시키기 위한 회로는 저 전력, 저 주파수 실시간 클럭(RTC) 발진기 및 RTC 발진기를 비교적 고전력 고 주파수의 마스터 클럭에 동기시키기 위한 동기 수단을 포함한다. 대기 또는 휴지 모드 동안에, 고 주파수 마스터 클럭은 파워 다운되고, 시스템 타이밍은 저 주파수 클럭에 의해 유지된다. 다양한 실시예들에 따르면, 동기 수단은 개루프 실시간 보정 회로(open loop real time correction circuit), N분 PLL 회로, 또는 다른 등가 수단에 의해 구현될 수 있다.
본 발명의 방법 및 장치는 정확한 시스템 타이밍을 유지하면서 통신 장치가 저 전력, 대기 모드의 동작으로 작동되도록 한다. 특히, 본 발명은 비교적 정확한 타이밍 요구도를 갖는 GSM 또는 다른 이동 통신 시스템에 유용하다.
본 발명은 일반적으로 통신 시스템에 관한 것이다. 특히, 본 발명은 동작의 대기 모드(standby mode) 동안에 이동 통신 장비의 전류 감소에 관한 것이다.
동일한 참조 기호는 동일한 소자를 표시하고 있는 첨부된 도면들과 함께 다음의 양호한 실시예의 상세한 설명을 참조함으로써 본 발명의 보다 완전한 이해될 것이다.
도 1은 본 발명의 한 실시예에 따른 개루프 및 폐루프 디지탈 타이밍 보정 회로를 사용한 전력 절감 회로의 블럭도.
도 2는 본 발명의 다른 실시예에 따른 위상 동기 루프 타이밍 보정 회로를 사용한 전력 절감 회로의 블럭도.
도 3은 본 발명의 변형 실시예에 따른 시그마 델타 변조기를 사용한 전력 절감 회로의 블럭도.
도 4는 본 발명의 또다른 실시예에 따른 N분 위상 동기 루프 타이밍 보정 회로를 사용한 전력 절감 회로의 블럭도.
본 발명에 따른, 비교적 높은 데이타 레이트 또는 비교적 엄격한 타이밍 요구도 (예를 들어, GSM 표준에 따른 이동 통신 시스템)를 갖는 시스템에서 동작하는 통신 장치는 표준 동작 모드 및 대기 동작 모드의 2가지 모드로 동작하도록 하는 회로를 포함한다. 대기 동작 모드에서, 장치의 소자들 중 적어도 한 부분은 일정한 지정된 기간 동안에만 파워 업된다. 기준 클럭으로부터 분리된 대기 클럭이 제공되어 정확한 타이밍을 유지시키고 올바른 기간 동안에 적절한 소자들이 파워 업되도록 한다. 대기 클럭은 기준 클럭보다 낮은 주파수로 동작하며, 기준 클럭보다 낮은 전류를 인입한다. 본 발명은 대기 클럭을 기준 클럭에 동기시키기 위한 수단을 포함하여, 비교적 낮은 정확도 (예를 들어, 10-20 ppm)를 갖는 클럭으로부터 비교적 높은 클럭 정확도 (예를 들어, 1 ppm)가 얻어지도록 한다.
도 1을 참조하면, 개루프 타이밍 보정 회로가 대기(RTC) 클럭(10)을 기준 클럭(12)과 동기시키는데 사용된 본 발명의 제1 실시예가 도시되어 있다. 이 실시예에 따르면, RTC 발진기(10)의 주파수가 정확하게 측정된 후, 시스템 타이밍이 적절하게 보정 또는 조정된다. RTC 클럭(10)의 정확한 주파수를 식별함으로써, 유휴 대기 시간 동안에 RTC 신호를 시스템 클럭으로서 사용하는 것이 가능하게 되어, 정확한 VCXO(12)가 스위치 오프(switched off)되는 동안 시스템 동기가 유지된다. 도 1에 도시된 바와 같이, 제1 및 제2 카운터(14 및 16)가 RTC(10) 및 VCXO(12)의 출력을 각각 수신하도록 접속된다. 논리 회로(18)는 카운터 출력을 수신하여 소정의 기간 동안 카운터 출력을 기초로 하여 개선된 RTC 신호를 생성한다. 소정의 기간은 VCXO(12)의 주파수를 기초로 하여 선택되며, 양호하게 원하는 레벨의 정확도를 달성하기에 충분할 만큼 길다.
다르게는, RTC 주파수는 RTC를 기준 클럭(12)에 동기시키도록 조정될 수 있다. 이러한 조정은 도 1에 점선으로 도시된 바와 같이 보다 정확한 VCXO(12)에 대한 RTC(10)의 디지탈 폐루프 주파수 동기(locking)에 의해 수행될 수 있다.
폐루프 회로는 RTC(10), VCXO(12), 카운터들(14 및 16), 논리 회로(18), 및 논리 회로(18)의 출력과 RTC 클럭(10)으로의 입력 사이의 피드백 루프 내에 접속된 D/A 변환기(20)에 의해 구현될 수 있는 RTC(10)의 주파수를 제어하기 위한 수단을 포함한다.
이 폐루프 방법은 원하는 레벨의 정확도를 달성하는데 비교적 긴 보정 시간을 필요로 한다. 보상값은 파워 업(power up) 시의 장치의 자기 가열(self heating)로 인해 통신 장치가 처음으로 턴 온될 때의 주파수로 양호하게 갱신된다. 지속된 동작의 짧은 기간 후에는, 보상값 갱신이 보다 덜 빈번하게 수행될 수 있다.
폐루프 방법은 유익하게 매우 정확한 RTC 클럭 (이상적으로는 VCXO와 동일한 정확도)을 달성한다. (예를 들어, 32.768 kHz에서 20 ppm의 정확도를 갖는) 비교적 낮은 비용의 수정이 발진기로 사용될 수 있다. RTC 수정의 동작 온도 특성은 단지 RTC 주파수 제어의 동조 범위 내에만 있을 필요가 있다.
RTC 주파수 보정 시간을 감소시킨 변형 실시예는 위상 동기 루프(PLL)를 포함한다. 이동 전화에 있어서 PLL을 사용하여 비교적 높은 주파수 (1 GHz) 발진기를 정확한 저주파수 (13 MHz) VCXO에 동기(locking)시키는 것은 널리 공지되어 있지만, 본 발명은 PLL을 사용하여 비교적 낮은 주파수 발진기(10)를 정확한 고주파수 VCXO(12)에 동기시키고 있다. PLL에서의 동기 시간(lock-in time)은 다음에서 논의되는 바와 같이 (비교 주파수가 충분히 높다고 가정하면) 루프 필터 차단 주파수의 함수이다. 높은 차단 주파수는 보다 많은 잡음을 발생시키지만, 이 증가된 잡음은 본 실시예의 RTC(10)에는 별로 영향을 주지 않는다.
PLL은 VCXO가 파워 업될 때 RTC(10)를 정확한 VCXO(12)에 동기시키고, VCXO(12)가 파워 다운될 때 RTC(10)의 동기된 값을 유지시킨다.
본 실시예의 예시적인 구현이 도 2에 도시되어 있다. 도 2의 회로는 디지탈 출력을 차지 펌프(charge pump)(24)에 제공하는 위상 검출기(22)를 포함한다. 차지 펌프(24)는 차지 펄스 업 또는 다운의 고 임피던스 출력을 루프 필터(26)에 제공한다. 잡음 또는 동기 시간에 대한 엄격한 요구가 없으므로 본 실시예에서는 차지 펄스의 정확도는 중요하지 않다. 차지 펌프(24)의 출력은 저역 통과 필터(26)에서 필터링되고 RTC(10)로 피드백되어 저 전력 클럭의 주파수를 제어한다.
상술한 바와 같이, 비교 주파수가 충분히 커야 한다는, PLL 동기 시간을 한정하는 제한점이 있다. 비교 주파수(fcomparison)는 다음과 같이 정의될 수 있다.
여기서 N 및 M은 정수이다.
RTC 주파수는 통상 32.768 kHz이며 GSM에서는 VCXO 주파수가 전형적으로 13 MHz이다. 그 결과 최대 비교 주파수는 64 Hz가 된다. 전형적으로, PLL의 루프 대역폭은 6 HZ의 루프 대역폭 및 대략 1/2초인 동기 시간을 의미하는 10배 미만이어야 한다. 이는 GSM에서 처럼 동기 시간 < 20 ms이고 전력 소모를 감소시키도록 2초 동안 VCXO를 파워 다운시키는 것을 원한다면 충분하지 않다.
높은 비교 주파수 (수 kHz 정도)를 얻기 위해, 특히 VCXO 주파수가 미리 결정되어 있는 경우에, GSM에서와 같이, RTC 주파수를 변경하는 것이 바람직하다. 예를 들어, 40625 Hz의 RTC 주파수는 PLL이 쉽게 구현되도록 할 것이다. 이러한 구현의 단점은 그 주파수를 위한 수정이 "표준" 수정이 아니므로 표준 32768 수정보다 비용이 더 든다는 것이다.
또다른 실시예에 따르면, 높은 비교 주파수가 N분 PLL를 사용함으로써 얻어질 수 있다. N분 PLL은 N과 N+1 사이의 주파수들 중 하나에 대한 카운터 값들을 변경함으로써 동작하여, 다른 원시 주파수의 일부(fraction)인 새로운 주파수을 생성한다.
일례로서, RTC는 32768 Hz이고 VCXO는 13 MHz라고 가정한다. 비교 주파수는 양호하게 2 kHz이상이다. 2048 Hz는 32768/16이며 얻기 쉬우므로 비교 주파수로서 선택된다. VCXO에 대한 분할비는 다음과 같다.
이는 PLL을 동기시키도록 분할비 N (6347)이 11 기간 동안 사용되며 분할비 N+1 (6348)이 21 기간 동안 사용됨을 의미한다. 따라서, N분 PLL을 완전히 동기시키는 또다른 장 기간이 존재한다. 이 기간은 이전과 동일한 기간인 2048 Hz/32 = 64 Hz이다. RTC의 64 Hz 변조는 변형 실시예들에서는 방지될 수 있다.
가장 간단한 해결책은 비교적 낮은 루프 대역폭 (예를 들어, 6 Hz)을 제공하여, RTC가 64 Hz 변조를 따르지 않도록 하는 것이다. 그러나, 이는 N분 PLL의 높은 비교 주파수를 통한 속도면에서의 장점을 제거할 수 있다.
다른 해결책은 보상 전류를 위상 검출기로부터의 에러를 보상하는 루프에 공급하는 것이다. 이 해결책은 위상 검출기 차지 펌프에 정합(matching)된 추가 아날로그 차지 펌프 회로를 제공함으로써 구현될 수 있다.
다른 해결책이 도 3에 도시되어 있으며, 이는 카운터의 분할비를 디지탈방식으로 제어하여 21/32 비율을 생성하는 디지탈 시그마 델타 변조기(28)를 포함하고 있다. 이는 어떠한 추가 아날로그 회로도 필요로 하지 않으며 변조 잡음 주파수를 증가시킨다.
또다른 해결책이 도 4에 도시되어 있으며, 이는 모듈러 e 변조기(modulo-e modulator)(30)을 포함하고, 보정 RTC 주파수와 동일하지는 않지만 근사한 주파수를 생성한다. 그 예는 다음과 같다.
따라서, RTC 주파수는 정확히 32768 Hz가 아니라 약간 (1.6 ppm 미만) 낮을 것이다. 이 작은 차이는 실시간 클럭(10)에서는 중요하지 않으며 매우 작기 때문에 시스템 동기가 별 문제없이 유지될 수 있다. 이러한 구현은 N분 기간이 2048/3 = 683 Hz이며, 루프 대역폭 외부에 있으므로 중요한 장점을 얻을 수 있다. 도 4의 실시예는 매우 간단한 PLL에 빠른 동기 시간 (<20 ms)을 제공한다. 모든 N분 기간 변조가 루프 외부에서 수행될 수 있으며, 루프내에서는 통상적인 N분 보상이 필요하지 않게 된다.
본 발명은 비교적 정확하지만 전력을 소비하는 VCXO가 필요하지 않을 경우에는 그것을 파워 다운시키면서, 저 전력 클럭의 정확도를 향상시키기 위한 동기 수단을 통해, 저 전력, 저 주파수 클럭을 사용하여 시스템 동기를 유지시킨다.
이상 많은 세부 사항들이 설명되었지만, 이들은 단지 설명을 위한 것으로서 본 발명이 이들에 의해 제한되지는 않는다는 것이 이해될 것이다. 다음의 특허 청구 범위 및 그들의 논리적인 등가물에 의해 정의되는 바와 같이, 본 기술 분야에 숙련된 자라면 본 발명의 본질 및 범위로부터 벗어나지 않으면서 본 명세서에 개시된 실시예들에 다양한 수정을 가할 수 있다는 것이 명백할 것이다.

Claims (18)

  1. 통신 장치의 전력 소모량을 감소시키기 위한 방법에 있어서,
    선정된 시간 주기(period of time) 동안에 상기 통신 장치 내에 포함된 제1 시스템 클럭을 파워 다운(power down)시키는 단계; 및
    상기 선정된 시간 주기 동안에 상기 통신 장치 내에 포함된 제2 시스템 클럭을 파워 업(power up)시키는 단계
    를 포함하며,
    상기 제2 시스템 클럭은 제1 시스템 클럭보다 적은 전류를 인입(drawing)하고, 상기 선정된 시간 주기 동안에 상기 제2 시스템 클럭을 상기 제1 시스템 클럭과 실질적으로 동기시키기 위한 동기 수단을 포함하는 방법.
  2. 제1항에 있어서, 상기 동기 수단은 상기 제1 및 제2 시스템 클럭을 각각 카운팅하기 위한 제1 및 제2 카운터와, 상기 제2 시스템 클럭을 상기 제1 시스템 클럭과 실질적으로 동기시키기 위한 논리 회로를 포함하는 방법.
  3. 제2항에 있어서, 상기 동기 수단은 상기 논리 회로의 출력과 상기 제2 시스템 클럭으로의 입력 사이에 접속된 피드백 루프(feedback loop)를 더 포함하는 방법.
  4. 제3항에 있어서, 상기 피드백 루프는 디지탈 - 아날로그 변환기를 포함하는 방법.
  5. 제1항에 있어서, 상기 동기 수단은 상기 제1 및 제2 시스템 클럭을 각각 카운팅하기 위한 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 출력들 간의 위상차를 검출하기 위한 위상 검출기와, 상기 위상차를 차지 펄스(charge pulses)로 변환하여 상기 차지 펄스를 상기 제2 시스템 클럭에 공급하기 위한 차지 펌프(charge pump)를 포함하는 방법.
  6. 제5항에 있어서, 상기 동기 수단은 상기 제2 시스템 클럭으로 공급되기 전에 상기 차지 펄스를 필터링하기 위한 저역 통과 필터를 더 포함하는 방법.
  7. 제5항에 있어서, 상기 동기 수단은 상기 제1 카운터의 출력과 상기 제1 카운터의 입력 사이에 접속되어 상기 제1 카운터의 분할비(division)를 디지탈방식으로 제어하는 변조기를 더 포함하는 방법.
  8. 제7항에 있어서, 상기 변조기는 외부 소스로부터 제어 정보를 수신하는 시그마 델타 변조기(sigma delta modulator)인 방법.
  9. 제7항에 있어서, 상기 변조기는 외부 제어 정보를 수신하지 않는 방법.
  10. 통신 장치의 동기 회로에 있어서,
    제1 전력 레벨로 동작하는 제1 시스템 클럭; 및
    상기 제1 전력 레벨보다 낮은 제2 전력 레벨로 동작하는 제2 시스템 클럭
    을 포함하며,
    상기 제2 시스템 클럭은 상기 제1 시스템 클럭이 파워 다운되는 선정된 시간 주기 동안에 상기 제2 시스템 클럭을 상기 제1 시스템 클럭에 실질적으로 동기시키기 위한 동기 수단을 포함하는 동기 회로.
  11. 제10항에 있어서, 상기 동기 수단은 제1 및 제2 시스템 클럭을 각각 카운팅하기 위한 제1 및 제2 카운터와, 상기 제2 시스템 클럭을 상기 제1 시스템 클럭과 실질적으로 동기시키는 논리 회로를 포함하는 동기 회로.
  12. 제11항에 있어서, 상기 동기 수단은 상기 논리 회로의 출력과 상기 제2 시스템 클럭으로의 입력 사이에 접속된 피드백 루프를 포함하는 동기 회로.
  13. 제12항에 있어서, 상기 피드백 루프는 디지탈 - 아날로그 변환기를 포함하는 동기 회로.
  14. 제10항에 있어서, 상기 동기 수단은 상기 제1 및 제2 시스템 클럭을 각각 카운팅하기 위한 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 출력들 간의 위상차를 검출하기 위한 위상 검출기와, 상기 위상차를 차지 펄스로 변환하여 상기 차지 펄스를 상기 제2 시스템 클럭에 공급하기 위한 차지 펌프를 포함하는 동기 회로.
  15. 제14항에 있어서, 상기 동기 수단은 상기 제2 시스템 클럭으로 공급되기 전에 상기 차지 펄스를 필터링하기 위한 저역 통과 필터를 더 포함하는 동기 회로.
  16. 제14항에 있어서, 상기 동기 수단은 상기 제1 카운터의 출력과 상기 제1 카운터의 입력 사이에 접속되어 상기 제1 카운터의 분할비를 디지탈방식으로 제어하는 변조기를 더 포함하는 동기 회로.
  17. 제16항에 있어서, 상기 변조기는 외부 소스로부터 제어 정보를 수신하는 시그마 델타 변조기인 동기 회로.
  18. 제16항에 있어서, 상기 변조기는 외부 제어 정보를 수신하지 않은 동기 회로.
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