JP2001503940A - 通信機器の待機電流を削減する方法と装置 - Google Patents

Abstract

(57)【要約】 通信装置で電力消費を削減するための方法と装置が提供される。待機モード時に、高精度の相対的に高電力のクロックがパワーダウンされ、低周波数クロックを用いて装置同期を保持する。待機モード時の低周波数クロックの精度を改善するため同期手段が設けられる。

Description

【発明の詳細な説明】 通信機器の待機電流を削減する方法と装置発明の技分野 本発明は一般に通信装置に関係する。特に、本発明は待機動作モード時の移動 通信機器の電流削減に関係する。発明の背景 移動通信機器の電力消費を削減するため、待機又はアイドル動作モードを設け ることがしばしば望ましい。待機モード時には、ページを聴き取る短期間の間の み機器はアクティブとなって、残りの期間はパワーダウンされる。正確に正しい 期間の間機器をアクティブにすることを保証するため正確な装置タイミングを保 持する事が重要である。また、待機又はアイドルモードでは可能な限り機器の電 力消費を削減させることが非常に望ましい。 標準的なGSM通信装置で装置タイミングを保持するためには、待機時を含む全 ての時間でアクティブである相対的に高精度（例えば、1ppm）を有するクロック を提供する。このようなクロックは相対的に大電力を消費する。移動電話で使用 される例示クロックは、例えば13MHzで動作する電圧制御水晶発振器（VCXO）で ある。加えて、移動電話は又通信装置表示部に時間を表示するための簡単な低電 力実時間クロック（RTC）も有する。このクロックは低周波数（32.768kHz）で動 作し、通常非常に正確ではない（例えば、クロック水晶の品質に応じて、10-20p pm）。 それ故、高周波数、高電流のクロックをオフに切替え、かつ正確な装置タイミ ングを保持する事により待機モードで動作する通信機器の電流消費を削減するこ とが望ましい。 ヒエタラ他の米国特許第5,493,700号（ヒエタラ'700）は無線電話の自動周波 数制御（AFC）装置を開示している。無線電話は、送信器、受信器、ユーザーイ ンターフェース、制御論理、及び送信器と受信器に適切な周波数で信号を提供し 、かつユーザーインターフェースと制御論理へクロック信号を提供するシンセサ イ ザを含む。制御論理はシンセサイザの周波数を制御する。シンヤサイザは2個のN 分数シンセサイザと位相ロックループを含む。ヒエタラ'700特許は正確な装置タ イミングを保持しつつ待機モードの電流を削減する方法を開示していない。 ヒエタラ他の米国特許第5,055,802号（ヒエタラ'802）は電圧制御発振器出力 信号の周波数を制御する複数アキュムレータ・シグマ-デルタN分数シンセサイザ を開示している。相対的に小さな周波数オフセット増分がシンセサイザに導入可 能である。ヒエタラ'802特許は正確な装置タイミングを保持しつつ待機モードの 電流を削減する方法を開示していない。 ヒエタラ他の米国特許第5,070,310号（ヒエタラ'310）は、複数アキュムレー タからのデータ「リプル」を避け、スプリアス信号を削減する複数ラッチのアキ ュムレータN分数シンセサイザを開示している。ヒエタラ'310は正確な装置タイ ミングを保持しつつ待機モードの電流を削減する方法を開示していない。 シェファード他の米国特許第5,331,293号（シェファード）は、基準発振器を 調節する補償信号を発生するためシンセサイザ出力を復調し、反転し増幅するこ とによりスプリアス信号を補償するディジタル周波数シンセサイザを開示してい る。シェファードは正確な装置タイミングを保持しつつ待機モードを与えること により電力消費の削減に取り組んでいない。 パシフィック・ディジタル・セルラ移動電話では、高周波数水晶発振器をパワ ーダウンし、アイドルモード時に低周波数で動作して電力を消費しない第２発振 器を使用していることが知られている。しかしながら、PDC装置では、記号レー トは21ks/sであり、これはGSMシステムの270.833ks/sより著しく低い。結果とし て、PDC装置タイミング要求はGSMや他のシステムのタイミング要求より相当正確 度が低く、PDC装置では正確な低周波数発振器の必要性がない。従って、PDC装置 の電力削減方法は、相対的に厳しいタイミング要求を有するGSM又はその他の相 対的に高いビットレート装置には適していない。発明の要約 本発明の例示実施例によると、通信機器で電力消費を削減する回路は、低電力 低周波数実時間クロック（RTC）発振器と、RTC発振器を相対的に高電力高周波数 マスター・クロックに同期する同期装置とを含む。待機又はアイドルモード時に は、高周波数マスター・クロックはパワーダウンされて、装置タイミングは低周 波数クロックにより保持される。各種の実施例によると、同期装置は、開ループ 実時間訂正回路、ディジタル閉ループ実時間訂正回路、位相ロック・ループ（PL L）訂正回路、N分数PLL回路又はその他の等価装置により実装可能である。 本発明の方法と装置により、通信装置は正確な装置タイミングを保持しつつ低 電力の動作待機モードで動作可能となる。本発明は相対的に正確なタイミング要 求を有するGSM装置又はその他の移動通信装置で特に有用である。図面の簡単な説明 本発明のより完全な理解は、同様な指標が同様な要素を指示している、添付の 図面と関連して以下の望ましい実施例の詳細な説明を読むことにより得られる。 図１は本発明の１実施例による開ループ及び閉ループディジタル・タイミング 訂正回路を使用した電力削減回路のブロック線図である。 図２は本発明の他の実施例による位相ロックループ・タイミング訂正回路を使 用した電力削減回路のブロック線図である。 図３は本発明の別の実施例によるシグマ-デルタ変調器を使用した電力削減回 路のブロック線図である。 図４は本発明のさらに他の実施例によるN分数位相ロックループ・タイミング 訂正回路を使用した電力削減回路のブロック線図である。望ましい実施例の詳細な説明 本発明によると、相対的に高データレートを有する、又は相対的に厳しいタイ ミング要求を有する（例えば、GSM基準による移動電気通信システム）システム で動作する通信装置は、装置を２つのモード：通常動作モードと待機動作モード で動作させることを可能とする回路を含む。待機動作モードでは、装置の要素の 少なくとも一部がある特定の期間の間のみパワーアップされる。基準クロックと は別の待機クロックが設けられて正確なタイミングを保持し、適切な要素が正確 な間隔でパワーアップされることを保証する。待機クロックは基準クロックより 低周波数で動作し、基準クロックより消費電流が少ない。本発明は、相対的に低 い精度（例えば、10-20ppm）を有するクロックから相対的に高いクロック精度（ 例えば、1ppm）が達成されるよう、待機クロックを基準クロックに同期させる 同期装置を含む。 ここでを図1を参照すると、待機（RTC）クロック１０を基準クロック１２に同 期させるための開ループタイミング訂正回路を使用した本発明の第１実施例が図 示されている。この実施例によると、RTC発振器１０の周波数が正確に測定され 、装置タイミングがこれに従って訂正される又は調節される。RTCクロック１０ の正確な周波数を知ることにより、アイドル待機時にRTC信号をシステムクロッ クとして使用可能とし、従って正確なVCXO１２がオフされている間もシステムの 同期を保持できる。図1に図示するように、第1及び第２カウンタ１４，１６が各 々RTC１０とVCXO１２の出力を受取るよう接続される。論理回路１８はカウンタ 出力を受取り、カウンタ出力を基に所定の間隔に対して正確なRTC信号を発生す る。 所定の間隔はVCXO１２の周波数を基に選択され、所要のレベルの精度を達成する するのに十分な長さであることが望ましい。 または、RTC周波数を調節してRTCを基準クロック１２に同期できる。この調節 は、図1の破線で示すように、より正確なVCXO１２へのRTC１０のディジタル閉ル ープ周波数ロックにより実行可能である。 閉ループ回路は、RTC１０、VCXO１２、カウンタ１４、１６、論理回路１８、 及び論理回路１８の出力とRTCクロック１０への入力との間の帰還ループに接続 されたD/A変換器２０により実装可能な、RTC１０の周波数を制御する装置を含む 。 閉ループ方法は所要レベルの精度を達成するため比較的長い訂正時間を必要と する。通信装置を最初にオンした時には、起動時の装置の自己加熱のため補償値 はしばしば更新することが望ましい。短期間の連続動作の後、補償値更新はより 少なく実行可能である。 閉ループ方法は非常に正確なRTCクロック（理想的にはVCXOと同じ精度）を有 利に達成できる。比較的低コストの水晶（例えば、32.768kHzで20ppmの精度を有 する）を発振に使用可能である。RTC水晶の動作温度特性はRTC周波数制御の同調 域内であることのみを必要とする。 RTC周波数訂正時間を減少する別の実施例は、位相ロックループ（PLL）の使用 を含む。相対的に高い周波数（1GHz）を正確な低周波数（13MHz）VCXOにロック するためPLLを使用することは移動電話では公知であるが、本発明はPLLを使用し て相対的に低い周波数発振器１０を正確な高周波数VCXO１２にロックする。以下 で説明するように、PLLのロックイン時間はループ・フィルタ・カットオフ周波 数の関数であることが認められる（比較周波数が十分高いと仮定する）高いカッ トオフ周波数はより多くの雑音をもたらすが、増大した雑音はこの実装のRTC１ ０には著しく影響しない。 VCXOがパワーアップした時、PLLはRTC１０を正確なVCXO１２にロックし、VCXO １２がパワーダウンされた時RTC１０のこの値を保持する。 この実施例の例示実装は図２に図示される。図２の回路は、チャージポンプ２ ４へディジタル出力を与える位相検出器２２を含む。チャージポンプ２４はルー プフィルタ２６へアップ又はダウンの高インピーダンス出力のチャージ・パルス を与える。雑音又はロックイン時間に厳しい要求がないため、チャージパルスの 精度はこの実装例ででは重要ではない。チャージポンプ24の出力は低域フィルタ ２６でフィルタされ、RTC１０に帰還されて低電力クロックの周波数を制御する 。 上述したように、PLLロックイン時間を制限する１つの制限がある、これは比 較周波数が十分大きくなければならないことである。比較周波数ｆ_comparisonは 以下で定義される： ここでNとMは整数である。 RTC周波数は通常32.768kHzで、GSMではVCXO周波数は標準的には13MHzである。 これは64Hzの最大比較周波数を生じる。標準的にはPLLのループ帯域幅は10倍以 上低くなければならず、これは6Hzのループ帯域幅を意味し、ロックイン時間は おおよそ1秒の半分である。これは、GSMのように、ロックイン時間<20msを有す ることと、電力消費を削減するためVCXOを２秒間に渡ってパワーダウンすること が望ましい場合には十分ではない。 高比較周波数（kHzのオーダー）を達成するには、GSMシステムのように特にVC XO周波数が予め決定されている場合、RTC周波数を変更することが望ましい。例 えば、40625HzのRTC周波数はPLLを容易に実装可能とする。このような実装の 欠点は、この周波数の水晶が「標準の」水晶ではなく、従って標準の32768Hz水 晶より高価な点である。 さらに他の実施例によると、N分数PLLを使用することにより高比較周波数が達 成可能である。N分数PLLは、NとN+1との間の周波数の内の一つのカウンタ値を変 更し、他の基本周波数の分数である新たな周波数を作成することにより作動する 。 例えば、RTCが32768HzでVCXOが13MHzであるものと仮定する。比較周波数は2kH z以上であることが望ましい。2048Hzを比較用に選択する、何故ならこれは32768 /16で容易に達成できるからである。VCXOの分割比は このことは、PLLにロックするため、１１周期の間分割比N（6347）を使用し、 21周期の間分割比N+1（6348）を使用することを意味する。従って、N分数PLLに 完全にロックするにはさらに長い期間が必要である。この期間は2048Hz/32=64Hz で、これは前と同じ周期である。RTCの64HZ変調は別の実施例では避け得ること が認められる。 最も簡単な解決法は、相対的に低いループ帯域幅（例えば、6Hz）を与えて、R TCが64Hz変調に追随しないようにすることである。しかしながら、これはN分数P LLの高比較周波数に対する速度利点を取り除く。 その他の解決法は、位相検出器からの誤差を補償する補償電流をループに供給 することである。このような解決法は、移動検出器チャージポンプに整合した別 のアナログ・チャージポンプ回路を設ける事により実装可能である。 その他の解決法は図３に示され、21/32比率を発生するためカウンタの分割比 をディジタル的に制御するディジタル・シグマ・デルタ変調器２８を含む。これ は別のアナログ回路を必要とせず、変調雑音周波数を増加する。 別の解決法が図４に示され、これはモジューロ-e変調器３０を含み、これは正 確なRTC周波数に等しくはないが、近い周波数を発生する。一例として： 従って、RTC周波数は正確に32768Hzではなく、わずかに低い（1.6ppm低い）。 この小さな差は実時間クロック１０には顕著なものではなく、非常に小さいため 装置同期は問題なく保持可能である。N分数周期が2048/3=683Hzであり、ループ 帯域幅の外側にあるため、この実装法は重要な利点を与える。図４の実施例は高 速ロックイン時間（<20ms）の非常に簡単なPLLを与える。全てのN分数周期変調 はループの外側で実行可能であり、通常のN分数補償はループの内側で必要であ る。 本発明は、相対的に正確であるが電力を消費するVCXOを不要な時にパワーダウ ンし、低電力クロックの精度を増大する同期装置により低電力低周波数クロック を使用して装置同期をなお保持することを可能とする。 以上の説明は多くの詳細と仕様を含んでいるが、これらは単に例示用であり、 本発明の制限として認められるものではないことを理解すべきである。以下の請 求の範囲とその法的な等価物により定められる本発明の要旨と範囲から逸脱しな い、開示例に対する多数の変更が当業者には容易に明らかとなる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年２月１９日（１９９９．２．１９） 【補正内容】 請求の範囲 1. 電気通信機器で電力消費を削減する方法において、 所定期間の間電気通信装置に含まれる第１システムクロックをパワーダウンす る段階と、 所定期間の間電気通信装置に含まれる第２システムクロックをパワーアップす る段階であって、第２システムクロックは第１システムクロックより少ない電流 を消費し、第２システムクロックは所定期間の間第２システムクロックを第１シ ステムクロックに実質的に同期させる同期手段を含む、前記パワーアップする段 階と、を含み、 同期手段は、各々第１及び第２システムクロックをカウントする第１及び第２ カウンタと、第２システムクロックを第１システムクロックに実質的に同期させ る論理回路と、第２システムクロックの周波数を調節するため論理回路の出力と 第２システムクロックの入力との間に接続された帰還ループと、を含む、 電気通信機器で電力消費を削減する方法。 2. 請求の範囲第１項記載の方法において、帰還ループはディジタル・アナロ グ変換器を含む方法。 3. 電気通信機器で電力消費を削減する方法において、 所定期間の間電気通信装置に含まれる第１システムクロックをパワーダウンす る段階と、 所定期間の間電気通信装置に含まれる第２システムクロックをパワーアップす る段階であって、第２システムクロックは第１システムクロックより少ない電流 を消費し、第２システムクロックは所定期間の間第２システムクロックを第１シ ステムクロックに実質的に同期させる同期手段を含む、前記パワーアップする段 階と、を含み、 同期手段は、各々第１及び第２システムクロックをカウントする第１及び第２ カウンタと、第1及び第２カウンタの出力の間の位相差を検出する位相検出器と 、位相差をチャージ・パルスに変換しチャージ・パルスを第２システムクロック に供給するチャージポンプと、第１カウンタの出力と第１カウンタの入力との間 に 接続され、第１カウンタの分割比をディジタル的に制御する変調器とを含む、 電気通信機器で電力消費を削減する方法。 4. 請求項第３項記載の方法において、同期手段は、第２システムクロックへ 供給される前にチャージ・パルスをフィルタする低域フィルタをさらに含む方法 。 5. 請求の範囲第３項記載の方法において、変調器は、外部源から制御情報を 受取るシグマ・デルタ変調器である方法。 6. 請求の範囲第３項記載の方法において、変調器は外部制御情報を受取らな い方法。 7. 電気通信装置の同期回路において、 第１電力レベルで動作する第１システムクロックと、 第１電力レベルより低い第２電力レベルで動作する第２システムクロックであ って、第１システムクロックがパワーダウンしている所定期間の間第２システム クロックを第１システムクロックに実質的に同期させる同期手段を含む前記第２ システムクロックと、を含み、 同期手段は、各々第１及び第２システムクロックをカウントする第１及び第２ カウンタと、第２システムクロックを第１システムクロックに実質的に同期させ る論理回路と、第２システムクロックの周波数を調節するため論理回路の出力と 第２システムクロックの入力との間に接続された帰還ループと、を含む、 電気通信装置の同期回路。 8. 請求の範囲第７項記載の回路において、帰還ループはディジタル・アナロ グ変換器を含む回路。 9. 電気通信装置の同期回路において、 第１電力レベルで動作する第１システムクロックと、 第１電力レベルより低い第２電力レベルで動作する第２システムクロックであ って、第１システムクロックがパワーダウンしている所定期間の間第２システム クロックを第１システムクロックに実質的に同期させる同期手段を含む前記第２ システムクロックと、を含み、 各々第１及び第２システムクロックをカウントする第１及び第２カウンタと、 第１及び第２カウンタの出力の間の位相差を検出する位相検出器と、位相差をチ ャージ・パルスに変換しチャージ・パルスを第２システムクロックに供給するチ ャージポンプと、第１カウンタの出力と第１カウンタの入力との間に接続され、 第１カウンタの分割比をディジタル的に制御する変調器とを含む、 電気通信装置の同期回路。 10．請求の範囲第９項記載の回路において、同期手段は、第２システムクロッ クへ供給される前にチャージ・パルスをフィルタする低域フィルタをさらに含む 回路。 11．請求の範囲第９項記載の回路において、変調器は、外部源から制御情報を 受取るシグマ・デルタ変調器である回路。 12．請求の範囲第９項記載の回路において、変調器は外部制御情報を受取らな い回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 1. 電気通信機器で電力消費を削減する方法において、 所定期間の間電気通信装置に含まれる第１システムクロックをパワーダウンす る段階と、 所定期間の間電気通信装置に含まれる第２システムクロックをパワーアップす る段階であって、第２システムクロックは第１システムクロックより少ない電流 を消費し、第２システムクロックは所定期間の間第２システムクロックを第１シ ステムクロックに実質的に同期させる同期手段を含む、前記パワーアップする段 階と、 を含む電気通信機器で電力消費を削減する方法。 2. 請求の範囲第1項記載の方法において、同期手段は、各々第１及び第２シ ステムクロックをカウントする第１及び第２カウンタと、第２システムクロック を第１システムクロックに実質的に同期する論理回路とを含む方法。 3. 請求の範囲第2項記載の方法において、同期手段は、論理回路の出力と第 ２システムクロックの入力との間に接続された帰還ループをさらに含む方法。 4. 請求の範囲第3項記載の方法において、帰還ループはディジタル・アナロ グ変換器を含む方法。 5. 請求の範囲第1項記載の方法において、同期手段は、各々第１及び第２シ ステムクロックをカウントする第１及び第２カウンタと、第１及び第２カウンタ の出力の間の位相差を検出する位相検出器と、位相差をチャージ・パルスに変換 しチャージ・パルスを第２システムクロックに供給するチャージポンプと、を含 む、方法。 6. 請求の範囲第５項記載の方法において、同期手段は、第２システムクロッ クへ供給される前にチャージ・パルスをフィルタする低域フィルタをさらに含む 方法。 7. 請求の範囲第５項記載の方法において、同期手段は、第１カウンタの出力 と第１カウンタの入力との間に接続され、第１カウンタの分割比をディジタル的 に制御する変調器をさらに含む方法。 8. 請求の範囲第７項記載の方法において、変調器は、外部源から制御情報を 受取るシグマ・デルタ変調器である方法。 9. 請求の範囲第７項記載の方法において、変調器は外部制御情報を受取らな い方法。 10．電気通信装置の同期回路において、 第１電力レベルで動作する第１システムクロックと、 第１電力レベルより低い第２電力レベルで動作する第２システムクロックであ って、第１システムクロックがパワーダウンしている所定期間の間第２システム クロックを第１システムクロックに実質的に同期する同期手段を含む前記第２シ ステムクロックと、 を含む電気通信装置の同期回路。 11．請求項第１０項記載の回路において、同期手段は、各々第１及び第２シス テムクロックをカウントする第１及び第２カウンタと、第２システムクロックを 第１システムクロックに実質的に同期する論理回路とを含む回路。 12．請求項第１１項記載の回路において、同期手段は、論理回路の出力と第２ システムクロックの入力との間に接続された帰還ループをさらに含む回路。 13．請求項第１２項記載の回路において、帰還ループはディジタル・アナログ 変換器を含む回路。 14．請求項第１０項記載の回路において、同期手段は、各々第１及び第２シス テムクロックをカウントする第１及び第２カウンタと、第１及び第２カウンタの 出力の間の位相差を検出する位相検出器と、位相差をチャージ・パルスに変換し チャージ・パルスを第２システムクロックに供給するチャージポンプと、を含む 、回路。 15．請求項第１４項記載の回路において、同期手段は、第２システムクロック へ供給される前にチャージ・パルスをフィルタする低域フィルタをさらに含む回 路。 16．請求項第１４項記載の回路において、同期手段は、第１カウンタの出力と 第１カウンタの入力との間に接続され、第１カウンタの分割比をディジタル的に 制御する変調器をさらに含む回路。 17．請求項第１６項記載の回路において、変調器は、外部源から制御情報を受 取るシグマ・デルタ変調器である回路。 18．請求項第１６項記載の回路において、変調器は外部制御情報を受取らない 回路。