ES2281096T3 - Metodo y aparato para reducir la corriente en modo de espera en equipos de comunicaciones. - Google Patents
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Abstract
ESTA INVENCION SE REFIERE A UN PROCEDIMIENTO Y A UN APARATO QUE SIRVEN PARA REDUCIR EL CONSUMO DE ENERGIA DE UN DISPOSITIVO DE COMUNICACIONES. EN MODO DE VIGILIA, LA ALIMENTACION EN ENERGIA DE UN RELOJ DE POTENCIA RELATIVAMENTE ALTA ES REDUCIDA Y UN RELOJ DE POTENCIA MAS BAJA Y DE FRECUENCIA INFERIOR SE USA PARA MANTENER LA SINCRONIZACION DEL SISTEMA. SE PREVEN DISPOSITIVOS DE SINCRONIZACION PARA MEJORAR LA PRECISION DEL RELOJ DE BAJA FRECUENCIA CUANDO ESTA EN MODO DE VIGILIA.
Description
Método y aparato para recudir la corriente en
modo de espera en equipos de comunicaciones.
La presente invención se refiere, de manera
general, a sistemas de comunicaciones. Más particularmente, la
presente invención se refiere a la reducción de corriente en equipos
de comunicaciones entre móviles durante un modo de funcionamiento
en espera.
Para reducir el consumo de energía en equipos de
comunicaciones entre móviles, es deseable, frecuentemente, prever
un modo de funcionamiento en espera o en reposo. Durante el modo en
espera, el equipo está activo solamente durante intervalos cortos
mientras se está prestando atención a una página, y se corta su
alimentación durante los intervalos restantes. Es importante
mantener con precisión la temporización del sistema para asegurar
que el equipo está activo, precisamente, durante los intervalos
correctos. Es, también, altamente deseable reducir el consumo de
energía del equipo en el modo en espera o en reposo tanto como sea
posible.
Para mantener la temporización del sistema en un
dispositivo típico de comunicaciones de GSM, hay previsto un reloj
que tiene un nivel de precisión relativamente alto (por ejemplo, 1
ppm) que está activo en todo momento, incluso durante la espera.
Tales relojes pueden consumir cantidades de energía relativamente
grandes. Un reloj ilustrativo usado en teléfonos móviles es un
oscilador de cristal controlado por voltaje (VCXO) que funciona,
por ejemplo, a 13 MHz. Además, un teléfono móvil puede tener,
también, un sencillo reloj en tiempo real (RTC) de baja energía
para mostrar el tiempo en un elemento de presentación del
dispositivo de comunicaciones. Este reloj funciona a una frecuencia
mucho menor (32,768 kHz) y, típicamente, no es muy preciso (por
ejemplo, 10-20 ppm, dependiendo de la calidad del
cristal del reloj).
Sería, por lo tanto, deseable reducir el consumo
de energía del equipo de comunicaciones que funcione en un modo de
espera mediante la desconexión del reloj de alta frecuencia, elevada
corriente, manteniendo precisa, sin embargo, la temporización del
sistema.
El documento de patente estadounidense
5.493.700, de Hietala et al. (Hietala ‘700) describe un
aparato para el control automático de frecuencia (AFC) para un
radioteléfono. El radioteléfono incluye un transmisor, un receptor,
una interfaz de usuario, lógica de control y un sintetizador que
provee señales a una frecuencia apropiada al transmisor y al
receptor, y que proporciona una señal de reloj a la interfaz de
usuario y a la lógica de control. La lógica de control controla la
frecuencia del sintetizador. El sintetizador incluye dos
sintetizadores de N valores fraccionales y un bucle de bloqueo de
fase. La patente ‘700 de Hietala no describe un método para reducir
la corriente en un modo de espera mientras mantiene precisa la
temporización del sistema.
El documento de patente estadounidense 5.055.802
de Hietala et al. (Hietala ‘802) describe un sintetizador de
N valores fraccionales, de sigma-delta, de múltiples
acumuladores, que controla la frecuencia de una señal de salida de
un oscilador controlado por voltaje. En el sintetizador pueden
introducirse incrementos de desplazamiento de frecuencia
relativamente pequeños. La patente ‘802 de Hietala no describe un
método para reducir la corriente en un modo de espera mientras
mantiene precisa la temporización del sistema.
El documento de patente estadounidense 5.070.310
de Hietala et al. (Hietala ‘310) describe un sintetizador de
N valores fraccionales, de múltiples acumuladores con circuitos de
retención, para un transceptor de radio digital que impide el
"rizado" de datos mediante acumuladores múltiples, y que reduce
las señales espurias. El documento ‘310 de Hietala no describe un
método para reducir la corriente en un modo de espera mientras
mantiene precisa la temporización del sistema.
El documento de patente estadounidense 5.331.293
de Shepherd et al. (Shepherd) describe un sintetizador
digital de frecuencias que compensa las señales espurias mediante la
desmodulación, inversión y amplificación de la salida del
sintetizador para generar una señal de compensación que ajusta un
oscilador de referencia. Shepherd no habla de la reducción de
consumo de energía mediante la provisión de un modo de espera
mientras que mantiene precisa la temporización del sistema.
Se conoce, de los teléfonos móviles de Pacific
Digital Cellular, cortar la alimentación de un oscilador de cristal
de alta frecuencia y usar un segundo oscilador que funciona a una
frecuencia inferior y consume menos energía, durante un modo de
espera. En el sistema de PDC, sin embargo, la velocidad de
transmisión de símbolos es 21 ks/s, que es significativamente
inferior a los 270,833 ks/s del sistema de GSM. Como resultado, los
requisitos de temporización del sistema de PDC son
significativamente menos precisos que los requisitos de
temporización del sistema de GSM y de otros sistemas, y no hay
ninguna necesidad de un oscilador preciso de baja frecuencia en el
sistema de PDC. Por tanto, el método de reducción de energía en el
sistema de PDC no es adecuado para el sistema de GSM ni para otros
sistemas de velocidad de transmisión de bits relativamente alta con
requisitos de temporización relativamente rigurosos.
El documento EP0726508 describe la repetición de
la calibración de un despertador que se usa durante el modo de
espera, mientras el reloj del sistema está desactivado. Durante el
modo de espera, el reloj de tiempo real está desactivado y se
utiliza un reloj de baja frecuencia. El despertador puede volver a
ser calibrado continuamente en cada ciclo haciéndolo hasta el punto
en que los contadores del sistema están fuera de fase con señales
de temporización externas procedentes de una estación de base.
El documento WO 95/10141 describe el uso de un
oscilador de baja frecuencia durante un periodo de sueño que está
adaptado dependiendo de la precisión de temporización del periodo de
sueño anterior.
El documento EP0579978 describe el
funcionamiento intermitente de un bucle de bloqueo de fase para
ahorrar energía en un sintetizador de frecuencias de un sistema de
TDMA. Un circuito de control de bucle cerrado controla el
interruptor del bucle según el funcionamiento intermitente del bucle
de bloqueo de fase y el circuito de control de voltaje para
controlar la aplicación de un voltaje controlado groseramente al
oscilador controlado por voltaje para la conmutación de canales en
una trama de comunicaciones.
Según un primer aspecto de la presente
invención, se proporciona un método para reducir el consumo de
energía en un dispositivo de telecomunicaciones, que comprende las
operaciones de: cortar la alimentación de un primer reloj del
sistema contenido en el dispositivo de telecomunicaciones durante un
periodo de tiempo predeterminado; y alimentar un segundo reloj del
sistema contenido en el dispositivo de telecomunicaciones durante el
periodo de tiempo predeterminado, consumiendo el segundo reloj del
sistema menos corriente que el primer reloj del sistema, e
incluyendo el segundo reloj del sistema medios de sincronización
para sincronizar sustancialmente el segundo reloj del sistema con
el primer reloj del sistema durante el periodo de tiempo
predeterminado, en el que los medios de sincronización incluyen
contadores primero y segundo para llevar la cuenta de los relojes
primero y segundo, respectivamente, del sistema, un sistema de
circuitos lógicos para sincronizar sustancialmente el segundo reloj
del sistema con el primer reloj del sistema, y un bucle de
realimentación conectado entre una salida del sistema de circuitos
lógicos y una entrada al segundo reloj del sistema para ajustar la
frecuencia del segundo reloj del
sistema.
sistema.
Según un segundo aspecto de la presente
invención, se proporciona un método para reducir el consumo de
energía de un dispositivo de telecomunicaciones, que comprende las
operaciones de:
cortar la alimentación de un primer reloj del
sistema contenido en el dispositivo de telecomunicaciones durante
un periodo predeterminado de tiempo; y alimentar un segundo reloj
del sistema contenido en el dispositivo de telecomunicaciones
durante el periodo de tiempo predeterminado, consumiendo el segundo
reloj del sistema menos corriente que el primer reloj del sistema,
e incluyendo el segundo reloj del sistema medios de sincronización
para sincronizar sustancialmente el segundo reloj del sistema con el
primer reloj del sistema durante el periodo de tiempo
predeterminado, en el que los medios de sincronización incluyen
contadores primero y segundo para llevar la cuenta de los relojes
primero y segundo, respectivamente, del sistema, un detector de fase
para detectar la diferencia de fase entre las salidas de los
contadores primero y segundo, una bomba de carga para convertir la
diferencia de fase en impulsos de carga y suministrar los impulsos
de carga al segundo reloj del sistema, y un modulador conectado
entre una salida del primer contador y una entrada del primer
contador, controlando el modulador, digitalmente, una relación de
división del primer contador.
Según otro aspecto de la presente invención, se
proporciona un circuito de sincronización de un dispositivo de
telecomunicaciones, que comprende: un primer reloj del sistema que
funciona con un primer nivel de energía; y un segundo reloj del
sistema que funciona con un segundo nivel de energía, menor que el
primer nivel de energía; incluyendo el segundo reloj del sistema
medios de sincronización para sincronizar sustancialmente el
segundo reloj del sistema con el primer reloj del sistema durante un
periodo de tiempo predeterminado en el que al primer reloj del
sistema se le corta la alimentación, en el que los medios de
sincronización incluyen contadores primero y segundo para llevar la
cuenta de los relojes primero y segundo, respectivamente, del
sistema, un sistema de circuitos lógicos para sincronizar
sustancialmente el segundo reloj del sistema con el primer reloj
del sistema, y un bucle de realimentación conectado entre una salida
del sistema de circuitos lógicos y una entrada al segundo reloj del
sistema para ajustar la frecuencia del segundo reloj del
sistema.
Según todavía otro aspecto de la presente
invención, se proporciona un circuito de sincronización de un
dispositivo de telecomunicaciones, que comprende: un primer reloj
del sistema que funciona con un primer nivel de energía; y un
segundo reloj del sistema que funciona con un segundo nivel de
energía menor que el primer nivel de energía, incluyendo el segundo
reloj del sistema medios de sincronización para sincronizar
sustancialmente el segundo reloj del sistema con el primer reloj
del sistema durante un periodo predeterminado de tiempo en el que se
corta la alimentación del primer reloj del sistema, en el que los
medios de sincronización incluyen contadores primero y segundo para
llevar la cuenta de los relojes primero y segundo, respectivamente,
del sistema, un detector de fase para detectar la diferencia de
fase entre las salidas de los contadores primero y segundo, una
bomba de carga para convertir la diferencia de fase en impulsos de
carga y suministrar los impulsos de carga al segundo reloj del
sistema, y un modulador conectado entre una salida del primer
contador y una entrada del primer contador, controlando el
modulador, digitalmente, una relación de división del primer
contador.
Según las realizaciones ilustrativas de la
presente invención, un circuito para reducir el consumo de energía
en un dispositivo de comunicaciones incluye un oscilador de reloj de
tiempo real (RTC) de baja energía, de baja frecuencia, y medios de
sincronización para sincronizar el oscilador de RTC con un reloj
maestro de energía y frecuencia relativamente mayores. Durante el
modo de espera o de reposo, se corta la alimentación del reloj
maestro de alta frecuencia, y la temporización del sistema es
mantenida mediante el reloj de frecuencia menor. Según diversas
realizaciones, los medios de sincronización pueden ser incorporados
en la práctica mediante un circuito de corrección en tiempo real en
bucle abierto, un circuito digital de corrección en tiempo real de
bucle cerrado, un circuito de corrección de bucle de bloqueo de fase
(PLL), un circuito de PLL de N valores fraccionales u otros medios
equivalentes.
El método y el aparato de la presente invención
permiten que un dispositivo de comunicaciones sea hecho funcionar
en un modo de funcionamiento de baja energía, en espera, mientras
que, sin embargo, mantiene precisa la temporización del sistema. La
presente invención es particularmente útil en el sistema de GSM o en
otros sistemas de comunicaciones entre móviles que tienen
requisitos de temporización relativamente precisos.
Una comprensión más completa de la presente
invención puede obtenerse con la lectura de la siguiente Descripción
detallada de las realizaciones preferidas junto con los dibujos
adjuntos, en los que los mismos signos de referencia indican los
mismos elementos, y en los que:
la figura 1 es un diagrama de bloques de un
circuito de reducción de energía que usa circuitos digitales de
corrección de temporización de bucle abierto y de bucle cerrado
según una realización de la presente invención;
la figura 2 es un diagrama de bloques de un
circuito de reducción de energía que usa un circuito de corrección
de temporización de bucle bloqueado en fase según otra realización
de la presente invención;
la figura 3 es un diagrama de bloques de un
circuito de reducción de energía que usa un modulador de
sigma-delta según una realización alternativa de la
presente invención; y
la figura 4 es un diagrama de bloques de un
circuito de reducción de energía que usa un circuito de corrección
de temporización de bucle bloqueado en fase de N valores
fraccionales según todavía otra realización de la presente
invención.
Según la presente invención, un dispositivo de
comunicaciones que funciona en un sistema que tiene una velocidad
de transmisión de datos relativamente elevada o que tiene unos
requisitos de temporización relativamente estrictos (por ejemplo,
un sistema de telecomunicaciones entre móviles según la norma de
GSM) incluye un sistema de circuitos que permite que el dispositivo
funcione en dos modos: un modo de funcionamiento normal y un modo
de funcionamiento en espera. En el modo de funcionamiento en espera,
al menos una parte de los elementos del dispositivo están
alimentados solamente durante ciertos intervalos especificados. Un
reloj de espera, independiente de un reloj de referencia, está
previsto para mantener precisa la temporización y asegurar que los
elementos apropiados son alimentados durante los intervalos
correctos. El reloj de espera funciona a una frecuencia menor que
el reloj de referencia, y proporciona menos corriente que el reloj
de referencia. La presente invención incluye medios de
sincronización para sincronizar el reloj de espera al reloj de
referencia, de modo que se alcanza una precisión de reloj
relativamente alta (por ejemplo, 1 ppm) a partir de un reloj que
tiene una precisión relativamente baja (por ejemplo,
10-20 ppm).
10-20 ppm).
Haciendo referencia, ahora, a la figura 1, en
ella se muestra una primera realización de la invención en la que
se usa un circuito de corrección de temporización en bucle abierto
para sincronizar el reloj de espera (RTC) 10 con el reloj de
referencia 12. Según esta realización, la frecuencia del oscilador
10 del RTC es medida con precisión y, luego, la temporización del
sistema es corregida o ajustada en consecuencia. Al conocer la
frecuencia exacta del reloj de RTC 10, es posible usar la señal de
RTC como reloj del sistema durante el tiempo de espera, sin
ocupación, manteniendo, de ese modo, la sincronización del sistema
mientras que el VCXO 12 preciso está desconectado. Como se muestra
en la figura 1, los contadores primero y segundo 14 y 16 están
conectados para recibir las salidas de RTC 10 y del VCXO 12,
respectivamente. El sistema de circuitos lógicos 18 recibe las
salidas de los contadores y genera, basándose en las salidas de los
contadores durante un intervalo predeterminado, una señal de RTC
perfeccionada. El intervalo predeterminado se elige basándose en la
frecuencia del VCXO 12, y es, preferiblemente, lo bastante largo
para lograr un nivel deseado de precisión.
Alternativamente, la frecuencia del RTC puede
ser ajustada para sincronizar el RTC al reloj de referencia 12.
Este ajuste puede llevarse a la práctica mediante un bucle cerrado
digital que bloquea la frecuencia del RTC 10 a la más precisa del
VCXO 12, como se muestra mediante la línea de trazos de la figura
1.
El circuito de bucle cerrado incluye el RTC 10,
el VCXO 12, los contadores 14 y 16, el circuito lógico 18 y medios
para controlar la frecuencia de RTC 10, que pueden ser incorporados,
en la práctica, mediante un conversor 20 de D/A conectado en un
bucle de realimentación entre una salida del circuito lógico 18 y
una entrada al reloj de RTC 10.
El método de bucle cerrado requiere un tiempo de
corrección relativamente largo para alcanzar un nivel deseable de
precisión. El valor de compensación es, preferiblemente, actualizado
frecuentemente cuando el dispositivo de comunicaciones es encendido
por primera vez, debido al propio calentamiento del dispositivo al
encenderlo. Después de un breve periodo de funcionamiento
sostenido, la actualización del valor de compensación puede
realizarse con menos frecuencia.
El método de bucle cerrado consigue,
ventajosamente, un reloj RTC muy preciso (idealmente, de la misma
precisión que el VCXO). Pueden usarse cristales de coste
relativamente bajo (por ejemplo, que tengan una precisión de 20 ppm
a 32,768 kHz) para los osciladores. Las características de
temperatura de funcionamiento del cristal de RTC sólo necesitan
estar dentro del margen de sintonización del control de frecuencia
del RTC.
Una realización alternativa, que reduce el
tiempo de corrección de frecuencia del RTC, incluye el uso de un
bucle de bloqueo de fase (PLL). Mientras el uso de un PLL es bien
conocido en teléfonos móviles para bloquear osciladores de
frecuencia relativamente alta (1 GHz) a un VCXO de frecuencia
inferior precisa (13 MHz), la presente invención usa un PLL para
bloquear un oscilador 10 de frecuencia relativamente baja a un VCXO
12 de frecuencia precisa, más elevada. Se apreciará que el tiempo
de bloqueo de un PLL es función de la frecuencia de corte del
filtro del bucle (suponiendo que la frecuencia de comparación es
suficientemente elevada), como se describe más abajo. Aunque una
frecuencia de corte más elevada introduce más ruido, el ruido
aumentado no afecta significativamente al RTC 10 en esta ejecución
práctica.
El PLL bloquea el RTC 10, con el VCXO 12 preciso
cuando el VCXO es alimentado, y mantiene este valor en el RTC 10
cuando se corta la alimentación del VCXO 12.
Una ejecución práctica ilustrativa de esta
realización se muestra en la figura 2. El circuito de la figura 2
incluye un detector de fase 22 que proporciona una salida digital a
una bomba de carga 24. La bomba de carga 24 provee una salida de
alta impedancia de impulsos de carga hacia arriba o hacia abajo al
filtro 26 del bucle. La precisión de los impulsos de carga no es
importante en esta ejecución práctica ya que no hay requisitos
estrictos de ruido o de tiempo de bloqueo. La salida de la bomba de
carga 24 es filtrada en un filtro de pasa-bajos 26
y realimentada al RTC 10 para controlar la frecuencia del reloj de
menor energía.
Como se mencionó más arriba, hay una restricción
que limita el tiempo de bloqueo del PLL, que es que la frecuencia
de comparación debe ser suficientemente grande. La frecuencia de
comparación f_{comparación} puede definirse como:
f_{comparación} =
\frac{f_{VCXO}}{N} =
\frac{f_{RTC}}{M}
en donde N y M son
enteros.
La frecuencia de RTC es normalmente 32,768 kHz y
en GSM la frecuencia VCXO, es típicamente, 13 MHz. Esto tiene como
resultado una frecuencia de comparación máxima de 64 Hz. Típicamente
en la anchura de banda del bucle del PLL tiene que ser 10 veces
inferior, lo que significa una anchura de banda de bucle de 6 Hz y
un tiempo de bloqueo de alrededor de medio segundo. Esto no es
suficiente si, como en el sistema de GSM, se desea tener un tiempo
de bloqueo menor de 20 ms y cortar la alimentación del VCXO durante
2 segundos para reducir el consumo de energía.
Para alcanzar una frecuencia de comparación más
elevada (del orden de kHz), es deseable modificar la frecuencia de
RTC, particularmente cuando la frecuencia del VCXO está
predeterminada, como en el sistema de GSM. Una frecuencia de RTC
de, por ejemplo, 40625 Hz permitirá que se lleve a la práctica con
facilidad un PLL. El inconveniente de TAL ejecución práctica es que
el cristal para esta frecuencia no es un cristal "estándar" y
es, por lo tanto, más caro que el cristal estándar de 32768 Hz.
Según todavía otra realización, una frecuencia
de comparación más elevada puede alcanzarse utilizando un PLL de N
valores fraccionales. El PLL de N valores fraccionales trabaja
cambiando los valores de contador por una de las frecuencias entre
N y N+1, creando, de ese modo, una nueva frecuencia que es una
fracción de la otra frecuencia original.
Como ejemplo, supongamos que el RTC es de 32768
Hz y el VCXO es de 13 MHz. La frecuencia de comparación es,
preferiblemente, mayor de 2 kHz. Se elige 2.048 Hz por tanteo, ya
que es 3.268/16 y es fácil de conseguir. Entonces, la relación de
división para el VCXO es
N = \frac{13\
MHz}{2048} = 6347.65625 = 6347 +
\frac{21}{32}
Esto significa que para bloquear el PLL, se usa
una relación de división N (6347) para 11 periodos y, luego, la
relación de división N+1 (6348) se usa para 21 periodos. Así, hay
otro periodo más largo para bloquear completamente el PLL de N
valores fraccionales. Este periodo es 2048 Hz/32 = 64 Hz, que es el
mismo periodo que antes. Se apreciará que una modulación de 64 Hz
del RTC puede ser evitada en realizaciones alternativas.
La solución más sencilla es proporcionar una
anchura de banda de bucle relativamente baja (por ejemplo, de 6
Hz), de manera que el RTC no pueda seguir la modulación de 64 Hz.
Esto, sin embargo, eliminará la ventaja de la velocidad sobre la
frecuencia de comparación más elevada del PLL de N valores
fraccionales.
Otra solución es alimentar una corriente de
compensación en el bucle que compense el error del detector de
fase. Tal solución puede ser incorporada en la práctica
proporcionando un sistema adicional de circuitos analógicos de
bomba de carga emparejado con la bomba de carga del detector de
fase.
Otra solución se muestra en la figura 3, e
incluye un modulador de sigma delta digital 28 para controlar
digitalmente la relación de división del contador para generar la
relación de 21/32. Esto no requiere circuitería analógica adicional
y aumenta la frecuencia de ruido de modulación.
Una solución adicional se muestra en la figura
4, que incluye un modulador 30 de módulo-e, y que
genera una frecuencia que está próxima, pero no es igual, a la
frecuencia de RTC correcta. A modo de ejemplo:
N = \frac{13\
MHz}{2048} = 6347 + \frac{21}{32} = 6347 +
\frac{2}{3}
f_{RTC} =
\frac{13\ MHz}{6347 + \frac{2}{3}}\ x\ 16 = 32767.946\
Hz
De esta manera, la frecuencia del RTC no será
exactamente 32768 Hz sino ligeramente inferior (1,6 ppm inferior).
Esta pequeña diferencia no puede ser advertida por el reloj de
tiempo real 10 y es tan pequeña que la sincronización del sistema
puede mantenerse sin dificultad. Esta ejecución práctica consigue
una ventaja significativa, ya que el periodo de N valores
fraccionales es 2048/3 = 683 Hz y está fuera de la anchura de banda
del bucle. La realización de la figura 4 proporciona un PLL muy
sencillo con un tiempo de bloqueo rápido (<20 ms). Toda la
modulación del periodo de N valores fraccionales puede realizarse
fuera del bucle, y no se necesita ninguna compensación normal de N
valores fraccionales dentro del bucle.
La presente invención hace posible cortar la
alimentación del VCXO, relativamente preciso pero que consume
energía, cuando no es necesario y mantener todavía la sincronización
del sistema utilizando un reloj de baja energía, de baja
frecuencia, con medios de sincronización para aumentar la precisión
del reloj de baja energía.
Mientras que la descripción anterior ha incluido
muchos detalles y especificaciones, se entiende que estos son
meramente ilustrativos y no se deben interpretar como limitaciones
de la invención. Para aquellos con conocimientos ordinarios de la
técnica serán fácilmente evidentes numerosas modificaciones de los
ejemplos descritos que no se alejen del alcance de la invención,
según se define en las siguientes reivindicaciones.
Claims (12)
1. Un método para reducir el consumo de energía
en un dispositivo de telecomunicaciones, que comprende las
operaciones de:
cortar la alimentación de un primer reloj (12)
del sistema contenido en el dispositivo de telecomunicaciones
durante un periodo de tiempo predeterminado; y
alimentar un segundo reloj (10) del sistema
contenido en el dispositivo de telecomunicaciones durante el periodo
de tiempo predeterminado, consumiendo el segundo reloj (10) del
sistema menos corriente que el primer reloj (12) del sistema, e
incluyendo el segundo reloj (10) del sistema medios de
sincronización para sincronizar sustancialmente el segundo reloj
(10) del sistema con el primer reloj (12) del sistema durante el
periodo de tiempo predeterminado,
incluyendo los medios de sincronización
contadores primero y segundo (16, 14) para llevar la cuenta de los
relojes del sistema primero y segundo (12, 10) respectivamente,
caracterizado porque los medios de sincronización incluyen,
además, un sistema de circuitos lógicos (18) para sincronizar
sustancialmente el segundo reloj (10) del sistema con el primer
reloj (12) del sistema, y un bucle de realimentación conectado entre
una salida del sistema de circuitos lógicos (18) y una entrada del
segundo reloj (10) del sistema para ajustar una frecuencia del
segundo reloj (10) del sistema.
2. El método de la reivindicación 1, en el que
el bucle de realimentación incluye un convertidor (20) de digital a
analógico.
3. Un método para reducir el consumo de energía
en un dispositivo de telecomunicaciones, que comprende las
operaciones de:
cortar la alimentación de un primer reloj (12)
del sistema contenido en el dispositivo de telecomunicaciones
durante un periodo de tiempo predeterminado; y
alimentar un segundo reloj (10) del sistema
contenido en el dispositivo de telecomunicaciones durante el periodo
predeterminado de tiempo, consumiendo el segundo reloj (10) del
sistema menos corriente que el primer reloj (12) del sistema, e
incluyendo el segundo reloj (10) del sistema medios de
sincronización para sincronizar sustancialmente el segundo reloj
(10) de sistema con el primer reloj (12) de sistema durante el
periodo predeterminado de tiempo,
incluyendo los medios de sincronización
contadores primero y segundo (16, 14) para llevar la cuenta de los
relojes del sistema primero y segundo (12, 10), respectivamente,
caracterizado porque los medios de sincronización incluyen,
además, un detector de fase (22) para detectar la diferencia de fase
entre salidas de los contadores primero y segundo (16, 14), una
bomba de carga (24) para convertir la diferencia de fase en impulsos
de carga y para suministrar los impulsos de carga al segundo reloj
(10) del sistema, y un modulador (28) conectado entre una salida
del primer contador (16) y una entrada del primer contador (16),
controlando el modulador (28), digitalmente, una relación de
división del primer contador (16).
4. El método de la reivindicación 3, en el que
los medios de sincronización incluyen, además, un filtro (26) de
pasa-bajos para filtrar los impulsos de carga antes
de ser suministrados al segundo reloj (10) del sistema.
5. El método de la reivindicación 3, en el que
el modulador (28) es un modulador de sigma delta que recibe
información de control desde una fuente externa.
6. El método de la reivindicación 3, en el que
el modulador (28) no recibe ninguna información de control
externa.
7. Un circuito de sincronización de un
dispositivo de telecomunicaciones, que comprende:
un primer reloj (12) del sistema que funciona a
un primer nivel de energía; y
un segundo reloj (10) del sistema que funciona a
un segundo nivel de energía inferior al primer nivel de energía,
incluyendo el segundo reloj (10) del sistema medios de
sincronización para sincronizar, sustancialmente, el segundo reloj
(10) del sistema con el primer reloj (12) del sistema durante un
periodo de tiempo predeterminado en el que el primer reloj (12) del
sistema tiene cortada la alimentación,
incluyendo los medios de sincronización
contadores primero y segundo (16, 14) para llevar la cuenta de los
relojes del sistema primero y segundo (12, 10), respectivamente,
caracterizado porque los medios de sincronización incluyen
un sistema de circuitos lógicos (18) para sincronizar
sustancialmente el segundo reloj (10) del sistema con el primer
reloj (12) de sistema, y un bucle de realimentación conectado entre
una salida del circuito lógico (18) y una entrada al segundo reloj
(10) del sistema para ajustar una frecuencia al segundo reloj (10)
del sistema.
8. El circuito de la reivindicación 7, en el que
el bucle de realimentación incluye un convertidor (20) de digital a
analógico.
9. Un circuito de sincronización de un
dispositivo de telecomunicaciones, que comprende:
un primer reloj (12) del sistema que funciona a
un primer nivel de energía; y
un segundo reloj (10) del sistema que funciona a
un segundo nivel de energía inferior al primer nivel de energía,
incluyendo el segundo reloj (10) del sistema medios de
sincronización para sincronizar, sustancialmente, el segundo reloj
(10) del sistema con el primer reloj (12) del sistema durante un
periodo de tiempo predeterminado en el que el primer reloj (12) del
sistema tiene cortada la alimentación,
incluyendo los medios de sincronización un
primero y un segundo contadores (16, 14) para llevar la cuenta de
los relojes del sistema primero y segundo (12, 10), respectivamente,
caracterizado porque los medios de sincronización incluyen
un detector de fase (22) para detectar la diferencia de fase entre
salidas entre los contadores primero y segundo (16, 14), una bomba
de carga (24) para convertir la diferencia de fase en impulsos de
carga y suministrar los impulsos de carga al segundo reloj (10) del
sistema, y un modulador (28) conectado entre una salida del primer
contador (16) y una entrada al primer contador (16), controlando el
modulador (28), digitalmente, una relación de división del primer
contador (16).
10. El circuito de la reivindicación 9, en el
que los medios de sincronización incluyen, además, un filtro (26)
de pasa-bajos para filtrar los impulsos de carga
antes de ser suministrados al segundo reloj (10) del sistema.
11. El circuito de la reivindicación 9, en el
que el modulador (28) es un modulador de sigma delta que recibe
información de control desde una fuente exterior.
12. El circuito de la reivindicación 9, en el
que el modulador (28) no recibe información de control externa.
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