ES2269308T3 - Un ciclo de fase cerrada. - Google Patents

Abstract

Un mecanismo que comprende: Un ciclo de fase cerrada (10); Un primer conjunto de registros (21, 22) para contener los datos definiendo un modo de operación del ciclo de fase cerrada; y medios de acoplamiento (27, 28, 29, 30) para acoplar el primer conjunto de registros (21, 22) al ciclo de fase cerrada (10) para causar lo mismo para operar en un modo definido por los datos contenidos dentro o para recibir datos definiendo un nuevo modo de operación, Caracterizado por: Un segundo conjunto de registros (21, 22) para contener los datos definiendo un modo de operación del ciclo de fase cerrada (10); y los medios de acoplamiento (27, 28, 29, 30) siendo organizados para acoplar uno del primer y segundo conjuntos de registros (21, 22) para recibir datos definiendo un nuevo modo de operación mientras el otro del primer y segundo conjuntos de registros (21, 22) se conecta al ciclo de fase cerrada (10) para causar lo mismo para operar en el modo definido por los datos en el otro conjunto de registros, y siendo reconfigurable para cambiar el acoplamiento para que el otro conjunto de registros (21, 22) se acople para recibir los datos definiendo un nuevo modo de operación ulterior mientras el primer conjunto de registros (21, 22) se conecta al ciclo de fase cerrada (10) para causar lo mismo para operar en el nuevo modo de operación.

Description

Un ciclo de fase cerrada.

La presente invención se refiere a un ciclo de fase cerrada. Más específicamente, la invención se refiere a un ciclo de fase cerrada en el que registros plurales permiten al ciclo de fase cerrada alternar rápidamente entre diferentes frecuencias de operación.

Los receptores-transmisores de comunicaciones móviles (por ejemplo un teléfono móvil), generalmente comprenden un sintetizador de frecuencia simple que sirve como un oscilador local para ambos lados, el transmisor y el receptor, del receptor-transmisor. Tales sintetizadores de frecuencia comprenden uno o más ciclos de fase cerrada (PLLs) que pueden ser programados para cerrarse en una frecuencia especificada. En un teléfono móvil para una red celular, el PLL se reprogramará para oscilar a diferentes frecuencias para transmitir y recibir operaciones y cuando el teléfono se mueve de una célula en el sistema de comunicaciones a otra (una operación conocida como el traspaso de responsabilidad).

Así, por ejemplo, en un muy mencionado sistema GSM, el teléfono móvil rutinariamente alterna entre frecuencias de transmisión (Tx) y recepción (Rx) durante el intercambio de señales de conversación y también alterna a otras frecuencias Rx para medir el poder de la señal recibida a las otras frecuencias, para determinar si el teléfono se está moviendo de una célula a otra. Así, el teléfono realiza una medición del indicador de fuerza de la señal recibida (RSSI) entre ranuras de tiempo de transmisión y recepción para determinar si un traspaso de responsabilidad debe realizarse.

Cuando un PLL se programa a una nueva frecuencia toma tiempo para el ciclo cerrarse a la nueva frecuencia. La Figura 1 de las figuras acompañantes ilustra en forma esquemática, el cronometraje típico de señales de control de un PLL convencional. Las señales se ilustran sobre tres periodos 1, 2 y 3. Durante el periodo 1, el PLL se programa a una nueva frecuencia y durante el periodo 2 el PLL va a través del proceso de cierre hacia la nueva frecuencia. En el periodo 1 y el periodo 2, el PLL está inestable y así no puede usarse como una referencia de frecuencia. En el periodo 3, el PLL se ha cerrado a la nueva frecuencia y está, por consiguiente, estable y disponible para el uso como una referencia de frecuencia. Así, el PLL está solo activo durante el periodo 3.

Programar PLLs normalmente se hace bajo el control del software. Típicamente, PLLs requieren 20 a 24 bits de datos para especificar una frecuencia deseada y actualmente esto toma aproximadamente 60 \muS para cargar en el PLL. En un teléfono móvil GSM, el tiempo tomado para sincronizar a una frecuencia es requerido que sea menor que 250 \muS. El retardo de 60 \muS del PLL es, por consiguiente, un costo operativo significante. PLLs capaces de programación más rápida están disponibles pero estos dispositivos requieren un bus de interfase periférico de serie, dedicado en el conjunto de chips del servidor para lograr velocidad de datos de hasta 20 Mbits/sec. Una manera de superar estos problemas sería usar dos PLLs. En cualquier momento dado solo uno de los PLLs necesitaría activarse permitiendo al otro PLL ser reprogramado a la frecuencia deseada con la prontitud para cuando se requiera. El uso de dos PLLs es, sin embargo, caro porque, además del costo de dos PLLs, debe estar disponible la tabla del circuito impreso mayor (PCB) necesariamente. Además, cada PLL requeriría su propia interfase de programación y también sería necesario un control ulterior para alternar entre los dos PLLs, incrementando así la cantidad de área de pista en el PCB y costos operativos de procesamiento.

JP 09 018337 A describe un sintetizador de frecuencia en el que se tres conjuntos de datos de proporción de división de frecuencia son asignados a tres registros respectivos de un mecanismo de contención de datos de proporción de división de frecuencia. Un generador de impulsos de transferencia genera un pulso de marco de recepción, un pulso de marco de transmisión y un pulso de marco de monitoreo que corresponden respectivamente a la recepción, transmisión y recepción de monitoreo en un tiempo de hendidura dentro de un marco TDMA especificado de antemano por una señal específica de hendidura. Los datos guardados de los registros se transfieren a un divisor programable en sincronización con los pulsos respectivos.

La invención aspira a dirigirse a los problemas anteriormente discutidos y los problemas relacionados.

Según un primer aspecto de la invención, se proporciona un mecanismo que comprende un ciclo de fase cerrada, un primer conjunto de registros para contener datos que definen un modo de operación del ciclo de fase cerrada, y medios de acoplamiento para acoplar el primer conjunto de registros al ciclo de fase cerrada para causar lo mismo para operar en un modo definido por los datos contenidos allí dentro o recibir datos definiendo un nuevo modo de operación. El mecanismo además incluye un segundo conjunto de registros para contener datos definiendo un modo de operación del ciclo de fase cerrada, y los medios de acoplamiento se disponen para acoplar uno del primero y segundo conjuntos de registros para recibir datos definiendo un nuevo modo de operación mientras el otro del primer y segundo conjuntos de registros se conecta al ciclo de fase cerrada para causar lo mismo para operar en el modo definido por los datos en el otro conjunto de registros, y es reconfigurable para cambiar el acoplamiento para que el otro conjunto de registros se acople para recibir datos definiendo un nuevo modo de operación ulterior mientras el primer conjunto de registros se conecta al ciclo de fase cerrada para causar lo mismo para operar en el nuevo modo de operación.

De acuerdo con un segundo aspecto de la invención, se provee un método de operar un ciclo de fase cerrada, el método que comprende datos de contención definiendo un modo de operación del ciclo de fase cerrada en un primer conjunto de registros, y acoplando el primer conjunto de registros al ciclo de fase cerrada para causar lo mismo para operar en un modo definido por los datos contenidos dentro o para recibir datos definiendo un nuevo modo de operación. El método también incluye datos de contención que definen un modo de operación del ciclo de fase cerrada en un segundo conjunto de registros; y acoplando uno del primer y segundo conjuntos de registros para recibir datos definiendo un nuevo modo de operación mientras el otro del primero y segundo conjuntos de registros se conecta a ciclo de fase cerrada para causar lo mismo para operar en el modo definido por los datos en el otro conjunto de registros, y reconfigurar el acoplamiento para que el otro conjunto de registros se acople para recibir datos definiendo un nuevo modo de operación ulterior mientras el primer conjunto de registros se conecta a ciclo de fase cerrada para causar lo mismo para operar en el nuevo modo de operación.

Según un tercer aspecto, se provee un teléfono móvil que comprende el mecanismo según el primer aspecto de la invención.

Los rasgos anteriores y ulteriores de la invención son publicados con particularidad en las reivindicaciones añadidas y junto con las ventajas de éste se pondrá en consideración las descripciones detalladas siguientes de una realización ejemplar de la invención dada con la referencia a las figuras que la acompañan.

En las figuras:

La figura 1 es un diagrama esquemático que representa el tiempo en un ciclo de fase cerrada (PLL) como se ha discutido anteriormente;

La figura 2 es un diagrama esquemático de PLL realizando la invención;

La figura 3 es un diagrama esquemático que muestra parte del PLL en más detalles;

La figura 4 es un diagrama de tiempo del funcionamiento del PLL;

La figura 5 es un diagrama de tiempo de ranuras de tiempo uplink (transmisores de unidad móvil) y downlink (receptores de unidad móvil) de un sistema GSM;

La figura 6 es un diagrama de tiempo de un sistema GSM mostrando la recepción, transmisión y funciones de monitoreo;

La figura 7 es un diagrama de tiempo que muestra cómo un PLL convencional va a ser programado para un ambiente GSM;

La figura 8 muestra una manera en que el PLL de la Figura 3 puede programarse en un ambiente GSM; y

La figura 9 muestras un diagrama de tiempo para el ahorro de energía.

Volviendo ahora a la figura 2 de las figuras acompañantes, se muestra un ciclo de fase cerrada (PLL) 10 que es típicamente proporcionado en parte en el circuito integrado 12 y comprende un detector de fase 14, un filtro de ciclo 15, un oscilador controlador de voltaje 16, un contador dividido-por-N 17, y un contador dividido-por-R 18. Un oscilador de referencia 19 dirige el contador dividido-por-R 18. El circuito integrado 12 también comprende una entrada para una señal de datos, una entrada para una señal de reloj y una entrada para una señal de seguro habilitado.

Los datos se entran consecutivamente y sincrónicamente al circuito integrado 12 usando la señal de reloj y se guardan en los registros (no mostrado en la figura 2). Cuando la señal del seguro habilitado se activa, los datos se transfieren de los registros a los contadores 17 y 18. El contador dividido-por-N 17 cuenta N pulsos antes de producir un pulso y entonces repite el proceso. La frecuencia de salida del contador dividido-por-N 17 es por consiguiente N veces menor que aquella de su salida. Igualmente, la frecuencia de la salida de la señal de la entrada dividida-por-R es R veces menor que aquella de la entrada de la señal por el oscilador de referencia 19.

Como se apreciará por aquellos que poseen las habilidades apropiadas, el PLL 10 devuelve una señal del VCO 16 a una frecuencia (Fout) igual a la frecuencia (Fref) del oscilador de referencia 16 multiplicado por la proporción de N y R1, es decir, Fout = (N/R)* Fref.

La figura 3 de las figuras acompañantes muestra parte del PLL 10 en más detalles. El PLL 10 comprende dos conjuntos de registros 21, 22 cada uno de los cuales almacena datos que definen una configuración respectiva para el PLL 12. Cada conjunto de registros 21,22 tiene un convertidor paralelo/serie asociado 23, 24 conectado para recibir los datos en forma de serie de la interfase de datos de serie 25 de un microcontrolador servidor (no mostrado). Cada conjunto de registro 21,22 comprende un registro 21N, 22N para contener los datos para el contador dividido-por-N 17, un registro 21R, 22R para contener los datos para el contador dividido-por-R 18 y un registro 21P, 22P para contener los datos para el detector de fase 14. Los datos del detector de fase en los registros 21P, 22P definen la ganancia aplicada por el detector de fase 14.

También se muestra en la figura 3 un detector de cierre 24 acoplado al detector de fase 14 para proporcionar una indicación al microcontrolador servidor (no mostrado) cuando el PLL 10 se ha cerrado hacia la frecuencia deseada, es decir cuando se ha vuelto estable. Los Interruptores 27, 28 y 29 se proporcionan para cambiar el contador dividido-por-N 17, el contador dividido-por-R 18 y el detector de fase 14 entre dos conjuntos de registros 21, 22. Un ulterior interruptor 30 se proporciona para alternar la interfase de datos de serie 25 del microcontrolador servidor (no mostrado) entre los dos convertidores de serie a paralelo 23, 24. Todo los interruptores 27 a 30 son controlados por una señal de control de configuración seleccionada 32 generada por el microcontrolador servidor (no mostrado).

Los interruptores se organizan para que cuando el primer conjunto de registros 21 se acople al contador dividido-por-N 17, el contador dividido-por-R 18 y el detector de fase 14, el segundo conjunto de registros 22 es acoplado vía el interruptor 30 a la interfase de datos de serie 25 del microcontrolador servidor, y cuando el segundo conjunto de registros 22 se conecta al contador dividido-por-N 17, etc., el primer conjunto de registros 21 se conecta a la interfase de datos de serie 25. De esta manera, un conjunto de registros 21, 22 puede cargarse con los nuevos datos mientras el otro conjunto de registros 21, 22 está controlando la operación del contador dividido-por-N 17, etc. Esto proporciona una manera más eficiente de alternar entre diferentes frecuencias reduciendo la cantidad de tiempo que el PLL es inactivo. El periodo 1 en la figura 1 es eliminado.

Además, el control de ganancia, proveído por el registro 21P, 22P sobre el detector de fase 14, le permite al PLL que sea controlado para que se cierre más pronto a la nueva frecuencia. Cuando la frecuencia del PLL se cambia, el PLL perderá cierre en la señal. Toma tiempo para el PLL cerrarse sobre la nueva frecuencia, cuyo tiempo depende de la ganancia del ciclo. Una superior ganancia del ciclo reduce el tiempo tomado por el PLL para cerrarse pero proporciona menos estabilidad una vez cerrado. Una más baja ganancia del ciclo incrementa el tiempo tomado pero proporciona mayor estabilidad una vez cerrado.

Un valor apropiado de P, por consiguiente, se escoge para que equilibre el tiempo tomado con el grado de estabilidad. Alternativamente, los registros 21P y 22P pueden proporcionarse con dos valores de P. Uno valor es alto y se selecciona cuando el PLL está intentando cerrarse sobre la frecuencia, el otro valor es bajo y se selecciona una vez que el cierre se ha logrado. La modificación para hacer esto sería la suma de otra línea de control del detector de cierre 24 hacia los registros 21P y 22P para alternar entre dos valores de P.

Una ventaja de eliminar el retraso hasta ahora asociado con programar el PLL es que es el posible desconectar el PLL, o por lo menos cortar la corriente en un modo en espera (stand-by), durante periodos de inactividad. En las aplicaciones, como teléfonos móviles para un sistema GSM, hay varios periodos entre la transmisión y la recepción dónde el PLL no se requiere. Durante estos periodos, el PLL puede desconectarse para conservar la duración de la pila. El control de la ganancia del detector de fase 14 puede reducir además el periodo de tiempo durante el cual el PLL necesita tener completa potencia.

La figura 4 es un diagrama de tiempo de señales en el PLL 10. Una señal de seguro habilitado provoca a los datos agregarse el los conjuntos de registros 21, 22. La señal de configuración seleccionada selecciona entre los dos registros 21, 22. Después de que la señal de configuración seleccionada cambia de estado, sigue un periodo 33 durante que cual el PLL primero pierde la cerradura y durante el periodo la señal de detección de cierre es baja. Una vez que la cerradura es recuperada, la señal de detección de cierre se eleva y permanece alta durante un periodo 35 hasta que la señal de configuración seleccionada cambia de estado nuevamente.

Durante el periodo 35, el PLL está activo tal que puede usarse como una referencia para la frecuencia deseada. Durante este periodo, el PLL opera de acuerdo con los datos en uno de los conjuntos de registros, dígase el conjunto de registros 21. También durante este periodo, el otro conjunto de registros, dígase el conjunto 22, está cargado con nuevos datos de la configuración cronometrados en un rango determinado por un reloj del sistema.

Se apreciará de lo anterior que el PLL 10 está bien preparado para el uso en aplicaciones el que alternando entre diferentes frecuencias plurales se requiere. Tal aplicación es un teléfono móvil para un sistema GSM.

La figura 5 de las figuras acompañantes muestra varias ranuras de tiempo en un sistema GSM. Típicamente, al teléfono móvil se le asigna una ranura de tiempo de transmisión que está tres ranuras lejos de la ranura de tiempo de recepción asignada. Esto significa que hay dos ranuras disponibles entre la recepción y la transmisión y cuatro ranuras disponibles entre la transmisión y la recepción. Estas ranuras pueden utilizarse para desconectar el PLL y/o realizar otras operaciones necesarias en la norma de GSM.

La figura 6 de las figuras acompañantes muestra cómo dos de las ranuras entre la transmisión 42 y la recepción 43 se usan para supervisar las transmisiones de las células adyacentes en el sistema GSM. En las ranuras de tiempo 44 y 45, se supervisan las transmisiones de una primera célula adyacente. Semejantemente, en las ranuras de tiempo 46,47 y 48,49 se supervisan las transmisiones de la segunda y la tercera células adyacentes.

Tan pronto como la ranura de tiempo Tx se ha acabado, el PLL debe reprogramarse para las ranuras de tiempo del monitoreo. Tan pronto como las ranuras de tiempo de monitoreo hayan acabado, el PLL debe reprogramarse para la ranura de tiempo de Rx.

Las células adyacentes no pueden sincronizarse con la célula actual o de servicio y, por consiguiente, puede tomar tiempo adicional durante las ranuras de tiempo de monitoreo (44 a 49) para lograr la sincronización del marco (en la primera ranura de tiempo) antes de que los datos de las células adyacentes puedan decodificarse (en la segunda ranura de tiempo). Una vez acampado dentro de una célula, el teléfono móvil se requiere bajo GSM para leer los datos del canal de control de transmisión (BCCH) en las 6 mejores células de no servicio. Esto debe hacerse dentro de 30 segundos. El teléfono móvil intentará leer los datos BCCH para las 6 mejores células de no servicio por lo menos cada 5 minutos. En adición, intentará leer los datos del canal de sincronización (SCH) para las 6 mejores células de no servicio cada 30
segundos.

La figura 7 de las figuras acompañantes muestra las ranuras de tiempo GSM que se ocuparán con la configuración y la programación de un PLL convencional. Las ranuras de tiempo se muestran con referencia al estado del PLL en la línea de arriba de las ranuras mostradas en Figura 7. Comenzando por la ranura de tiempo de recepción 43, durante la ranura de recepción 43, el PLL está en una configuración activa (en la frecuencia de recepción). En las dos próximas ranuras 51,52, el PLL se reconfigura a la frecuencia de transmisión. En la frecuencia de transmisión 42, el PLL está en una configuración activa (en la frecuencia de transmisión). Hay sólo una ranura de tiempo entre el fin del monitoreo y el comienzo de la recepción, particularmente la ranura 53, y entre el fin de la transmisión y el comienzo del monitoreo, particularmente la ranura 54 en la cual para conseguir los PLL ambos son programados y cerrados sobre la frecuencia requerida. Por consiguiente, tan pronto como la ranura de tiempo de transmisión 42 ha acabado, el PLL debe reprogramarse para las próximas ranuras de tiempo de monitoreo 44, 45 y tan pronto como la ranura de tiempo 45 haya acabado, el PLL debe reprogramarse para la próxima ranura de tiempo de recepción 43. Simplemente, esto es indeseable porque no da el tiempo libre para hacer nada más.

La figura 8 de las figuras acompañantes muestra cómo uno de los PLL 10 descrito anteriormente libera ranuras de tiempo para otros usos (incluyendo desconectar el PLL si se desea). Las ranuras de tiempo se muestran con referencia a las ventanas de programación del PLL en la línea de arriba 60 de ranuras mostradas en la figura 8 y ventanas de configuración activas en la línea 61 debajo de éste. Comenzando con la referencia de la ranura de tiempo de recepción 43, durante la ranura de tiempo de recepción 43, y las ranuras 63 y 64, precediendo y alcanzando la ranura de tiempo de recepción, el PLL 10 puede programarse en la configuración de Tx. El PLL también está activo en la configuración de Rx durante las ranuras de tiempo 63 y 43. Durante la ranura de tiempo de transmisión 42 y la ranura 65 que la precede, el PLL 10 puede programarse en la configuración del monitoreo y también está activo en la configuración de Tx. Durante las ranuras de tiempo del monitoreo 44 y 45 y la ranura de tiempo 66 que las precede, el PLL puede programarse en la configuración de Rx y para todas las tres ranuras de tiempo 44, 45, 66 está activo en la configuración del monitoreo.

Como la configuración activa y la programación se han desacoplado, es decir separada de la otra, hay más flexibilidad en tiempo en el que las configuraciones pueden ser programadas. Todas las configuraciones tienen una ventana de programación de por lo menos dos ranuras de tiempo anteriores a cuando se requiere que sean activas.

El tiempo tomado por el PLL y el VCO para cerrarse sobre la frecuencia deseada es así sólo dependiente del tiempo del establecimiento del ciclo del VCO, porque el tiempo tomado para reprogramar el PLL no reduce más el tiempo disponible total cuando la reprogramación se hace mientras una configuración diferente está activa. Esto le permite al PLL ser puesto en modos de ahorro de energía con la próxima configuración ya programada para que cuando se saque del modo de ahorro de energía entre directamente a cerrar el VCO.

Por ejemplo, para ser configurada para la ranura de tiempo de Rx la configuración para la frecuencia de Rx debe ponerse activa en la ranura de tiempo anterior la cual, a su vez, requiere programar la configuración en cualquiera de las tres ranuras de tiempo anteriores a ella. Por lo tanto, mientras el PLL está usando la configuración para la función de células adyacentes de monitoreo, la configuración inactiva en el PLL puede programarse para la próxima ranura de tiempo de Rx. Semejantemente, mientras la configuración de Rx está activa, la configuración inactiva en el PLL puede programarse para la próxima ranura de tiempo de Tx y, mientras la configuración de Tx está activa, la configuración inactiva en el PLL puede configurarse para las próximas ranuras de tiempo de monitoreo.

La figura 9 muestra un ejemplo de como implementar un posible escenario de ahorro de energía usando el nuevo diseño de PLL. Preprogramando la próxima configuración de Tx para la ranura de tiempo Tx 42 durante la ranura de tiempo Rx 43 y entonces, al final de la ranura de tiempo Rx realizando el cambio a la configuración de Tx y poniendo el PLL inmediatamente en modo de ahorro de energía 70, el PLL inmediatamente comenzará usando la configuración de Tx cuando se saque del modo de ahorro de energía. Esto da los posibles tiempos de búsquedas de cierres VCO más rápidos al terminar el modo de ahorro de energía.

Se apreciará de lo anterior que el PLL tiene ventajas en particular para sistemas de comunicaciones como GSM los que la frecuencia necesita ser cambiada regularmente. Una ventaja es que el tiempo variable requerido para programar el PLL es substancialmente o completamente eliminado, como la programación de una configuración o modo puede hacerse mientras la otra configuración está activa. Como consecuencia, el rendimiento del subsistema sintetizador PLL se vuelve dependiente solo en tiempos de adquisición y cierre del propio PLL.

Otra ventaja yace en situaciones handover (mano-encima). Los microteléfonos GSM regularmente tienen que proporcionar mediciones de fuerzas de señales de sitios de células circundantes para evaluar la necesidad de una handover. Convencionalmente, esto se realiza sintonizando a canales RF alternativos entre las ranuras de tiempo Tx y Rx, midiendo el RSSI y como consecuencia sincronizando de vuelta al canal asignado. Usando el método descrito anteriormente, el requerimiento para seguir reprogramando el PLL con el canal asignado puede removerse. Una configuración puede mantenerse programada una vez (el canal asignado), mientras la otra configuración puede usarse para controlar la sincronización de las dimensiones de RSSI.

Una ventaja ulterior es que las ranuras de tiempo son libradas permitiendo al PLL ser desconectado, por esa razón reducen el consumo de energía y, en las aplicaciones móviles por ejemplo, extienden la duración de la pila.

Habiendo descrito así la invención por referencia a una realización preferida será bien comprendido que la realización en cuestión es solo ejemplar y que las modificaciones y variaciones que así ocurrirán a aquéllos poseedores de conocimientos apropiados y habilidades puede hacerse sin salirse del alcance de la invención como se publica en las reivindicaciones añadidas y equivalentes a ellas.

Claims (15)

1. Un mecanismo que comprende:

Un ciclo de fase cerrada (10);

Un primer conjunto de registros (21, 22) para contener los datos definiendo un modo de operación del ciclo de fase cerrada; y

medios de acoplamiento (27, 28, 29, 30) para acoplar el primer conjunto de registros (21, 22) al ciclo de fase cerrada (10) para causar lo mismo para operar en un modo definido por los datos contenidos dentro o para recibir datos definiendo un nuevo modo de operación,

Caracterizado por:

Un segundo conjunto de registros (21, 22) para contener los datos definiendo un modo de operación del ciclo de fase cerrada (10); y

los medios de acoplamiento (27, 28, 29, 30) siendo organizados para acoplar uno del primer y segundo conjuntos de registros (21, 22) para recibir datos definiendo un nuevo modo de operación mientras el otro del primer y segundo conjuntos de registros (21, 22) se conecta al ciclo de fase cerrada (10) para causar lo mismo para operar en el modo definido por los datos en el otro conjunto de registros, y siendo reconfigurable para cambiar el acoplamiento para que el otro conjunto de registros (21, 22) se acople para recibir los datos definiendo un nuevo modo de operación ulterior mientras el primer conjunto de registros (21, 22) se conecta al ciclo de fase cerrada (10) para causar lo mismo para operar en el nuevo modo de operación.

2. Un mecanismo como se reivindica en la reivindicación 1, en el que el ciclo de fase cerrada (10) comprende un contador dividido-por-N (17) y cada uno del primer y segundo conjuntos de registros (21, 22) comprende un registro (21N, 22N) para almacenar un valor de N para el contador dividido-por-N (17).

3. Un mecanismo como se reivindica en la reivindicación 1 o 2, en el que el ciclo de fase cerrada (10) comprende contador dividido-por-R (18) y cada uno del primer y segundo conjuntos de registros (21, 22) comprende un registro (21R, 22R) para almacenar un valor de R para el contador dividido-por-R (18).

4. Un mecanismo como se reivindica en la reivindicación 1, 2 o 3, en el que el ciclo de fase cerrada (10) comprende un detector de fase (14) y cada uno del primer y segundo conjuntos de registros (21, 22) comprende un registro (21P, 22P) para almacenar un valor que define la ganancia en el detector de fase (14).

5. Un mecanismo como se reivindica en cualquier reivindicación precedente, en el que los medios de acoplamiento (27, 28, 29, 30) se organizan para acoplar cada uno del primer y segundo conjunto de registros (21, 22) a un controlador externo para recibir dichos datos de éste.

6. Un mecanismo como se reivindica en la reivindicación 4, en el que el ciclo de fase cerrada comprende un detector de cierre (24) para detectar cierres en el ciclo de fase cerrada (10) y devolver una señal indicativa de dicho cierre.

7. Un mecanismo como se reivindica en la reivindicación 6, que comprende ulteriormente un controlador para controlar los medios de acoplamiento (27, 28, 29, 30).

8. Un mecanismo como se reivindica en la reivindicación 7, en el que el controlador se organiza para generar dichos datos que definen un modo de operación y para devolver los datos para el primer y segundo conjuntos de registros (21, 22).

9. Un mecanismo como se reivindica en la reivindicación 7 o 8, en el que el controlador es sensible a la señal del detector de cierre (24).

10. Un mecanismo como se reivindica en la reivindicación 8, en el que el controlador se organiza para devolver dichos datos en forma de serie, el mecanismo comprende ulteriormente un convertidor serial/paralelo (23, 24) para convertir los datos de serie del controlador en paralelo para el primer y segundo conjuntos de registros (21, 22).

11. Un método de operar un ciclo de fase cerrada, método que comprende:

Contener datos definiendo un modo de operación del ciclo de fase cerrada en un primer conjunto de registros; y

Acoplar el primer conjunto de registros al ciclo de fase cerrada para causar lo mismo para operar en un modo definido por los datos contenidos dentro o para recibir datos definiendo un nuevo modo de operación,

Caracterizado por:

Contener datos definiendo un modo de funcionamiento de un ciclo de fase cerrada en un segundo conjunto de registros; y

Acoplar uno del primer y segundo conjuntos de registros para recibir datos definiendo un nuevo modo de operación mientras el otro del primer y segundo conjuntos de registros se conectan al ciclo de fase cerrada para causar lo mismo para operar en el modo definido por los datos en el otro conjunto de registros, y

Reconfigurar el acoplamiento para que el otro conjunto de registros se acople para recibir datos definiendo un ulterior nuevo modo de operación mientras el primer conjunto de registros se conecta al ciclo de fase cerrada para causar lo mismo para operar en el nuevo modo de operación.

12. Un método como se reivindica en la reivindicación 11, en el que el ciclo de fase cerrada comprende un contador dividido-por-N, el método comprende ulteriormente almacenar un valor de N en cada uno de los conjuntos de registros.

13. Un método como se reivindica en la reivindicación 11, o 12, en el que el ciclo de fase cerrada comprende un contador dividido-por-R, el método comprende ulteriormente almacenar un valor de R en cada uno de los conjuntos de registros.

14. Un método como se reivindica en la reivindicación 11, 12 o 13, en el que el ciclo de fase cerrada comprende un detector de fase, el método comprende ulteriormente almacenar un valor definiendo ganancia de éste en cada uno de los conjuntos de registros.

15. Un teléfono móvil que comprende el mecanismo de cualquiera de las reivindicaciones 1 a
10.