DE60120490T2

DE60120490T2 - Phasenregelschleife

Info

Publication number: DE60120490T2
Application number: DE60120490T
Authority: DE
Inventors: Qualcomm SMITH (UK) Limited, Alan, Farnborough
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2001-01-25
Filing date: 2001-12-18
Publication date: 2007-01-11
Anticipated expiration: 2021-12-19
Also published as: JP2004527936A; GB0101954D0; IL156972A0; CA2435705C; HK1062087A1; EP1354407B1; JP3836794B2; CN1242556C; US20040113703A1; EP1354407A2; US6965271B2; DE60120490D1; DK1354407T3; CN1488194A; ES2269308T3; WO2002060064A3; BR0116823A; CA2435705A1; ATE329409T1; WO2002060064A2

Description

Die Erfindung bezieht sich auf eine phasenverriegelte Schleife bzw. einen phasengekoppelten Regelkreis. Insbesondere bezieht sich die Erfindung auf eine phasenverriegelte Schleife, in der mehrere Register der phasenverriegelten Schleife gestatten, schnell zwischen verschiedenen Betriebsfrequenzen zu schalten.
Mobile Kommunikationstransceiver (beispielsweise ein Mobiltelefon) weisen im Allgemeinen einen Einzelfrequenzsynthetisierer auf, der als lokaler Oszillator für sowohl die Sende- als auch die Empfangsseiten des Transceivers dient. Solche Frequenzsynthetisierer weisen typischerweise eine oder mehrere phasenverriegelte Schleifen (PLLs = phase-locked loops) auf, die so programmiert werden können, dass sie auf eine bestimmte Frequenz verriegeln. In einem Mobiltelefon für ein zellulares Netzwerk wird die PLL so umprogrammiert, dass sie beim Sende- und Empfangsbetrieb, und wenn sich das Telefon von einer Zelle eines Kommunikationssystems in eine andere bewegt (ein Betriebsvorgang der als Handoff bekannt ist), mit verschiedenen Frequenzen oszilliert.
Daher schaltet, beispielsweise in einem so genannten GSM-System, das Mobiltelefon routinemäßig zwischen Sende-(Tx)- und Empfangs-(Rx)-Frequenzen während des Austauschs von Sprachsignalen und schaltet auch zu anderen Rx-Frequenzen, um die Leistung in den Signalen, die bei anderen Frequenzen empfangen werden, zu messen, um zu bestimmen, ob sich das Telefon von einer Zelle in eine andere bewegt. Somit führt das Telefon eine Empfangssignalstärkenindikatormessung (RSSI-Messung, RSSI = received signal strength indicator) zwischen den Sende- und Empfangszeitschlitzen aus um zu bestimmen, ob ein Handoff bzw. Übergabe durchgeführt werden sollte.
Wenn eine PLL auf eine neue Frequenz programmiert wird, braucht die Schleife Zeit, um auf der neuen Frequenz zu verriegeln bzw. sich einzuschwingen, d.h. sich dort zu festzulegen. 1 der beigefügten Zeichnungen stellt auf schematische Weise das typische Timing der Steuersignale einer herkömmlichen PLL dar. Die Signale sind über drei Perioden 1, 2 und 3 dar gestellt. Während Periode 1 wird die PLL auf eine neue Frequenz programmiert und während Periode 2 durchläuft die PLL den Prozess des Verriegelns auf der neuen Frequenz. In sowohl Periode 1 als auch Periode 2 ist die PLL instabil und kann daher nicht als eine Frequenzreferenz verwendet werden. In Periode 3 hat die PLL auf der neuen Frequenz verriegelt und ist daher stabil und verfügbar für die Verwendung als Frequenzreferenz. Die PLL ist daher nur während Periode 3 aktiv.
Die Programmierung von PLLs wird normalerweise unter der Steuerung von Software vorgenommen. Typischerweise brauchen PLLs 20 bis 24 Datenbits um eine erwünschte Frequenz zu spezifizieren und momentan dauert es ungefähr 60 μS dies in die PLL zu laden. In einem GSM-Mobiltelefon ist es erforderlich, dass die Zeit, die verwendet wird um auf eine Frequenz einzustellen, weniger als 250 μS ist. Die 60-μS-Verzögerung der PLL ist daher eine signifikanter Overhead. PLLs, die zu einer schnelleren Programmierung fähig sind, sind verfügbar, aber diese Vorrichtungen benötigen einen dedizierten seriellen Peripherieschnittstellenbus auf dem Host-Chipsatz um Datenraten von bis zu 20 Mbits/s zu erreichen.
Ein Weg um diese Probleme zu überwinden wäre es, zwei PLLs zu verwenden. Zu jedem Zeitpunkt müsste nur eine der PLLs aktiv sein, was der anderen PLL gestatten würde, auf die erwünschte Frequenz umprogrammiert zu werden um dann in Bereitschaft zu sein, wenn sie gebraucht wird. Die Verwendung von zwei PLLs ist jedoch teuer, da, zusätzlich zu den Kosten der zwei PLLs, notwendigerweise eine größere gedruckte Leiterplatte (PCB = printed circuit board) verfügbar gemacht werden muss. Zudem würde jede PLL ihre eigene Programmierungsschnittstelle erfordern und weitere Steuerung wäre nötig, um zwischen den zwei PLLs umzuschalten, wodurch die Größe des Leiterbereiches auf der PCB und der Verarbeitungsaufwand bzw. -Overhead zunehmen würde.
JP 09 018337 A beschreibt einen Frequenzsynthetisierer, in dem drei Sätze von Frequenzteilungsverhältnisdaten auf drei jeweilige Register eines Fre quenzteilungsverhältnisdatenhaltemechanismus eingestellt werden. Ein Transferpulsgenerator erzeugt einen Empfangsrahmenpuls, einen Senderahmenpuls und einen Überwachungsrahmenpuls, der jeweils dem Empfang, dem Senden und dem Überwachungsempfang zu einer Schlitzzeit innerhalb eines TDMA-Rahmens entspricht, der zuvor von einem Signal festgelegt wurde, das einen Schlitz festlegt. Die gespeicherten Daten der Register werden synchron zu den entsprechenden Pulsen zu einem programmierbaren Teiler übermittelt.
Die Erfindung ist darauf gerichtet, die oben besprochenen und verwandte Probleme anzugehen.
Gemäß einem ersten Aspekt der Erfindung wird eine Vorrichtung vorgesehen, die Folgendes aufweist: eine phasenverriegelte Schleife, einen ersten Registersatz zum Halten bzw. Speichern von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren und Kopplungsmittel zur Kopplung des ersten Registersatzes an die phasenverriegelte Schleife, um diese zu veranlassen in einem Modus zu arbeiten, der durch die Daten definiert wird, die darin enthalten sind oder um Daten zu empfangen, die einen neuen Betriebsmodus definieren. Die Vorrichtung weist weiter einen zweiten Registersatz zum Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren, auf, und die Kopplungsmittel werden so angeordnet, dass sie einen der ersten und zweiten Registersätze koppeln um Daten zu empfangen, die einen neuen Betriebsmodus definieren, während der andere der ersten und zweiten Registersätze mit der phasenverriegelten Schleife verbunden wird, um zu bewirken, dass diese in dem Modus arbeitet, der von den Daten in dem anderen Registersatz definiert wird, und sind so umkonfigurierbar, dass sie die Koppelung ändern, so dass der andere Registersatz gekoppelt ist um Daten zu empfangen, die einen weiteren neuen Betriebsmodus definieren während der eine Registersatz mit der phasenverriegelten Schleife verbunden ist, um diese zu veranlassen, in dem neuen Betriebsmodus zu arbeiten.
Gemäß einem zweiten Aspekt der Erfindung wird ein Verfahren des Betriebs einer phasenverriegelten Schleife vorgesehen, wobei das Verfahren Folgendes aufweist: das Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren, in einem ersten Registersatz und das Koppeln des ersten Registersatzes an die phasenverriegelte Schleife, um diese zu veranlassen, in einem Modus zu arbeiten, der durch die Daten, die darin gehalten sind, definiert wird oder um Daten zu empfangen, die einen neuen Betriebsmodus definieren. Das Verfahren weist auch das Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren, in einem zweiten Registersatz auf; und das Koppeln eines der ersten und zweiten Registersätze um Daten zu empfangen, die einen neuen Betriebsmodus definieren, während der andere der ersten und zweiten Registersätze mit der phasenverriegelten Schleife verbunden wird, um diese zu veranlassen, in dem Modus zu arbeiten, der durch die Daten in dem anderen Registersatz definiert wird, und die Rekonfiguration der Kopplung, so dass der andere Registersatz gekoppelt wird, um Daten zu empfangen, die einen weiteren neuen Betriebsmodus definieren, während der eine Registersatz mit der phasenverriegelten Schleife verbunden wird, um diese zu veranlassen, in dem neuen Betriebsmodus zu operieren.
Gemäß einem dritten Aspekt wird ein Mobiltelefon vorgesehen, dass die Vorrichtung gemäß dem ersten Aspekt der Erfindung aufweist.
Die obigen und weitere Merkmale der Erfindung werden genau in den angehängten Ansprüchen beschrieben und werden zusammen mit den Vorteilen davon klarer aus einer Betrachtung der folgenden detaillierten Beschreibung eines beispielhaften Ausführungsbeispiels der Erfindung, die mit Bezug zu den beigefügten Zeichnungen dargelegt wird.
In den Zeichnungen:
1 ist ein schematisches Diagramm, das das Timing in einer herkömmlichen phasenverriegelten Schleife (PLL) darstellt, wie oben bereits beschrieben;
2 ist ein schematisches Diagramm einer PLL, die die Erfindung verkörpert;
3 ist ein schematisches Diagramm, das einen Teil der PLL in größerem Detail zeigt;
4 ist ein Timing-Diagramm des Betriebs der PLL;
5 ist ein Timing-Diagramm von GSM-System-Abwärtsverbindungs-(die Mobileinheit empfängt)- und -Aufwärtsverbindungs-(die Mobileinheit sendet)-Zeitschlitzen;
6 ist ein Timing-Diagramm eines GSM-Systems, das Empfangs-, Sende- und Überwachungsfunktionen zeigt;
7 ist ein Timing-Diagramm das zeigt, wie eine herkömmliche PLL für eine GSM-Umgebung programmiert werden würde;
8 zeigt einen Weg, auf dem die PLL der 3 in einer GSM-Umgebung programmiert werden kann; und
9 zeigt ein Timing-Diagramm zur Energieeinsparung.
Nun mit Bezug auf 2 der beigefügten Zeichnungen wird dort eine phasenverriegelte Schleife bzw. ein phasengekoppelter Regelkreis (PLL = phaselocked loop) 10 gezeigt, der typischerweise teilweise in Form einer integrierten Schaltung 12 vorgesehen wird und einen Phasendetektor 14, einen Schleifenfilter 15, einen spannungsgesteuerten Oszillator 16, einen programmierbaren Teile-durch-N-Zähler 17 und einen programmierbaren Teile-durch-R-Zähler 18 aufweist. Ein Referenzoszillator 19 steuert den Teile-durch-R-Zähler 18. Der integrierte Schaltkreis 12 weist auch eine Eingabe für ein Datensignal, einen Eingabe für ein Taktsignal und eine Eingabe für ein Speicherungsaktivierungssignal bzw. ein Latch-Enable-Signal auf.
Die Daten werden seriell und synchron in den integrierten Schaltkreis 12 eingegeben unter Verwendung des Taktsignals und werden in (in 2 nicht gezeigten) Registern gespeichert. Wenn das Speicherungsaktivierungssignal aktiv ist, werden die Daten von den Registern in die Zähler 17 und 18 übertragen. Der Teile-durch-N-Zähler 17 zählt N Impulse, bevor er einen Impuls erzeugt und wiederholt dann den Prozess. Die Ausgabefrequenz des Teile- durch-N-Zählers 17 ist N-mal geringer als die seiner Ausgabe (Eingabe). In ähnlicher Weise ist die Frequenz der Signalausgabe des Teile-durch-R-Zählers R-mal geringer als die der Signaleingabe dorthin durch den Referenzoszillator 19.
Wie der Fachmann verstehen wird, gibt die PLL 10 ein Signal vom VCO 16 mit einer Frequenz (f_out) gleich der Frequenz (f_ref) des Referenzoszillators 16 aus, multipliziert mit dem Verhältnis von N zu R_I, d.h. f_out = (N/R)f_ref.
3 der beigefügten Zeichnungen zeigt einen Teil der PLL 10 in größerem Detail. Die PLL 10 weist zwei Registersätze 21, 22 auf, von denen jeder Daten speichert, die eine entsprechende Konfiguration für die PLL 12 definieren. Jeder Registersatz 21, 22 besitzt einen assoziierten Seriell/Parallel-Wandler 23, 24, der verbunden ist, um Daten in serieller Form von der seriellen Datenschnittstelle 25 einer (nicht gezeigten) Host-Mikrosteuervorrichtung zu empfangen. Jeder Registersatz 21, 22 weist ein Register 21N, 22N für das Halten von Daten für den Teile-durch-N-Zähler 17 auf, ein Register 21R, 22R für das Halten von Daten für den Teile-durch-R-Zähler 18 und ein Register 21P, 22P für das Halten von Daten für den Phasendetektor 14. Die Phasendetektordaten in den Registern 21P, 22P definieren die Verstärkung, die durch den Phasendetektor 14 angewandt wird.
In 3 ist auch ein Verriegelungsdetektor 24 gekoppelt an den Phasendetektor 14 gezeigt zum Liefern einer Anzeige an die Host-Mikrosteuervorrichtung (nicht gezeigt), wenn die PLL 10 auf der erwünschten Frequenz verriegelt hat, d.h. wenn sie stabil geworden ist. Schalter 27, 28 und 29 werden vorgesehen, um den Teile-durch-N-Zähler 17, den Teile-durch-R-Zähler 18 und den Phasendetektor 14 zwischen den zwei Registersätzen 21, 22 zu schalten. Ein weiterer Schalter 30 ist vorgesehen, um die serielle Datenschnittstelle 25 von der (nicht gezeigten) Host-Mikrosteuervorrichtung zwischen den zwei Seriell-zu-Parallel-Wandlern 23, 24 zu schalten. Alle Schalter 27 bis 30 werden von einem Konfigurationsauswahlsteuersignal 32 gesteuert, das von der (nicht gezeigten) Host-Mikrosteuervorrichtung erzeugt wird.
Die Schalter werden so angeordnet, dass wenn der erste Registersatz 21 an den Teile-durch-N-Zähler 17, den Teile-durch-R-Zähler 18 und den Phasendetektor 14 gekoppelt wird, der zweite Registersatz 22 über den Schalter 30 an die serielle Datenschnittstelle 25 der Host-Mikrosteuervorrichtung gekoppelt wird, und wenn der zweite Registersatz 22 verbunden wird mit dem Teile-durch-N-Zähler 17, usw., der erste Registersatz 21 mit der seriellen Datenschnittstelle 25 verbunden wird. Auf diese Weise kann ein Satz von Registern 21, 22 mit neuen Daten geladen werden, während der andere Satz von Registern 21, 22 den Betrieb des Teile-durch-N-Zählers 17, usw., steuert. Dies sieht einen viel effizienteren Weg vor, zwischen verschiedenen Frequenzen zu schalten, durch Reduktion der Zeitdauer, die die PLL inaktiv ist. Die Periode 1 in 1 ist eliminiert.
Zudem ermöglicht die Verstärkungsregelung, die durch die Register 21P, 22P über den Phasendetektor 14 vorgesehen wird, dass die PLL gesteuert wird, so dass sie sich schneller auf die neue Frequenz einstellt. Wenn die Frequenz der PLL geändert wird, verliert die PLL die Verriegelung auf das Signal. Die PLL benötigt Zeit, auf die neue Frequenz zu verriegeln, wobei diese Zeit von der Verstärkung der Schleife abhängt. Eine höhere Schleifenverstärkung reduziert die Zeit, die die PLL benötigt um zu verriegeln, aber bietet weniger Stabilität, sobald sie verriegelt ist. Eine niedrigere Schleifenverstärkung erhöht die Zeit, aber bietet eine größere Stabilität, sobald sie verriegelt ist.
Ein angemessener Wert von P wird daher gewählt, der die benötigte Zeit gegen den Grad an Stabilität abwägt. Alternativ können die Register 21P und 22P mit zwei Werten von P beliefert werden. Ein Wert ist hoch und wird gewählt, wenn die PLL versucht, auf einer Frequenz zu verriegeln, der andere Wert ist niedrig und wird gewählt, sobald die Verriegelung erreicht wurde. Die Modifikation um dies zu tun wäre das Hinzufügen einer weiteren Steuerleitung vom Verriegelungsdetektor 24 zurück zu den Registern 21P und 22P, um zwischen den zwei Werten von P umzuschalten.
Ein Vorteil der Beseitigung der Verzögerung, der bislang mit der Programmierung der PLL assoziiert wurde, ist, dass es möglich ist, die PLL während Perioden der Inaktivität auszuschalten oder zumindest in einen Standby-Modus herunterzufahren. In Anwendungen wie einem Mobiltelefon für ein GSM-System gibt es mehrere Perioden zwischen Senden und Empfangen, in der die PLL nicht benötigt wird. Während dieser Perioden kann die PLL heruntergefahren werden, um Batterielebensdauer zu erhalten.
Die Steuerung der Verstärkung des Phasendetektors 14 kann weiter die Zeitperiode, während der die PLL voll mit Leistung versorgt werden muss, reduzieren.
4 ist ein Timing-Diagramm von Signalen in der PLL 10. Ein Speicherungsaktivierungssignal bzw. Latch-Enable-Signal verursacht, dass Daten in die Registersätze 21, 22 gelatched bzw. gespeichert werden. Das Konfigurationsauswahlsignal wählt zwischen den zwei Registern 21, 22. Nachdem das Konfigurationsauswahlsignal den Zustand ändert, folgt eine Periode 33, während der die PLL zunächst die Verriegelung verliert und während der Periode ist das Verriegelungsdetektierungssignal tief. Sobald die Verriegelung wiederhergestellt ist, wird das Verriegelungsdetektierungssignal hoch und bleibt hoch während einer Periode 35, bis das Konfigurationsauswahlsignal wieder den Zustand ändert.
Während der Periode 35 ist die PLL aktiv in dem Sinn, dass sie verwendet werden kann als eine Referenz für die erwünschte Frequenz. Während dieser Periode operiert die PLL gemäß den Daten in einem der Registersätze, beispielsweise Registersatz 21. Auch wird während dieser Periode der andere Registersatz, beispielsweise Satz 22, mit neuen Konfigurationsdaten geladen, eingetaktet auf eine Rate, die von einem Systemtakt 38 bestimmt wird.
Aus dem Vorangehenden wird verständlich, dass die PLL 10 für die Verwendung in Anwendungen, in denen ein Schalten zwischen mehreren unter schiedlichen Frequenzen nötig ist, gut geeignet ist. Eine solche Anwendung ist ein Mobiltelefon für ein GSM-System.
5 der beigefügten Zeichnungen zeigt verschiedene Zeitschlitze in einem GSM-System. Typischerweise wird dem Mobiltelefon ein Sendezeitschlitz zugewiesen, der drei Schlitze vom zugewiesenen empfangenen Zeitschlitz entfernt ist. Das bedeutet, dass es zwei verfügbare Schlitze zwischen Empfang und Sendung und vier verfügbare Schlitze zwischen Sendung und Empfang gibt. Diese Schlitze können verwenden werden, um die PLL herunterzufahren und/oder um andere Operationen durchzuführen, die für den GSM-Standard nötig sind.
6 der beigefügten Zeichnungen zeigt, wie zwei der Schlitze zwischen Sendung 42 und Empfang 43 verwendet werden, um die Sendungen von angrenzenden Zellen in dem GSM-System zu überwachen. In den Zeitschlitzen 44 und 45 werden die Sendungen von einer ersten angrenzenden Zelle überwacht. Ähnlich werden in Zeitschlitzen 46, 47 und 48, 49 die Sendungen von zweiten und dritten angrenzenden Zellen überwacht.
Sobald der Tx-Zeitschlitz beendet ist, muss die PLL umprogrammiert werden für die Überwachungszeitschlitze. Sobald die Überwachungszeitschlitze beendet sind, muss die PLL umprogrammiert werden für den Rx-Zeitschlitz.
Die angrenzenden Zellen können nicht synchronisiert sein mit der aktuellen oder der versorgenden Zelle und daher kann es zusätzliche Zeit während der Überwachungszeitschlitze (44 bis 49) dauern, um eine Rahmensynchronisation (in dem ersten Zeitschlitz) zu erreichen, bevor die Daten der angrenzenden Zelle decodiert werden können (in dem zweiten Zeitschlitz). Sobald das Mobiltelefon in einer Zelleverweilt, muss es unter dem GSM-Standard die Ausstrahlungs- bzw. Broadcaststeuerkanal-(BCCH = broadcast control channel)-Daten auf den besten 6 nicht versorgenden Zellen lesen. Dies muss innerhalb von 30 Sekunden stattfinden. Das Mobiltelefon wird mindestens jede 5 Minuten versuchen, die BCCH-Daten für die besten 6 nicht versorgenden Zellen zu lesen. Zusätzlich wird es versuchen, die Synchronisationskanal-(SCH = synchronisation channel)-Daten für die besten 6 nicht versorgenden Zellen alle 30 Sekunden zu lesen.
7 der beigefügten Zeichnungen zeigt die GSM-Zeitschlitze, die mit der Konfiguration und der Programmierung einer herkömmlichen PLL beschäftigt wären. Die Zeitschlitze sind gezeigt mit Referenz zu dem PLL-Status in der obersten Zeile von Schlitzen, die in 7 gezeigt ist. Beginnend beim Empfangszeitschlitz 43 ist während des Empfangsschlitzes 43 die PLL in einer aktiven Konfiguration (auf der Empfangsfrequenz). In den nächsten zwei Schlitzen 51, 52 wird die PLL umkonfiguriert auf die Sendefrequenz. In dem Sendeschlitz 42 ist die PLL in einer aktiven Konfiguration (auf der Sendefrequenz). Es gibt nur einen Zeitschlitz zwischen dem Ende der Überwachung und dem Beginn des Empfangs, und zwar Schlitz 53, und zwischen dem Ende der Sendung und dem Beginn der Überwachung, und zwar Schlitz 54, in der die PLL sowohl programmiert als auch auf die erwünschte Frequenz verriegelt werden soll. Deshalb muss, sobald der Sendezeitschlitz 42 geendet hat, die PLL umprogrammiert werden für die herankommenden Überwachungszeitschlitze 44, 45 und sobald der Zeitschlitz 45 geendet hat muss die PLL umprogrammiert werden für den herankommenden Empfangszeitschlitz 43. Einfach gesagt ist dies nicht wünschenswert, weil es keine freie Zeit lässt, etwas anderes zu tun.
8 der beigefügten Zeichnungen zeigt, wie eine der oben beschriebenen PLLs 10 Zeitschlitze für andere Verwendungen (einschließlich dem Herunterfahren der PLL, falls erwünscht) freigibt. Die Zeitschlitze sind gezeigt mit Referenz zu dem PLL-Programmierungsfenster in der obersten Zeile 60 von Schlitzen, die in 8 gezeigt ist, und aktive Konfigurationsfenster sind in der Zeile 61 darunter. Beginnend mit Bezug zu dem Empfangszeitschlitz 43 kann während des Empfangszeitschlitzes 43, und den Schlitzen 63 und 64, die dem Empfangszeitschlitz vorausgehen und nachfolgen, die PLL 10 in die Tx-Konfiguration programmiert werden. Die PLL ist auch aktiv in der Rx-Konfiguration während der Zeitschlitze 63 und 43. Während des Sendezeitschlitzes 42 und dem Schlitz 65, der ihm vorausgeht, kann die PLL 10 in die Überwachungskonfiguration programmiert werden und ist auch aktiv in der Tx-Konfiguration. Während der Überwachungszeitschlitze 44 und 45 und dem Zeitschlitz 66, der diesen vorausgeht, kann die PLL in die Rx-Konfiguration programmiert werden und ist für alle drei Zeitschlitze 44, 45, 66 aktiv in der Überwachungskonfiguration.
Da die aktive Konfiguration und die Programmierung entkoppelt wurden, d.h. voneinander getrennt wurden, gibt es mehr Flexibilität in den Zeiten, während der die Konfigurationen programmiert werden können. Alle Konfigurationen haben ein Programmierungsfenster von mindestens zwei Zeitschlitzen bevor sie aktiv sein müssen.
Die Zeit, die die PLL und VCO benötigen, um auf die erwünschte Frequenz zu verriegeln, hängt daher nur von der Einpendelzeit der VCO-Schleife ab, weil die Zeit, die benötigt wird um die PLL umzuprogrammieren nicht mehr die gesamte vertügbare Zeit reduziert, da die Umprogrammierung stattfindet, während eine andere Konfiguration aktiv ist. Dies gestattet der PLL in den Energiesparmodus gebracht zu werden, wobei die nächste Konfiguration schon programmiert ist, so dass sie, wenn sie aus dem Energiesparmodus geholt wird, direkt dazu übergehen wird, die VCO zu verriegeln.
Um beispielsweise für den Rx-Zeitschlitz konfiguriert zu sein, muss die Konfiguration für die Rx-Frequenz in dem vorigen Zeitschlitz aktiv werden, was wiederum erfordert, dass die Konfiguration in einem der drei Zeitschlitze vor diesem programmiert wird. Daher kann, während die PLL die Konfiguration für die Überwachung der Funktion der angrenzenden Zellen verwendet, die Leerlaufkonfiguration in der PLL für den anstehenden Rx-Zeitschlitz programmiert werden. In ähnlicher Weise kann, während die Rx-Konfiguration aktiv ist, die Leerlaufkonfiguration in der PLL für den anstehenden Tx-Zeitschlitz programmiert werden, und, während die Tx-Konfiguration aktiv ist, kann die Leerlaufkonfiguration in der PLL in ähnlicher Weise für die anstehenden Überwachungszeitschlitze konfiguriert werden.
9 zeigt ein Beispiel, wie ein mögliches Energiesparszenario umgesetzt werden kann unter Verwendung des neuen PLL-Designs. Durch Vorprogrammierung der nächsten Tx-Konfiguration für den Tx-Zeitschlitz 42 während des Rx-Zeitschlitzes 43 und dann, am Ende des Rx-Zeitschlitzes Ausführung des Übergangs zu der Tx-Konfiguration und sofortiges Setzen der PLL in den Energiesparmodus 70, wird die PLL sofort beginnen die Tx-Konfiguration zu verwenden, wenn sie aus dem Energiesparmodus geholt wird. Dies ergibt die schnellstmögliche VCO-Verriegelungszeit, die möglich ist, wenn aus dem Energiesparmodus ausgetreten wird.
Aus dem Vorangehenden wird verständlich, dass die PLL insbesondere für Kommunikationssysteme wie GSM Vorteile hat, in denen die Frequenz regelmäßig gewechselt werden muss. Ein Vorteil ist, dass die variable Zeit, die benötigt wird, um die PLL zu programmieren, im Wesentlichen oder vollständig eliminiert wird, weil die Programmierung für eine Konfiguration oder einen Modus stattfinden kann, während die andere Konfiguration aktiv ist. Als eine Folge wird die Leistung des PLL-Synthesiereruntersystems von nur der Akquisitions- und Verriegelungszeit der PLL selbst abhängig.
Ein weiterer Vorteil liegt bei Handover-Situationen. GSM-Handgeräte müssen regelmäßig Messungen der Signalstärke des umgebenden Zellstandorts liefern, um die Notwendigkeit eines Handovers zu beurteilen. Herkömmlicherweise wird dies durchgeführt, indem zwischen den Tx- und Rx-Zeitschlitzen auf alternative HF-Kanälen getuned wird, das RSSI gemessen wird und anschließend zurück auf den zugewiesenen Kanal getuned wird. Unter Verwendung des oben beschriebenen Verfahrens kann die Notwendigkeit, die PLL mit dem zugewiesenen Kanal laufend umzuprogrammieren weggelassen werden. Eine Konfiguration kann erhalten werden sobald sie programmiert worden ist (auf dem zugewiesenen Kanal), während die andere Konfiguration verwendet werden kann, die Einstellung für die RSSI-Messungen zu steuern.
Ein weiterer Vorteil ist, dass Zeitschlitze frei werden, die gestatten, dass die PLL heruntergefahren wird, wodurch der Energieverbrauch gesenkt wird, und, beispielsweise in mobilen Anwendungen, die Batterielebensdauer verlängert wird.
Nachdem somit die Erfindung durch Bezugnahme auf ein bevorzugtes Ausführungsbeispiel beschrieben wurde sei bemerkt, dass dieses Ausführungsbeispiel nur beispielhaft ist und dass Modifikationen und Variationen, wie sie dem Fachmann offensichtlich werden, vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen, wie er in den angehängten Ansprüchen und äquivalenten Ausführungen davon dargelegt wird.

Claims

Eine Vorrichtung, die Folgendes aufweist: Eine phasenverriegelte Schleife bzw. phasengekoppelter Regelkreis (phase-locked loop) (10); ein erster Registersatz (21, 22) zum Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren; Kopplungsmittel (27, 28, 29, 30) zum Koppeln des ersten Registersatzes (21, 22). an die phasenverriegelte Schleife (10) um zu bewirken, dass diese in einem Modus operiert, der durch die Daten, die darin enthalten sind, definiert ist oder um Daten zu empfangen, die einen neuen Betriebsmodus definieren, dadurch gekennzeichnet durch: Einen zweiten Registersatz (21, 22) zum Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife (10) definieren; und Kopplungsmittel (27, 28, 29, 30), die angeordnet sind, um einen der ersten und zweiten Registersätze (21, 22) zu koppeln, um Daten zu empfangen, die einen neuen Betriebsmodus definieren, während der andere des ersten und zweiten Registersatzes (21, 22) mit der phasenverriegelten Schleife (10) verbunden ist, um zu bewirken, dass diese in dem Modus operiert, der durch die Daten in dem anderen Registersatz definiert ist, und wobei die Kopplungsmittel neu konfigurierbar sind, um die Kopplung zu verändern, so dass der andere Registersatz (21, 22) gekoppelt wird, um Daten zu empfangen, die einen weiteren neuen Betriebsmodus definieren, während der eine Registersatz (21, 22) mit der phasenverriegelten Schleife (10) verbunden ist, um zu bewirken, dass diese in dem neuen Betriebsmodus operiert.
Vorrichtung nach Anspruch 1, wobei die phasenverriegelte Schleife (10) einen Teile-durch-N-Zähler (17) aufweist und jeder der ersten und zweiten Registersätze (21, 22) ein Register (21N, 22N) aufweist, zum Speichern eines Wertes von N für den Teile-durch-N-Zähler (17).
Vorrichtung nach Anspruch 1 oder 2, wobei die phasenverriegelte Schleife (10) einen Teile-durch-R-Zähler (18) aufweist und jeder der ersten und zweiten Registersätze (21, 22) ein Register (21R, 22R) aufweist, zum Speichern eines Wertes von R für den Teile-durch-R-Zähler (18).
Vorrichtung nach Ansprüchen 1, 2 oder 3, wobei die phasenverriegelte Schleife (10) einen Phasen-Detektor (14) aufweist und jeder der ersten und zweiten Registersätze (21, 22) ein Register (21P, 22P) aufweist, zum Speichern eines Wertes, der die Verstärkung in dem Phasen-Detektor (14) definiert.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Kopplungsmittel (27, 28, 29, 30) angeordnet sind, zum Koppeln eines jeden der ersten und zweiten Registersätze (21, 22) an ein externes Steuerelement, um die Daten hiervon zu empfangen.
Eine Vorrichtung gemäß Anspruch 4, wobei die phasenverriegelte Schleife (10) einen Verriegelungs-Detektor (24) aufweist, zum Detektieren der Verriegelung bzw. das Einrasten der phasenverriegelten Schleife (10) und zum Ausgeben eines Signals anzeigend für die Verriegelung.
Eine Vorrichtung gemäß Anspruch 6, die weiterhin ein Steuerelement zum Steuern der Kopplungsmittel (27, 28, 29, 30) aufweist.
Vorrichtung gemäß Anspruch 7, wobei das Steuerelement angeordnet ist, um die Daten, die einen Betriebsmodus definieren, zu generieren und die Daten für die ersten und zweiten Registersätze (21, 22) auszugeben.
Eine Vorrichtung gemäß Anspruch 7 oder 8, wobei das Steuerelement ansprechend ist auf das Signal von dem Verriegelunysdetektor (24).
Eine Vorrichtung gemäß Anspruch 8, wobei das Steuerelement angeordnet ist, um die Daten in serieller Form auszugeben, wobei die Vorrichtung weiterhin einen seriell/parallel Konvertierer bzw. Wandler (23, 24) aufweist, zum Konvertieren der seriellen Daten von dem Steuerelement in parallele Form für die ersten und zweiten Registersätze (21, 22).
Ein Verfahren zum Betreiben einer phasenverriegelten Schleife, wobei das Verfahren Folgendes aufweist: Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren, in einem ersten Registersatz; und Koppeln des ersten Registersatzes an die phasenverriegelte Schleife um zu bewirken, dass diese in einem Modus, der durch die Daten, die darin enthalten sind, definiert ist, operiert oder um Daten, die einen neuen Betriebsmodus definieren, zu empfangen, gekennzeichnet durch: Halten von Daten, die einen Betriebsmodus der phasenverriegelten Schleife definieren, in einem zweiten Registersatz; und Koppeln eines der ersten und zweiten Registersätze um Daten, die einen neuen Betriebsmodus definieren, zu empfangen, während der andere der ersten und zweiten Registersätze mit der phasenverriegelten Schleife verbunden ist, um zu bewirken, dass diese in dem Modus operiert, der in den Daten in dem anderen Registersatz definiert ist, und Neukonfigurieren der Kopplung, so dass der andere Registersatz gekoppelt ist, um Daten zu empfangen, die einen weiteren neuen Betriebsmodus definieren, während der eine Registersatz mit der phasenverriegelten Schleife verbunden ist, um zu bewirken, dass diese in dem neuen Betriebsmodus operiert.
Verfahren gemäß Anspruch 11, wobei die phasenverriegelte Schleife einen Teile-durch-N-Zähler aufweist, wobei das Verfahren weiterhin das Speichern des Wertes von N hierfür in jedem der Registersätze aufweist.
Verfahren gemäß Ansprüchen 11 oder 12, wobei die phasenverriegelte Schleife einen Teile-durch-R-Zähler aufweist, wobei das Verfahren weiterhin einen Wert von R hierfür in jedem der Registersätze speichert.
Verfahren gemäß Ansprüchen 11, 12 oder 13, wobei die phasenverriegelte Schleife einen Phasendetektor aufweist und das Verfahren weiterhin das Speichern eines Wertes, der die Verstärkung hiervon definiert in jedem der Registersätze aufweist.
Ein Mobiltelefon, das die Vorrichtung gemäß einem der Ansprüche 1 bis 10 aufweist.