CN1488194A - 一种锁相环 - Google Patents

一种锁相环 Download PDF

Info

Publication number
CN1488194A
CN1488194A CNA018222617A CN01822261A CN1488194A CN 1488194 A CN1488194 A CN 1488194A CN A018222617 A CNA018222617 A CN A018222617A CN 01822261 A CN01822261 A CN 01822261A CN 1488194 A CN1488194 A CN 1488194A
Authority
CN
China
Prior art keywords
pll
data
phase
locked loop
configuration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018222617A
Other languages
English (en)
Other versions
CN1242556C (zh
Inventor
A��ʷ��˹
A·史密斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN1488194A publication Critical patent/CN1488194A/zh
Application granted granted Critical
Publication of CN1242556C publication Critical patent/CN1242556C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1077—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)

Abstract

一种锁相环，它结合了用于保留限定锁相环运行模式数据的第一寄存器组(21)；用于限定定义锁相环运行模式数据的第二寄存器组(22)。开关(27至30)被用来在与第一和第二寄存器组中的一组结合，以接收限定锁相环新运行模式的数据，而此时，第一和第二寄存器组的另一组被连接至锁相环，以在另一组寄存器组中限定的模式同样运行。开关是可重新配置改变结合的，以使另一组寄存器组被结合以接收限定更新运行模式的数据，而此时，一个寄存器组被连接至锁相环以在新的运行模式中运行。

Description

一种锁相环
本发明涉及锁相环。本发明尤其涉及一种锁相环，其中的多个寄存器允许锁相环在不同运行频率之间进行快速切换。
移动通信收发器(例如移动电话)，通常包括一个单一频率合成器，对于收发器的发送和接收端，它都被当作是本地振荡器。这种频率合成器通常包括一个或多个可编程以锁定在特定频率上的锁相环(PLL)。在蜂窝式网络移动电话中，PLL将被编程以在发送和接收操作时的不同频率上以及当电话从通信系统中的一个小区移动至另一个(即已知的越区转换操作)时进行振荡。
这样，例如，在所谓的GSM系统中，移动电话在语音信号交换期间通常在发送(Tx)和接收(Rx)频率之间切换，且同样切换至另一个Rx频率，以测量在其他频率下接收到的信号的功率，确定电话是否从一个小区移动到另一个小区。这样，电话就进行了发送和接收时隙之间的接收信号强度指示(RSSI)测试，以确定是否需要进行越区转换。
当PLL被编程为新的频率时，环路需要时间在新的频率上进行锁定，也就是说，稳定在新的频率上。附图中的图1以示意性的形式说明了常规PLL控制信号的典型时序。信号以3个时间周期1，2和3上来说明。在时间周期1期间，PLL被编程为新的频率，而在时间周期2期间，PLL经过在新的频率上锁定的过程。在时间周期1和时间周期2期间，PLL都是不稳定的，且因此不能用作频率基准。在时间周期3期间，PLL被锁定在新的频率上，因此是稳定的且能被用作频率基准。因而，PLL仅在时间周期3期间是工作的。
PLL的编程通常是在软件的控制下完成的。通常，PLL需要20到24个数据位用以指定所期望的频率，当前，这需要大约60微秒加载到PLL上。在GSM移动电话中，用于调整频率的时间要求小于250微秒。因此，PLL的60微秒的延时是个巨大的开支。可以使用有更快编程容量的PLL，但这些设备在主芯片上需要一个专用串行外围设备接口总线，以获得高达20兆比特/秒(Mbit/sec)的数据率。
克服这些问题的一种方法是使用两个PLL。在任意特定时间，仅需要有一个PLL活动，以允许另一个PLL在需要其的时候准备就绪以被重新设计至新的频率。尽管如此，使用两个PLL是很昂贵的，因为，除以了两个PLL的成本以外，必须要可以制作更大的印刷电路版(PCB)。此外，每个PLL将需要其各自的编程接口，且还将需要进一步的控制以在两个PLL之间切换，因而，增加了印刷电路版(PCB)上磁道域的数量以及处理成本。
本发明的目标是处理上面讨论的以及相关的问题。
根据本发明的一个方面，提供了一个装置包括：一个锁相环；用于保留限定锁相环运行模式数据的第一寄存器组；用于保留限定锁相环运行模式数据的第二寄存器组；以及耦合装置，该装置耦合第一和第二寄存器组中的一个以接收限定新的运行模式数据，而此时，第一和第二寄存器组中的另一个被连接到锁相环，以与由另一个寄存器组中的数据限定的方式同样的运行，耦合装置是可重新配置改变连接的，这样另一个寄存器组被连接以接收限定进一步新的运行模式的数据，而此时，一个寄存器组被连接到锁相环，以新的运行模式运行。
根据本发明的另一个方面，提供一种电路包括：一个锁相环(PLL)，用于接收不同频率的数据信号且能在各自结合一个不同频率的所述信号的第一和第二种配置中的配置；用于存储所述第一和/或第二中配置的配置数据代表的存储装置，以及用于根据所述配置数据在第一和第二中配置中切换PLL的装置。
根据本发明的还有一个方面，提供了操作用于接收不同频率输入信号，在第一和第二中配置中可配置的锁相环的方法。该方法包括：以所述第一种配置运行所述PLL；存储所述第二种配置的数据代表；根据存储的数据以第二种配置重新配置所述PLL。
本发明还提供了操作包含接收不同频率信号的锁相环的移动电话的一种方法，该方法包括：存储用于接收第一种频率的信号的第一种PLL配置的数据代表；以用于接收第二种频率的信号的第二种配置运行PLL；以及利用所述存储的所述第一种配置的数据代表以第一种配置运行PLL。
在附加的权利要求中详尽阐明了本发明上述以及进一步的特性，且考虑到对应附图的本发明一个实施例的详细描述，发明的特性和优势将更为清楚。
在附图中：
图1是表示在上文中已讨论过的常规锁相环(PLL)定时的示意图；
图2是实施本发明的PLL的示意图；
图3是更详细的部分PLL的示意图；
图4是PLL工作的时序图；
图5是GSM系统下行链路(移动单元接收)以及上行链路(移动单元发送)时隙的时序图；
图6是表示接收、发送和监视功能的GSM系统的时序图；
图7是表示常规PLL是如何被编程为用于GSM环境的时序图；
图8示出图3中的PLL可以在GSM环境中编程的一种方法；以及
图9示出用于节能的时序图。
现在转到附图的图2，它示出一个锁相环(PLL)10，该锁相环通常以集成电路12的形式部分提供，且包括相位检测器14、环路滤波器15，压控振荡器16，可编程的除以N计数器17，以及可编程的除以R计数器18。基准振荡器19驱动除以R的计数器18。集成电路12还包括数据信号的输入端、时钟信号的输入端以及允许锁存信号的输入端。
数据利用时钟信号被连续且同步地输入到集成电路12，并被存储在寄存器(在图2中没有表示出来)内。
当允许锁存信号活动时，数据从寄存器转移到计数器17和18中。除以N计数器17在生成脉冲前计算N个脉冲，且重复该过程。因而，除以N计数器17的输出频率比它输出的频率少N倍。同样地，来自除以R输入的信号输出的频率比来自基准振荡器19的信号输入的频率少R倍。
正如将被那些拥有适当技术的人员将会意识到的那样，PLL10从VCO16以频率(fout)输出信号，该频率等于基准振荡器16乘以比率N和R1的频率(fref)，就是说，fout＝(N/R)fref。
附图3更详细地表示了PLL10的部分。PLL10包括两个寄存器组21、22，每个组为PLL12存储了各自配置的数据。每个寄存器组21、22了连接有一个关联的串联/并联转换器23、24，以接收来自主微控制器(没有表示出来)串行数据接口25的数据。寄存器组21、22每一个包括一个为除以N计数器17保留数据的寄存器21N、22N，一个为除以R计数器18保留数据的寄存器21R、22R，以及一个为相位检测器14保留数据的寄存器21P、22P。寄存器21P、22P中相位检测器的数据限定了由相位检测器14应用的作用。
同样在图3中表示的是锁相检测器24，它连接到相位检测器14用于在PLL10被锁定在期望的频率上时，也就是它已稳定时，给主微控制器(没有表示出来)提供指令。开关27、28被用来使除以N计数器17、除以R计数器18以及相位检测器14在两个寄存器组21、22之间切换。还有一个开关30被用于使来自主微控制器(没有表示出来)的串行数据接口25在两个串行至并行转换器23、24之间切换。所有的开关27至30由主微控制器(没有表示出来)生成的配置选择控制信号32控制。
安排使用开关，以当第一寄存器组21在连接至除以N计数器17、除以R计数器18以及相位检测器14时，第二寄存器组22通过开关30被连接至来自主微控制器的串行数据接口25，而当第二寄存器组22被至除以N计数器17等时，第一寄存器组被连接至串行数据接口25。以这种方式，寄存器21、22中的一组可以以新的数据加载，与此同时，寄存器21、22中的另一组控制除以N计数器17等的运行。这通过减少PLL不活动的时间量而提供了在不同频率之间切换的更为有效的方法。图1中的阶段1就被消除以了。
此外，由相位检测器14上的寄存器21、22提供的增益控制，使PLL能被控制，以致它能在新的频率上更快稳定。当PLL的频率被改变时，PLL将失去对信号的锁定。PLL将需要时间在新的频率上锁定，该时间依赖于环路的增益。更高的环路增益减少PLL锁定的所用时间，但是一旦锁定后提供了更差的稳定性。更低的环路增益增加了所用时间，但是一旦锁定后提供了更好的稳定性。
因而，选择合适的P值以平衡所用时间与稳定程度。换而言之，寄存器21P和22P可以提供两个P值。一个值高且在PLL尝试锁定时被选择；另一个值低且在锁定成功时即刻被选择。对此的修改将是从锁相检测器24返回寄存器21P和22P以在两个P值间切换的另一条控制线的附加。
至今消除以关联对PLL编程的延时的一个优势是PLL在不活动时间周期，其有可能关闭，或至少降低功率至一停工模式。在诸如用于GSM系统的移动电话的应用中，在无需PLL的发送和接收之间有几个阶段。在这些阶段，PLL能降低功率以保存电池寿命。相位检测器14的增益控制将在PLL要求全部功率时进一步减少周期时间。
图4是PLL10中的信号时序图。锁存运行信号在寄存器组21、22中生成锁存数据。配置选择信号32在两个寄存器组21、22之间选择。在配置选择信号32改变状态之后，跟着阶段33，在此期间PLL首先失锁，且在此期间锁定检测信号34很低。一旦恢复锁定，锁定检测信号34上升，且在阶段35期间保持高电平，直至配置选择信号再次改变状态。
在时间周期35期间，PLL是活动的，因为他可以被用作对期望频率的基准。在此期间，PLL根据寄存器组中的一个的数据运行，假定寄存器组21。同样在此期间，另一个寄存器组，假定组22，被以新的配置数据37加载，以有系统时钟38限定的比率记录时间。
从前面所述中，可以意识到PLL10非常适合在需要在多个不同频率之间切换的应用中使用。一个此类的应用是用于GSM系统的移动电话。
附图的图5表示了GSM系统中的不同时隙。通常，移动电话被分配了一个离开分配到接收时隙3倍距离的发送时隙。这意味着在接收和发送之间有两个可用时隙且在发送和接收之间有4个可用时隙。这些时隙可以用来降低PLL的功率和/或进行GSM标准需要的其他操作。
附图的图6表示了发送42和接收43之间两个时隙是如何被用来监视GSM系统中相邻单元的发送的。在时隙44和45中，来自第一个相邻单元的发送被监视。类似地，在时隙46、47和48、49中，来自第二和第三个相邻单元的发送被监视。
当Tx时隙一经结束时，PLL就必须为监视时隙而被重新设计。当监视时隙一经结束时，PLL就必须为Rx时隙而被重新编程。
相邻小区可以不与当前或服务单元同步，因而，它可以用监控时隙(44至49)之间额外的时间在相邻小区数据被解码之前(在第二个时隙)来获取帧同步(在第一个时隙)。一旦附着在一个小区上，移动电话就被要求基于GSM在最多6个非服务小区上读取广播控制信道(BCCH)数据。这必须在30秒内完成。移动电话至少在每5分钟将试图读取最多6个非服务小区的BCCH数据。此外，它将每30秒试图读取最多6个非服务单元的同步信道(SCH)数据。
附图的图7表示了常规PLL的配置和编程采用的GSM时隙。时隙在图7中参照时间段的最上端的行的PLL状态表示。在接收时隙43处开始，在接收时间段43期间，PLL处于一个活动的配置(处于接收频率)。在接着的两个时隙51、52，PLL被重新配置成发送频率。在发送时间片42内，PLL处于一个活动的配置(处于发送频率)。在监视结束和接收开始之间仅有一个时隙，即时间段53，而在发送结束和监视开始之间，仅有一个时隙，即时间段54，此间使PLL既被设计又被锁定在所需的频率。因而，一旦发送42时隙结束，PLL必须为获得监视时隙44、45而被重新设计，而一旦时隙45结束，PLL必须为接收时隙43被重新设计。显然，这是不期望的，因为没有空余时间作其他事情。
附图的图8表示了上述PLL10之一如何为其他用户释放时隙(包括如果需要，降低PLL的功率)。时隙参照PLL编程窗口在图8中时间片的最上端的行60表示且在其下的行61中激活配置。参照接收时隙43开始，在接收时隙43，以及时间段63和64期间，在时隙之前和之后，PLL10可以在Tx配置中编程。在时隙63和43期间，PLL在Rx配置中也是活动的。在发送时隙42和在它前面的时间段65期间，PLL10可以在监视配置中被设计且在Tx配置中也是活动的。在监控时隙44和45和在它前面的时间段66期间，PLL10可以在Rx配置中被设计且它对所有的三个时隙44、45、46在监视配置中都是活动的。
由于活动配置和编程设计没有被连接，也就是，各自独立，因此在可以设计配置的时间上有了更多的灵活性。所有的配置都有一个当要求时隙活动之前至少两个时隙的设计窗口。
PLL和VCO用来锁定期望频率的时间这样就仅依赖于VCO环路的稳定时间，因为用来重新设计PLL的时间不再减少总的可用时间，因为当不同配置被激活时重新设计已经完成。这允许PLL设置成功率节省模式在下一个配置已经被设计，以致当它脱离功率节省模式时，它直接锁定VCO。
例如，为Rx时隙进行配置，用于Rx频率的配置必须在前一个时隙活动，依次，要求配置在它前面的任何3个时隙内被设计。因此，当PLL使用监视相邻单元的配置时，PLL中的空闲配置可以为即将到来的Rx时隙被设计。类似地，当Rx配置活动时，PLL中的空闲配置可以为即将到来的Tx时隙被设计，而当Tx配置活动时，PLL中的空闲配置可以为即将到来的监视时隙被设计。
图9表示了利用新的PLL设计如何实现可能的功率节省情况的一个示例。通过在Rx时隙43期间为Tx配置对下一个Tx配置进行预先编程，以及接着在Rx时隙末端，进行改变成Tx配置以及立即把PLL送到功率节省模式70，当PLL脱离功率节省模式时它将立即开始使用Tx配置。当从功率节省模式退出时，这使最快可行VCO锁定时间变为可能。
从前面的叙述中可以意识到PLL对于诸如GSM的频率需要时常改变的通信系统特别具有优势。一个优势是要求对PLL进行编程的不同时间被充分的或完全的消除以，由于对一种配置或模式的编程可以在其他配置活动时进行。结果，PLL合成子系统的性能仅依赖于结果和PLL自己的锁定时间。
其他优势存在于移交情况。GSM手机通常必须提供周边位置信号强度的测量方法以评定对移交的需要。通常，这通过在Tx和Rx时隙之间调整到可替换RF信道，测量RSSI和随后的返回指定信道的调整来实现。利用上述的方法，以分配的信道保留重新对PLL设计的要求就可以被删除以了。一旦被设计(指定的信道)，一种配置就能被维持，而另一种配置能被用来控制对RSSI测量方法的调整。
还有一个优势是时隙是空闲的，允许PLL被降低功率，由此减少功率损耗，以及，以移动应用为例，延长电池寿命。
通过参考优选实施例这样描述的本发明，可以理解，所讨论的实施例仅是示例性的，对于拥有适当知识和技术的人员来说，类似的修改和变化将不脱离在附加权利要求和与其同等的阐释中的本发明精神和范围。

Claims (20)

1.一种装置，其特征在于，它包括：
锁相环；
用于保留限定所述锁相环运行模式数据的第一寄存器组；
用于保留限定所述锁相环运行模式数据的第二寄存器组；以及
耦合装置，用于耦合第一和第二寄存器组中的一组，以接收限定新的运行模式数据，而同时，所述第一和第二寄存器组的另一组与所述锁相环相连，以以另一组寄存器组中限定的模式一样运行；所述耦合装置经重构，以改变所述耦合，从而另一组寄存器组被耦合，以接收限定更新运行模式的数据，而同时，一个寄存器组被连接至所述锁相环，以在新的运行模式中运行。
2.如权利要求1所述的装置，其特征在于，所述锁相环包括一个除以N的计数器，且第一和第二寄存器组中的每一个包括一个用于存储除以N的计数器的N值的寄存器。
3.如权利要求1或2所述的装置，其特征在于，所述锁相环包括一个除以R的计数器，且所述第一和第二寄存器组中的每一个包括一个用于存储除以R的计数器的R值的寄存器。
4.如权利要求1、2或3所述的装置，其特征在于，所述锁相环包括一个相位检测器，且所述第一和第二寄存器组中的每一个包括一个在相位检测器中存储限定增益值的寄存器。
5.如前述任一权利要求所述的装置，其特征在于，所述耦合装置用来把所述第一和第二寄存器组中的每一个与外部控制器连接，以从中接收所述数据。
6.如权利要求4所述的装置，其特征在于，所述锁相环包括一个用于检测锁相环的锁定并输出代表所述锁定的信号的锁相检测器。
7.如权利要求6所述的装置，其特征在于，它还包括一个用于控制耦合装置的控制器。
8.如权利要求7所述的装置，其特征在于，所述控制器用于生成限定运行模式的所述数据，并输出所述第一和第二寄存器组的数据。
9.如权利要求7或8所述的装置，其特征在于，所述控制器响应于来自所述锁相检测器的信号。
10.如权利要求8所述的装置，其特征在于，所述控制器用于以串行格式输出所述数据，所述装置还包括一个串行/并行转换器，用来将来自所述控制器的串行数据转换成用于所述第一和第二寄存器组的并行格式。
11.一种电路，其特征在于，它包括：
锁相环(PLL)，用于接收可变频率的输入信号，且可配置成第一和第二配置结构，所述第一和第二配置结构中的每一个与所述输入信号的不同频率相关；
存储装置，用于存储代表所述第一和/或第二配置结构的配置数据；以及
用于根据所述配置数据在所述第一和第二配置结构之间切换PLL的装置。
12.如权利要求11所述的电路，其特征在于，它还包括用于控制所述存储装置中对所述配置数据的存储，以及所述第一和第二配置结构之间的切换。
13.一种含有如权利要求11或12的电路的移动电话。
14.如权利要求13所述的移动电话，其特征在于，它根据GSM标准进行工作。
15.一种操作可配置成接收不同频率的输入信号的第一和第二配置结构的锁相环(PLL)的方法，其特征在于，所述方法包括：
操作所述第一种配置结构的所述PLL；
存储代表所述第二配置结构的数据；以及
根据存储的数据以所述第二种配置结构重新配置所述PLL。
16.一种集成电路，用于实现如权利要求15所述的方法。
17.一种操作包括接收不同频率的信号的锁相环(PLL)的移动电话的方法，其特征在于，所述方法包括：
存储代表接收第一频率的信号的第一PLL配置结构的数据；
操作用于接收第二频率的信号而处于第二种配置结构的所述PLL；以及
利用所述存储的代表所述第一配置结构的数据，操作处于所述第一配置结构的所述PLL。
18.如权利要求17所述的方法，其特征在于，它还包括：
存储代表接收所述第二频率的信号而处于所述第二PLL配置结构的数据；
利用存储的代表所述第二配置结构的数据而处于所述第二配置结构的所述PLL。
19.如权利要求17或18所述的方法，其特征在于，所述第二配置结构用于执行接收信号强度指示(RSSI)测试。
20.如权利要求17至19中任一权利要求所述的方法，其特征在于，所述第一配置结构用于接收通过分配的RF信道的信号。
CNB018222617A 2001-01-25 2001-12-18 一种锁相环 Expired - Fee Related CN1242556C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0101954.6 2001-01-25
GBGB0101954.6A GB0101954D0 (en) 2001-01-25 2001-01-25 Phase-locked loop

Publications (2)

Publication Number Publication Date
CN1488194A true CN1488194A (zh) 2004-04-07
CN1242556C CN1242556C (zh) 2006-02-15

Family

ID=9907507

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018222617A Expired - Fee Related CN1242556C (zh) 2001-01-25 2001-12-18 一种锁相环

Country Status (14)

Country Link
US (1) US6965271B2 (zh)
EP (1) EP1354407B1 (zh)
JP (1) JP3836794B2 (zh)
CN (1) CN1242556C (zh)
AT (1) ATE329409T1 (zh)
BR (1) BR0116823A (zh)
CA (1) CA2435705C (zh)
DE (1) DE60120490T2 (zh)
DK (1) DK1354407T3 (zh)
ES (1) ES2269308T3 (zh)
GB (1) GB0101954D0 (zh)
HK (1) HK1062087A1 (zh)
IL (2) IL156972A0 (zh)
WO (1) WO2002060064A2 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004004126A1 (en) * 2002-06-28 2004-01-08 Advanced Micro Devices, Inc. Phase-locked loop with automatic frequency tuning
GB2393611B8 (en) 2002-09-26 2006-05-11 Qualcomm Inc Method of and apparatus for reducing frequency errors associated with an inter-system scan
JP2006005489A (ja) 2004-06-15 2006-01-05 Sharp Corp Ｐｌｌ回路および高周波受信装置
US8811915B2 (en) * 2005-03-04 2014-08-19 Psion Inc. Digital wireless narrow band radio
US8041972B2 (en) * 2006-04-04 2011-10-18 Qualcomm Incorporated Apparatus and method for setting wakeup times in a communication device based on estimated lock on time of frequency synthesizer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3042374B2 (ja) 1995-06-29 2000-05-15 日本電気株式会社 周波数シンセサイザ
KR970008906A (ko) 1995-07-18 1997-02-24 가네꼬 히사시 Pll 회로
US6150891A (en) * 1998-05-29 2000-11-21 Silicon Laboratories, Inc. PLL synthesizer having phase shifted control signals
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP3851064B2 (ja) 1999-06-30 2006-11-29 インフィネオン テクノロジース アクチエンゲゼルシャフト Ｐｌｌシンセサイザ
US6718473B1 (en) * 2000-09-26 2004-04-06 Sun Microsystems, Inc. Method and apparatus for reducing power consumption

Also Published As

Publication number Publication date
ATE329409T1 (de) 2006-06-15
JP3836794B2 (ja) 2006-10-25
ES2269308T3 (es) 2007-04-01
HK1062087A1 (en) 2004-10-15
JP2004527936A (ja) 2004-09-09
DK1354407T3 (da) 2006-10-09
DE60120490D1 (de) 2006-07-20
CA2435705C (en) 2006-05-30
CA2435705A1 (en) 2002-08-01
IL156972A (en) 2007-12-03
GB0101954D0 (en) 2001-03-14
IL156972A0 (en) 2004-02-08
DE60120490T2 (de) 2007-01-11
WO2002060064A3 (en) 2002-11-14
CN1242556C (zh) 2006-02-15
WO2002060064A2 (en) 2002-08-01
US20040113703A1 (en) 2004-06-17
EP1354407B1 (en) 2006-06-07
EP1354407A2 (en) 2003-10-22
US6965271B2 (en) 2005-11-15
BR0116823A (pt) 2004-01-27

Similar Documents

Publication Publication Date Title
EP1005725B1 (en) Method and apparatus for automatic channel measurements
US6073035A (en) System unavailablity power reduction method with early failure and no rotation
CN1047897C (zh) 锁相环同步电路和方法
EP0565127B1 (en) Method for a TDMA mobile unit frequency synthesizer having power saving mode during transmit and receive slots
CN101150318B (zh) 频率合成器及方法
CN1516919A (zh) 锁相环周期滑移检测
KR100880422B1 (ko) 분수 보상방법을 갖는 분수분주 주파수 합성기
US7508897B2 (en) PLL circuit and high-frequency receiving device
CN101300739A (zh) Pll控制电路
US11201626B1 (en) Phase locked loop device and method of operating ihe same
EP0984648B1 (en) Mobile assisted handoff for CDMA and wideband CDMA networks
CN100376082C (zh) Pll电路的模式转换方法和pll电路的模式控制电路
CN101197573A (zh) 时脉产生器及应用其上的自我测试与切换控制方法
CN1242556C (zh) 一种锁相环
CN1913673A (zh) 一种多模移动终端时序控制器及方法
CN1469678A (zh) 用于无线电接入电信终端的测量技术
US5838202A (en) Error suppressing circuit and method therefor for a phase locked loop
US20010006356A1 (en) Voltage controlled oscillator assembly
US7283801B2 (en) Circuit arrangement for phase locked loop, and phase locked loop based method to be used in cellular network terminals
CN1759537B (zh) 控制结合umts/gsm/edge无线站功率消耗的装置及方法
CN101132625A (zh) 基于sdr的多模式无线电时间调度方法
EP2341632B1 (en) Wireless device having fast-receive mode for measuring received signal strength (RSSI) for higher time division multiple access (TDMA) multislot classes
Mizoguchi et al. An alternate phase locked loop (APLL) frequency synthesizer employing sample-hold scheme
KR20050044327A (ko) 위상 및 주파수 비교 방법 및 장치
KR20000040440A (ko) 단일 위상동기루프 구조를 갖는 무선 주파수 송수신모듈 제어방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1062087

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060215

Termination date: 20101218