CN101150318B - 频率合成器及方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000004321 preservation Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 claims description 3
- 230000009191 jumping Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
Landscapes
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Abstract
本发明公开了一种频率合成器及方法，该合成器装置包括形成锁相环的数控振荡器、相位检测器、环路滤波器和存储器单元。该环路滤波器被耦合到一个控制单元，以便激活多组内部状态当中的相应的一组内部状态。
Description
技术领域
本发明涉及合成频率的领域。特别是，本发明涉及一种频率合成器、一种锁相环以及一种跳频合成器，并且还涉及一种用于初始化锁相环的方法和一种在合成器中进行跳频的方法。
背景技术
在移动通信系统中，可以使用跳频技术。例如，在使用分频时，发射-接收频率发生动态改变。在诸如超宽带(UWB)之类的应用中，应当在几纳秒内完成频率改变和/或通道改变。然而，在锁相环中，在新的通道上的稳定过程通常花费几微秒，因此单个PLL不太适用于跳频系统的频率合成。
常规的快速跳频合成器利用常规的PLL技术生成基频。在混频器中把如此生成的信号与一个低频信号进行混频，并且随后对其进行滤波。可以利用一个偏移量来改变该基频，从而获得不同的频道。可以通过使用被周期性寻址的只读存储器(ROM)并且随后进行数模转换来生成该低频信号。
作为一种替换方案，常规的跳频合成器可以使用单边带混频器体系结构。
在利用集成电路技术实现时，生成附加的低频信号会消耗更多的功率并且会占用附加的芯片面积。
发明内容
根据本发明的第一方面，提供一种频率合成器。所述频率合成器包括：数控振荡器，所述数控振荡器包括输入端和输出端；检测器，其包括耦合到该数控振荡器的输出端的一个输入端、以及配置成接收参考信号的另一个输入端、以及输出端；环路滤波器，所述环路滤波器被耦合在该检测器的输出端和该数控振荡器的输入端之间；以及存储器单元，所述存储器单元被耦合到该环路滤波器并且被配置成保存该环路滤波器的内部状态，其中该环路滤波器具有多组内部状态，以及其中所述多组内部状态的其中一组在该振荡器、该检测器以及该环路滤波器的操作期间被选择性地激活，以便产生所期望的频率。
根据本发明的第二方面，提供一种锁相环。所述锁相环包括：比较器，其包括参考输入端、反馈输入端和输出端；环路滤波器，其包括耦合到该比较器的输出端的输入端以及输出端；振荡器，其包括耦合到该环路滤波器输出端的控制输入端和耦合到该比较器的反馈输入端的输出端；其中该环路滤波器具有多组内部状态，其中所述多组内部状态的其中一组在该锁相环的操作期间被选择性地激活，以便产生所期望的频率。
根据本发明的第三方面，提供一种跳频合成器。所述跳频合成器包括：耦合在一起以形成锁相环的可控振荡器、相位检测器和环路滤波器；以及控制单元，其中，所述控制单元被配置成激活该环路滤波器内的多组内部状态当中的相应的一组内部状态，该环路滤波器包括在其中的所述多组内部状态，其中所述多组内部状态的其中一组在该锁相环的操作期间被选择性地激活，以便产生所期望的频率。
根据本发明的第四方面，提供一种在包括环路滤波器的频率合成器中进行跳频的方法。该方法包括：保存对应于该频率合成器的第一操作频率的该环路滤波器的第一组内部状态；把第二组内部状态加载到该环路滤波器中，该环路滤波器的该组内部状态对应于该频率合成器的第二操作频率，其中第二组内部状态被选择性地激活以便产生第二操作频率。
附图说明
下面参考附图利用示例性实施例来详细解释本发明，其中：
图1是合成器的一个示例性实施例；
图2是合成器的另一个示例性实施例；
图3是合成器的又一个示例性实施例；
图4是相位/频率检测器的一个示例性实施例；
图5是环路滤波器的一个实施例；
图6是环路滤波器的另一个实施例；
图7是环路滤波器的又一个实施例；
图8是环路滤波器的再一个实施例；
图9是初始化锁相环的方法的一个示例性实施例；以及
图10是跳频方法的一个示例性实施例。
具体实施方式
根据图1，一种合成器装置包括数控振荡器1和信号处理单元2。该信号处理单元2包括一个相位/频率检测器，该相位/频率检测器具有耦合到该数控振荡器1的输出端的第一输入端并且具有第二输入端。该信号处理单元还包括一个数字环路滤波器，其具有用于读取和/或写入该数字环路滤波器的内部状态的装置。包括该相位/频率检测器和该数字环路滤波器的该信号处理单元控制该数控振荡器1的输出频率。
根据一个实施例，所述频率合成器是在几个频率之间进行切换的快速跳频合成器。该频率合成器可以在几个明确定义的输出频率之间进行跳跃，这在例如UWB通信系统的领域中是有用的。
根据一个实施例，所述快速跳频合成器包括一个数字锁相环。根据该实施例，在执行了跳频之后，不再需要锁定到一个全新的频率上。代之以，可以对所述振荡器的每一个可能的期望输出频率进行预先编程。当该数字PLL已经稳定到其中一个所述频率上时，可以存储所述信号处理单元的内部状态。如果在随后的操作期间使用相应的频率，则可以把对应于该频率的内部状态读回到该信号处理单元2中。这使得所述电路装置从以前离开的已经稳定的该操作点恢复操作。
根据一个实施例，提供了用于读取和/或写入所述数字环路滤波器的内部状态的装置。在替换实施例中，提供了用于读取和/或写入相位/频率检测器的内部状态的装置。在替换实施例中，提供了用于读取和/或写入可选的分频器的内部状态的装置。在其他替换实施例中，可以以累积的或替换的方式存储所述相位/频率检测器的内部状态。在其他替换实施例中，可以以累积的或替换的方式存储所述可选的分频器的内部状态。
图2示出频率合成器装置的一个示例性实施例。图2的合成器装置包括数字锁相环。该锁相环本身包括一个数控振荡器3，其提供输出频率。该数控振荡器3的输出端通过分频器4被耦合到数字频率检测器5的第一输入端。该分频器4是可选的。在所述合成器的一种实现方式中，该分频器可以如图2中所示的那样存在。在该合成器的另一种实现方式中，该分频器可以被省略，从而在不插入分频器的情况下该振荡器3的输出端被耦合到所述频率检测器的相应输入端。该数字频率检测器5的另一个输入端用于接收参考频率。该数字频率检测器的输出端通过数字环路滤波器6被耦合到所述数控振荡器(DCO)3的输入端。
控制单元7被用来读取或写入内部状态。该控制单元7以双向的方式被耦合到所述数字环路滤波器6的读/写接口。
根据一个实施例，所述控制单元7被耦合到存储器单元8。该存储器单元8可以包括一个存储器阵列，其例如可以是静态存储器阵列或动态存储器阵列或寄存器文件。
所述控制单元7在时钟输出端10提供一个时钟信号以用于时钟选通。该控制单元7的该时钟输出端10被耦合到所述数字环路滤波器6的时钟输入端9。
所述控制单元7还被耦合到所述数字频率检测器5。该数字频率检测器的内部状态被提供在该数字频率检测器5的内部状态输出端处，该输出端被耦合到该控制单元7的相应输入端。当所述合成器离开当前操作频率并且跳到另一个频率时，该频率检测器5的内部状态被保存。当该合成器返回到先前的频率时，所保存的内部状态将被回写到该频率检测器。频率控制_1信号被用来把频率信息从该控制单元7转发到该频率检测器5。该频率检测器5把该频率控制_1信号转换成特定于检测器的参数，所述参数使得该检测器5能够操作在另一个频率上。然而，在特定实施例中，该频率控制_1信号可以被省略。
所述控制单元7具有用于通道字的输入端和跳跃输入端。所述通道字把所期望的通道传送给该控制单元，并且该跳跃输入端接收表示跳跃到另一个频率的信号。
此外，所述控制单元7向所述可选的分频器4提供控制信号。该控制单元7能够接收该分频器的内部状态，并且当再次期望所接收的内部状态所属于的所述PLL的相应频率时把它们回写到该分频器。频率控制_2信号被用来把频率信息从该控制单元7转发到该分频器4。该分频器4把该频率控制_2信号转换成特定于分频器的参数，所述参数使得该分频器4能够操作在另一个频率上。
根据图2的实施例，可以由所述控制单元7从存储器中读取所述数字环路滤波器6和/或数字频率检测器5和/或分频器4的内部状态，并且将其回写到该滤波器6和/或检测器5和/或分频器4。这同样适用于图3的实施例。
例如，可以把所述数控振荡器3的每个输出频率分配给所述数字环路滤波器6和/或数字频率检测器5的一组内部状态。所述状态可以与该相应的输出频率一起被存储在存储器8中。每当再次期望该相应的频率时，这意味着所述PLL应当稳定在该频率上，则把所存储的内部状态回写到该数字环路滤波器6和/或数字频率检测器5。
参考图9和10更加详细地描述了各种操作程序的实施例。
在图2的实施例中，利用数字频率检测器5，对于某些应用来说不需要进行附加的相位校正。例如，当所述控制环的环路动态慢得使得用于相位校正的稳定过程也很慢，从而使得所得到的输出频率中的误差可以忽略时，相位校正可能不是必须的。
本发明的实施例可以使用相位检测器、频率检测器和相位/频率检测器的其中之一。相位检测器确定其输入信号之间的相位差；频率检测器确定其输入信号之间的频率差；以及相位/频率检测器确定其输入信号之间的相位和频率差。所确定的差被提供在该检测器的相应输出端处。相位检测器、频率检测器和相位/频率检测器还可以被视为比较器，该比较器将其输入信号进行比较，以便分别得到相位差、频率差和相位/频率差。
现在参考如图3中所示的另一个实施例，其中使用了数字相位/频率检测器11来代替所述数字频率检测器5。此外，相位校正块12被耦合在该数字相位/频率检测器11的输出端与所述数字环路滤波器6的信号输入端之间。相位误差检测器13被耦合到该数字相位/频率检测器的输出端。
所述相位误差检测器13被耦合到所述控制单元7的输入端。该控制单元7具有一个附加的输出端，其被耦合到所述相位校正块12的输入端。
除了图3相对于图2的差异之外，图3的电路对应于图2中所示出的电路，并且这里不再描述完全相同的或者相应的元件和功能。同样如结合图2所描述的那样，在一种实现方式中，所述分频器4可以如图3中所示的那样存在。在其他实现方式中，可以省略该分频器，从而在不插入分频器的情况下所述振荡器3的输出端被耦合到所述频率检测器的相应输入端。
根据图3，除了所述内部环路滤波器6和/或数字相位/频率检测器11的内部状态之外，在离开特定输出频率并且跳到不同频率之前，保存与对应于该特定输出频率的锁相环的已稳定状态相对应的相位误差。保存所述环路滤波器和/或相位/频率检测器和/或分频器的状态可以包括把相应的状态存储在存储器中，或者可以包括把所述状态存储在寄存器文件的相应寄存器中或者存储在锁存器中。当跳回到该频率时，在第一步骤中，恢复该数字环路滤波器6和/或数字相位/频率检测器11和/或分频器的内部状态。此后，在该滤波器的输入端子9处激活所述时钟并且重新激活该滤波器6之前，当前的相位误差将被设置为所述已稳定状态的值。
当跳到另一个频率时，在所述滤波器的输入端处的相位误差被设置为所需值，即使由于跳到另一个频率而丢失了在所述数字相位/频率检测器11的输入端处的参考频率与所述振荡器输出频率之间的相位关系也是如此。通过这样做，避免了所述PLL将尝试对与不同状态相对应的相位误差做出响应的情况，而这种情况将导致在所述输出端处的附加的瞬态效应。
关于初始化所述环路并且跳到不同频率的例子的更多细节，参考图9和图10的实施例以及下面所附的描述。
图4示出可以被用在图3中示出的实施例中的所述相位/频率检测器11的一个实施例的例子。在图4中，该相位/频率检测器11被实现为数字操作的电路。输出端111被耦合到数字环路滤波器6的输入端。该环路滤波器6的输出端通过DCO增益归一化块(未示出)被耦合到所述数控振荡器3。在该数控振荡器3的输出端处，提供所述数字PLL(DPLL)的输出频率。另外，该数控振荡器的输出端被耦合到该相位/频率检测器11的输入端112。该振荡器可以通过所述分频器4被耦合到该相位/频率检测器11的输入端。在不插入分频器的情况下把该振荡器3的输出端连接到该相位/频率检测器11的输入端112也是有用的。
根据图4中示出的该实施例的所述相位/频率检测器11包括一个参考相位累加器15。该参考相位累加器15的信号输入端接收频率控制1信号。该参考相位累加器15的输出端被耦合到相位检测器16的输入端。该相位检测器16的输出端被耦合到该相位/频率检测器11的输出端111。该相位/频率检测器11的反馈输入端112被耦合到振荡器相位累加器17的时钟输入端子处。该振荡器相位累加器17的输出端通过采样器18被耦合到该相位检测器16的反相输入端。
所述相位/频率检测器11中的相对误差(fractional error)校正块19的输出端191耦合到所述相位检测器16的附加的非反相输入端。在该相对误差校正块19的输出端191处提供的输出信号由乘法器或增益元件192产生。该乘法器或增益元件192把DCO周期归一化信号与在时间-数字(TDC)块193的输出端处提供的信号相组合。一般来说，TDC电路把输入信号之间的时间差转换成数字信息。该TDC块193在信号输入端处接收所述反馈信号112，即所述数控振荡器3的输出频率。该TDC块193的时钟输入端被耦合到参考频率输入端子23。该参考频率输入端子23还通过同步块194被分别耦合到所述参考相位累加器15和所述采样器18的时钟输入端。该同步块194本身的时钟输入端被耦合到该数控振荡器3的输出端，该输出端耦合到所述反馈信号输入端112。
根据图4的相位/频率检测器11的一个实施例，可以从该相位频率检测器11读出所述参考相位累加器15、振荡器相位累加器17和TDC块193以及可选的采样器18和/或同步块194的内部状态，并且将其转发给所述控制单元7以进行保存。所保存的内部状态对应于所述PLL的相应频道。所述所保存的内部状态可以被分别回写到所述子单元15、17、193以及可选的子单元18和/或194。把所述内部状态回写到采样器18和/或同步块194可以通过把单元18和194分别设置或重置为已定义状态来实现。
图5示出数字环路滤波器的可能的实现方式的一个示例性实施例。图5示出一个三阶无限冲激响应(IIR)滤波器。三个寄存器24接收时钟脉冲信号CP。由输入端子25接收一个数据流，并且将其与不同的系数b0、b1、b2、b3相乘。通过各加法器26把所述相乘后的值与输出端子27处的该数据流的相应反馈值相组合。利用系数a1、a2、a3通过相乘对所述反馈值进行加权。在各寄存器24的输出端处提供一组内部状态，并且在图5中用附图标记28、29、30来指代。有限冲激响应滤波器(FIR)对于数字环路滤波器6也是可能的。
根据一个实施例，所述各寄存器24被连接以使得形成一个移位寄存器，以便读取/写入内部状态。在该实施例中，图5的环路滤波器的各寄存器24可以作为例如全局扫描路径的部分扫描路径被串行耦合。一般来说，扫描路径为各寄存器提供附加的电路，以便允许在测试模式期间进行写入和读取访问。在根据本发明的该实施例中，包括所示出的各寄存器24的公知扫描路径的所述部分扫描路径被修改成使得所述滤波器的将被保存的状态可以被读取并被转发给所述存储器8，并且当再次跳到相同的频率时，可以通过该部分扫描路径从存储器8被回写。根据该实施例，该扫描路径功能被修改成使得它在非测试模式期间是有用的。
根据一个实施例，在分别从/向所述各寄存器24顺序地读取和/或写入信息的过程中，在所述数据输出端27处的所述环路滤波器的输出信号被保持恒定。
图6示出数字环路滤波器的一个替换实施例。图6的电路是基于图5的电路，并且在所述电路完全相同的范围内，这里不再进行描述。除了图5之外，通过耦合到各寄存器24的相应输出端的输出抽头31、32、33提供并行输出。在输出端31、32、33处，可以作为数字字来直接读取所述内部状态28、29、30。
此外，为了把内部状态写入到所述环路滤波器中，提供附加的输入端子34、35、36，利用附加的各逻辑门37把所述各附加的输入端子与各触发器24的数据输入端相组合。所述输入端子34、35、36被提供为与各触发器24的数据输入端并行。所述各附加的逻辑门37被分别耦合在各求和节点26与各寄存器24之间。通过这样做，例如可以把预先存储的频道的内部状态直接写入到所述环路滤波器的各寄存器中。
作为图5或图6的环路滤波器的一个替换方案，例如还有可能使用具有异步的设置和重置输入端的触发器。
在另一个替换实施例中，还有可能在环路滤波器的不同的各组寄存器之间进行切换，而不是直接对该环路滤波器进行读出和回写。
图7示出具有几组寄存器的环路滤波器的一个实施例的例子，所述寄存器可以被分别选择性地成组激活和停用。
根据图7，图6的每个寄存器24被几个寄存器A、B、C所取代，所述各寄存器被并行耦合，并且可以分别利用耦合在所述寄存器的上游和下游的多路复用器和多路分解器37、38来选择性地激活。对于激活/停用的控制由控制器39来执行，该控制器39被耦合到各寄存器组A、B、C的相应时钟输入端。
例如，第一组寄存器A被分配给合成器的第一频道，第二组寄存器B被分配给第二频道，并且第三组寄存器C被分配给第三频道。根据应用，可以提供更多或更少的寄存器组A、B、C。
根据一个实施例，在所述环路滤波器的操作期间，每次只有其中一组寄存器A、B或C被激活，而此时所有其他各组寄存器都被停用。被停用的各组寄存器保持它们在停用之前所具有的最后所知的内部状态。
作为一种替换方案，可以以类似的方式使用数字滤波器的其他实现方式，比如直接形式、格型滤波器等等。
图8示出环路滤波器的一个实施例，在该环路滤波器中，在一个循环周期内，从一个内部状态到较早的内部状态的跳跃是可能的。图8是图7中示出的原理的另一种表示，其可用于实现受软件控制的通用装置中的滤波器。这种通用装置可以是数字信号处理器(DSP)。在图8的表示中，可以对于更高的滤波器阶和后续的寄存器级重复使用一组寄存器A、B、C。
图9示出根据一个实施例的初始化锁相环的方法的例子。根据图9，内部状态被生成并且被存储，其中，所述内部状态对应于所述合成器的相应频道。
在步骤40中，内部计数器i被设置为1，其中，应当被生成的频率的矢量包括频率f1到fN。
在把所述计数器设置为i＝1之后，对于频率f(i)配置相位/频率检测器和/或环路滤波器。
在步骤42中，所述合成器稳定到该频率上并且锁定。
在步骤43中，存储处于已稳定条件下的所述合成器的内部状态。可选择地，在所述环路滤波器的输入端处的相位误差也被存储。对于在随后的正常操作期间所可能出现的N个频道当中的每一个重复步骤41到43。当获得了用于所有所期望的频道的内部状态时，则计数器i等于N，并且可以开始一个正常操作模式，比如跳频模式。
图10示出利用跳频的合成器的正常操作模式的一个实施例的例子。
一开始，所述合成器等待跳跃命令，该跳跃命令请求新的频道f(i)。在步骤50期间，该合成器可以处在闭环操作中。在步骤51中周期性地检查是否存在跳跃命令。当不存在跳跃命令时，重复包括步骤50和51的内环。如果接收到跳跃命令，则进入步骤52。例如通过使用图2和图3的环路滤波器6的输入端9处的时钟选通，该环路滤波器的规则操作被停止。
在步骤53中，对于当前的频道f(j)，把所述合成器的内部状态存储在存储器中，所述内部状态可以包括例如所述环路滤波器和/或可选的分频器和/或相位/频率检测器的内部状态和/或相位误差。在步骤54中，对应于所述新频率f(i)的该合成器的内部状态被从所述存储器读取，并且被恢复到该合成器中。所述内部状态可以包括所述环路滤波器的内部状态。该滤波器的输出端被再次激活。
在步骤55中，所述过程等到所述数控振荡器已经稳定到新的频率并且所述相位/频率检测器已经计算出相应的相位误差。可选择地，例如利用相位误差检测器13检测到56该相位误差，并且将其与对应于该新频率的先前存储的相位误差进行比较。
在步骤57中，计算并且添加一个校正值，从而再现所期望的相位误差。在步骤58中，再次接通所述环路滤波器，这意味着所述PLL的控制环被闭合，并且所述控制被再次激活。在步骤59中，通过设置j＝i来更新所述内部计数器。该PLL等待下一个跳跃命令。
根据一个实施例，一个合成器装置包括数控振荡器、相位/频率检测器和耦合在该相位/频率检测器的输出端与该数控振荡器的输入端之间的数字环路滤波器，该相位/频率检测器包括耦合到该数控振荡器的输出端的第一输入端并且包括第二输入端，该数字环路滤波器包括用于读取和/或写入该数字环路滤波器的内部状态的装置。
根据另一个实施例，一个锁相环包括相位/频率比较器、环路滤波器和振荡器，该相位/频率比较器包括参考输入端、反馈输入端和输出端，该环路滤波器包括耦合到该相位/频率比较器的输出端的输入端并且包括输出端，该振荡器包括耦合到该环路滤波器输出端的控制输入端并且包括耦合到该反馈输入端的输出端，该环路滤波器包括多组内部状态，其中一组内部状态可以被激活。
在又一个实施例中，一个跳频合成器包括耦合在一起以便形成锁相环的振荡器、相位检测器和环路滤波器，其中该环路滤波器包括用来激活多组内部状态当中的相应的一组内部状态的装置。
一种初始化锁相环的方法的一个实施例包括：把该锁相环配置成提供第一频率；激活该锁相环；当该锁相环已经锁定到第一频率上时，把对应于第一频率的该锁相环的一组内部状态写入到存储器中。
根据一种在合成器中进行跳频的方法，该合成器包括环路滤波器，该方法包括：保存对应于该合成器的第一操作频率的该环路滤波器的一组内部状态；把一组内部状态加载到该环路滤波器中，该环路滤波器的该组内部状态对应于该合成器的第二操作频率。
根据一个实施例，一个快速跳频合成器使用数字锁相环来代替模拟锁相环。根据一个实施例，该快速跳频合成器在明确定义的频道之间跳跃。对于所述PLL来说，所可能出现的频道是先验已知的。可以调谐到所可能出现的任何可能频率。当该PLL已经稳定时，可以在切换到不同频率之前存储所述环路滤波器的内部状态。如果随后在正常操作期间切换回到相应的频率，则存储器的内容被恢复到该环路滤波器中，并且所述电路将开始再次工作在其以前所离开的所述已稳定状态下。
当所存储的值在所述滤波器中再次激活时，根据一个实施例，所述数控振荡器的闭环操作可以在非常短的稳定时间之后被恢复。
根据一个实施例，所述PLL的操作条件在两次跳频之间的时间(例如具有几十纳秒的持续时间)内不太可能改变得太多，从而使得潜在地可能发生的误差会导致严重的后果。
根据一个实施例，在该频率下的正常操作的末尾，恰好在跳到新频率之前，在步骤53中执行对内部状态的存储。
在一个实施例中，在每次频率改变时执行对内部状态的存储。然而，在替换实施例中，还有可能以给定的重复间隔在所述合成器的正常操作期间保存该特定频道f(j)下的内部状态。所述重复间隔可以是周期性的。
根据所述相位检测器的实现方式，除了读取和回写所述滤波器的内部状态之外，还有可能把校正信号耦合到所述环路滤波器的输入信号，以用于相位校正的目的。这样做在一些应用中可能是期望的，因为如果执行到不同的频道的切换，则可能会丢失所述数控振荡器的输出信号(其在使用分频器时可以被减小)与参考信号之间的相位关系。根据该实施例，在改变频率之前，不仅临时存储滤波器的内部状态，而且还临时存储该滤波器的输入值。在切换回到该相应频率时，根据一个实施例，在第一步骤中重建所述内部滤波器状态。根据该实施例，在第二步骤中确定相位偏移量，并且使用一个校正项把该相位偏移量设置为已经被存储的期望值。此后，恢复正常的控制环操作。根据一个实施例，减少了功率损失。根据一个实施例，可以除去具有下游数模转换器的周期性寻址的只读存储器。减少功率消耗对于诸如超宽带(UWB)系统之类的应用来说是重要的，所述系统适于用在短程移动通信的领域中。
根据一个实施例，在初始化期间，对于每个可能的频率执行下面的操作：
对于该频率配置所述PLL，该PLL包括环路滤波器、相位检测器和分频器。等到瞬态现象已经衰减。把所述环路滤波器的内部状态和相位误差存储在存储器或影子锁存器中。
根据一个实施例，跳跃或规则操作模式包括以下步骤：对于当前频率，把环路滤波器和/或分频器和/或相位/频率检测器的内部状态以及相位误差存储在存储器或影子锁存器中。
为了配置新频率，禁用所述滤波器的时钟，并且把相应的内部状态重载到所述环路滤波器。这样导致所述振荡器被重新配置并且开始稳定。等到该振荡器已经稳定。测量相位误差，并且利用来自所述存储器的值对其进行校正，这例如是通过把所述相位校正值加到该环路滤波器的输入信号上或者通过重新配置所述相位检测器。重新激活所述滤波器的时钟，这导致所述PLL再次调节所述频率。此后恢复正常操作。
根据本发明的一个实施例，内部状态变量被读取/回写到所述环路滤波器和/或所述相位检测器，而不影响所述电路中的后续级。
虽然在此已经说明并描述了特定实施例，但是本领域技术人员将认识到，对于所示出的特定实施例，被打算来实现相同目的的任何装置都可以被替换。应当理解，上面的描述打算是说明性的而非限制性的。本申请打算包含本发明的任何适配或变型。在阅读并理解了上面的描述之后，本领域技术人员可以明白上面的实施例和许多其他实施例的组合。本发明的范围包括其中可以使用上面的结构和方法的任何其他实施例和应用。因此，本发明的范围应当参考所附权利要求书及其等同物的范围来确定。
应当强调，为了遵守要求摘要的37C.F.R section 1.72(b)，提供了摘要，其将允许读者快速地确定本技术公开的性质和要旨。应当认为，摘要不将被用来解释或限制权利要求书的范围或含义。
Claims (30)
1.一种频率合成器，包括：
数控振荡器，所述数控振荡器包括输入端和输出端；
检测器，其包括耦合到该数控振荡器的输出端的一个输入端、以及配置成接收参考信号的另一个输入端、以及输出端；
环路滤波器，所述环路滤波器被耦合在该检测器的输出端和该数控振荡器的输入端之间；以及
存储器单元，所述存储器单元被耦合到该环路滤波器并且被配置成保存该环路滤波器的内部状态，
其中该环路滤波器具有多组内部状态，以及其中所述多组内部状态的其中一组在该振荡器、该检测器以及该环路滤波器的操作期间被选择性地激活，以便产生所期望的频率。
2.根据权利要求1所述的频率合成器，其中，所述环路滤波器是数字环路滤波器。
3.根据权利要求1所述的频率合成器，其中，所述检测器是相位检测器、频率检测器和相位/频率检测器的其中之一。
4.根据权利要求2所述的频率合成器，其中，在操作期间，所述数控振荡器被配置成产生具有来自一组可能频率当中的所期望的频率的信号，以及其中相应的一组内部状态与该组可能频率的其中之一相对应，以及进一步其中所述环路滤波器具有对应于该期望频率的该组内部状态。
5.根据权利要求4所述的频率合成器，其中所述环路滤波器包括接口，该接口被配置成从该环路滤波器读取相应的一组内部状态或者把相应的一组内部状态写入到该环路滤波器中。
6.根据权利要求5所述的频率合成器，其中，所述接口是并行接口。
7.根据权利要求5所述的频率合成器，其中，所述接口是串行接口，以及其中所述环路滤波器包括被配置成形成移位寄存器的各寄存器，用来从所述各寄存器读取所述相应的一组内部状态或者把相应的该组内部状态写入到所述各寄存器中。
8.根据权利要求7所述的频率合成器，其中，所述移位寄存器是在所述频率合成器的非测试模式操作期间所使用的扫描路径的一部分。
9.根据权利要求4所述的频率合成器，其中，所述环路滤波器还包 括多组寄存器，其中每组寄存器被配置成在其中存储相应的一组内部状态。
10.根据权利要求1所述的频率合成器，还包括：
分频器，其被耦合在所述振荡器的输出端与所述检测器的输入端之间；以及
其中所述存储器单元被耦合到该分频器并且被配置成在其中保存该分频器的内部状态。
11.一种锁相环，包括：
比较器，其包括参考输入端、反馈输入端和输出端；
环路滤波器，其包括耦合到该比较器的输出端的输入端以及输出端；
振荡器，其包括耦合到该环路滤波器输出端的控制输入端和耦合到该比较器的反馈输入端的输出端；
其中该环路滤波器具有多组内部状态，其中所述多组内部状态的其中一组在该锁相环的操作期间被选择性地激活，以便产生所期望的频率。
12.根据权利要求11所述的锁相环，还包括：
控制单元，其包括耦合到所述环路滤波器的控制输入端的输出端，并且被配置成激活其中一组所述内部状态。
13.根据权利要求12所述的锁相环，其中，所述控制单元包括耦合到所述比较器的控制输入端的另一个输出端。
14.根据权利要求12所述的锁相环，还包括：
存储器单元，所述存储器单元被耦合到所述控制单元并且被配置成保存通过该控制单元接收到的所述环路滤波器的内部状态。
15.根据权利要求14所述的锁相环，其中，所述存储器单元被配置成保存通过所述控制单元接收到的所述比较器的内部状态。
16.根据权利要求12所述的锁相环，其中，所述比较器是相位比较器、频率比较器和相位/频率比较器的其中之一。
17.根据权利要求16所述的锁相环，还包括：
相位校正块，其被耦合到所述比较器的输出端和所述环路滤波器的输入端，该相位校正块包括控制输入端，该控制输入端被耦合到所述控制单元以便控制所述比较器的操作频率。
18.根据权利要求16所述的锁相环，还包括：
相位误差检测器，其被耦合到所述比较器和所述控制单元，并且被配置成把相位误差转发到该控制单元。
19.根据权利要求12所述的锁相环，其中，所述控制单元包括控制输入端以用来接收通道字。
20.根据权利要求19所述的锁相环，其中，所述控制单元被配置成生成至少一个频率控制信号，该频率控制信号将被施加到所述比较器与所述环路滤波器的其中之一，以便控制该锁相环的操作频率。
21.根据权利要求14所述的锁相环，还包括耦合在所述振荡器的输出端与所述比较器的反馈输入端之间的分频器，其中所述存储器单元被耦合到所述控制单元并且被配置成保存通过该控制单元接收到的该分频器的内部状态。
22.一种跳频合成器，包括：
耦合在一起以形成锁相环的可控振荡器、相位检测器和环路滤波器；以及
控制单元，其中，所述控制单元被配置成激活该环路滤波器内的多组内部状态当中的相应的一组内部状态，该环路滤波器包括在其中的所述多组内部状态，其中所述多组内部状态的其中一组在该锁相环的操作期间被选择性地激活，以便产生所期望的频率。
23.根据权利要求22所述的跳频合成器，其中，所述控制单元被耦合到所述环路滤波器的至少一个控制端子，并且被配置成从该环路滤波器读取该相应的一组内部状态或者把该相应的一组内部状态写入到该环路滤波器中。
24.根据权利要求23所述的跳频合成器，其中，所述环路滤波器是数字环路滤波器。
25.根据权利要求22所述的跳频合成器，其中，所述环路滤波器具有低通特性。
26.根据权利要求22所述的跳频合成器，还包括：
存储器，其被配置成存储所述环路滤波器的多组内部状态，其中每组内部状态对应于一个合成器频率。
27.一种在包括环路滤波器的频率合成器中进行跳频的方法，该方法包括：
保存对应于该频率合成器的第一操作频率的该环路滤波器的第一组内部状态；
把第二组内部状态加载到该环路滤波器中，该环路滤波器的该组内部状态对应于该频率合成器的第二操作频率，其中第二组内部状态被选择性地激活以便产生第二操作频率。
28.根据权利要求27所述的方法，其中，所述频率合成器包括相位检测器、频率检测器和相位/频率检测器的其中之一，该方法还包括：
当从第一操作频率改变到第二操作频率时，保存所述相位检测器、频率检测器和相位/频率检测器的其中之一的一组内部状态。
29.根据权利要求27所述的方法，其中，所述频率合成器包括耦合在该频率合成器的反馈路径中的分频器，该方法还包括：
当从第一操作频率改变到第二操作频率时，保存该分频器的一组内部状态。
30.根据权利要求27所述的方法，还包括：
保存对应于所述频率合成器的第一操作频率的相位误差；
当该频率合成器已经稳定到第二操作频率上时，检测当前的相位误差；
把该当前相位误差与对应于该频率合成器的第二操作频率的所存储的相位误差进行比较；以及
计算相位校正值并且应用补偿相位值，从而使得该频率合成器再现对应于该频率合成器的第二操作频率的所存储的该相位误差。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/524674 | 2006-09-21 | ||
| US11/524,674 US7696829B2 (en) | 2006-09-21 | 2006-09-21 | Frequency synthesizer and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101150318A CN101150318A (zh) | 2008-03-26 |
| CN101150318B true CN101150318B (zh) | 2011-09-21 |
Family
ID=39154838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101543344A Active CN101150318B (zh) | 2006-09-21 | 2007-09-21 | 频率合成器及方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7696829B2 (zh) |
| CN (1) | CN101150318B (zh) |
| DE (1) | DE102007044627B4 (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2007-09-19 DE DE102007044627A patent/DE102007044627B4/de active Active
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| DE102007044627B4 (de) | 2012-09-13 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |