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ERFINDUNGSGEBIET
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Die
Erfindung betrifft das Gebiet des Synthetisierens von Frequenzen.
Insbesondere betrifft die Erfindung einen Frequenzsynthesizer, eine
Phasenregelschleife und einen Frequenzsprung-Synthesizer und weiterhin
ein Verfahren zum Initialisieren einer Phasenregelschleife und ein
Verfahren zum Frequenzspringen in einem Synthesizer.
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STAND DER TECHNIK
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In
mobilen Kommunikationssystemen kann ein Frequenzsprungverfahren
benutzt werden. Beispielsweise ändert
sich die Sende/Empfangsfrequenz dynamisch bei der Verwendung von
Frequenzteilung. Bei Anwendungen wie Ultrabreitband (UWB – ultra
wide band) sollte eine Frequenz- und/oder Kanaländerung innerhalb von Nanosekunden
abgeschlossen sein. In einer Phasenregelschleife nimmt jedoch ein
Einschwingverfahren auf einen neuen Kanal gewöhnlich mehrere Mikrosekunden
in Anspruch, so daß eine
einzelne Phasenregelschleife (PLL – phase-locked loop) zur Frequenzsynthese
für ein
Frequenzsprungsystem weniger geeignet ist.
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Herkömmliche
schnelle Frequenzsprung-Synthesizer erzeugen eine Grundfrequenz unter
Verwendung herkömmlicher
PLL-Verfahren. Das
so erzeugte Signal wird mit einem Niederfrequenzsignal in einem
Mischer vermischt und danach gefiltert. Die Grundfrequenz kann durch
einen Versatz verändert
werden, wodurch unterschiedliche Frequenzkanäle erreicht werden. Das Niederfrequenzsignal
kann unter Verwendung eines periodisch adressierten Nurlesespeichers
(ROM – read-only
memory) mit nachfolgender Digital-Analogwandlung erzeugt werden.
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Als
Alternative können
herkömmliche
Frequenzsprung-Synthesizer
eine Einseitenbandmischerarchitektur benutzen.
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Die
Erzeugung zusätzlicher
Niederfrequenzsignale verbraucht mehr Leistung und belegt zusätzliche
Chipfläche
bei Implementierung mit integrierter Schaltungstechnologie.
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KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN
DER ZEICHNUNGEN
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Der
unten stehende Text erläutert
die Erfindung ausführlich
unter Verwendung beispielhafter Ausführungsformen unter Bezugnahme
auf die Zeichnungen, in denen
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1 eine
beispielhafte Ausführungsform eines
Synthesizers ist,
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2 eine
weitere beispielhafte Ausführungsform
eines Synthesizers ist,
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3 eine
weitere beispielhafte Ausführungsform
eines Synthesizers ist,
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4 eine
beispielhafte Ausführungsform eines
Phasen-/Frequenzdetektors
ist,
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5 eine
Ausführungsform
eines Schleifenfilters ist,
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6 eine
weitere Ausführungsform
eines Schleifenfilters ist,
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7 eine
weitere Ausführungsform
eines Schleifenfilters ist,
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8 eine
weitere Ausführungsform
eines Schleifenfilters ist,
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9 eine
beispielhafte Ausführungsform eines
Verfahrens zum Initialisieren einer Phasenregelschleife ist, und
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10 eine
beispielhafte Ausführungsform eines
Frequenzsprungverfahrens ist.
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Nach 1 umfaßt eine
Synthesizeranordnung einen digital gesteuerten Oszillator 1 und
eine Signalverarbeitungseinheit 2. Die Signalverarbeitungseinheit 2 enthält einen
Phasen-/Frequenzdetektor
mit einem ersten, an einen Ausgang des digital gesteuerten Oszillators 1 angekoppelten
Eingang und mit einem zweiten Eingang. Die Signalverarbeitungseinheit
umfaßt
weiterhin ein digitales Schleifenfilter mit einem Mittel zum Lesen
und/oder Schreiben interner Zustände
des digitalen Schleifenfilters. Die Signalverarbeitungseinheit mit
dem Phasen-/Frequenzdetektor und dem digitalen Schleifenfilter steuert
die Ausgangsfrequenz des digital gesteuerten Oszillators 1.
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Nach
einer Ausführungsform
ist der Frequenzsynthesizer ein schnellspringender Frequenzsynthesizer,
der zwischen mehreren Frequenzen umschaltet. Der Frequenzsynthesizer
kann zwischen wohldefinierten Ausgangsfrequenzen springen, was beispielsweise
auf dem Gebiet von UWB-Kommunikationssystemen nützlich ist.
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Nach
einer Ausführungsform
umfaßt
der schnellspringende Frequenzsynthesizer eine digitale Phasenregelschleife.
Entsprechend der Ausführungsform
ist es nicht länger
notwendig, nach Durchführung
eines Frequenzsprungs auf eine vollständig neue Frequenz einzurasten.
Statt dessen kann jede mögliche
gewünschte
Ausgangsfrequenz des Oszillators vorprogrammiert werden. Nach Einschwingen der
digitalen Phasenregelschleife auf eine dieser Frequenzen können die
internen Zustände
der Signalverarbeitungseinheit gespeichert werden. Wenn im späteren Betrieb
die jeweilige Frequenz benutzt wird, können die internen Zustände entsprechend dieser
Frequenz wieder in die Signalverarbeitungseinheit 2 eingelesen
werden. Damit kann die Schaltungsanordnung den Betrieb wieder von
dem bereits eingeschwungenen Arbeitspunkt aus aufnehmen, der vorher
verlassen wurde.
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Nach
einer Ausführungsform
sind Mittel zum Lesen und/oder Schreiben interner Zustände des
digitalen Schleifenfilters bereitgestellt. In alternativen Ausführungsformen
sind Mittel zum Lesen und/oder Schreiben interner Zustände eines
Phasen-/Frequenzdetektors
bereitgestellt. In alternativen Ausführungsformen sind Mittel zum
Lesen und/oder Schreiben interner Zustände eines wahlweisen Teilers
bereitgestellt. In weiteren alternativen Ausführungsformen können interne
Zustände
des Phasen-/Frequenzdetektors auf kumulative oder alternative Weise
gespeichert werden. In noch weiteren Ausführungsformen können interne
Zustände
des wahlweisen Teilers auf kumulative oder alternative Weise gespeichert
werden.
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2 zeigt
eine beispielhafte Ausführungsform
einer Frequenzsynthesizeranordnung. Die Synthesizeranordnung der 2 umfaßt eine
digitale Phasenregelschleife. Die Phasenregelschleife selbst umfaßt einen
digital gesteuerten Oszillator 3, der eine Ausgangsfrequenz
bereitstellt. Ein Ausgang des digital gesteuerten Oszillators 3 ist über einen
Frequenzteiler 4 an einen ersten Eingang eines digitalen
Frequenzdetektors 5 angekoppelt. Der Frequenzteiler 4 ist
wahlfrei. In einer Ausführungsform
des Synthesizers kann der Frequenzteiler wie in 2 gezeigt vorhanden
sein. In einer weiteren Ausführungsform des
Synthesizers kann der Frequenzteiler weggelassen werden, so daß der Ausgang
des Oszillators 3 ohne dazwischenliegenden Frequenzteiler
an den jeweiligen Eingang des Frequenzdetektors angekoppelt ist.
Ein weiterer Eingang des digitalen Frequenzdetektors 5 ist
für den
Empfang einer Bezugsfrequenz vorgesehen. Ein Ausgang des digitalen
Frequenzdetektors ist über
ein digitales Schleifenfilter 6 an einen Eingang des digital
gesteuerten Oszillators (DCO – digitally
controlled oscillator) 3 angekoppelt.
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Zum
Lesen oder Schreiben interner Zustände wird eine Steuereinheit 7 benutzt.
Die Steuereinheit 7 ist bidirektional an eine Lese-/Schreibschnittstelle
des digitalen Schleifenfilters 6 angekoppelt.
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Gemäß einer
Ausführungsform
ist die Steuereinheit 7 an eine Speichereinheit 8 angekoppelt. Die
Speichereinheit 8 kann ein Speicherfeld umfassen, das z.B.
ein statisches Speicherfeld oder ein dynamisches Speicherfeld oder
eine Registerdatei sein kann.
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Die
Steuereinheit 7 stellt an einem Taktausgang 10 ein
Taktsignal zur Taktung bereit. Der Taktausgang 10 der Steuereinheit 7 ist
an einen Takteingang 9 des digitalen Schleifenfilters 6 angekoppelt.
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Weiterhin
ist die Steuereinheit 7 an den digitalen Frequenzdetektor 5 angekoppelt.
Die internen Zustände
des digitalen Frequenzdetektors werden an einem Internzustandsausgang
des digitalen Frequenzdetektors 5 bereitgestellt, der an
einen entsprechenden Eingang der Steuereinheit 7 angekoppelt
ist. Die internen Zustände
des Frequenzdetektors 5 werden gesichert, wenn der Synthesizer
die aktuelle Betriebsfrequenz verläßt und zu einer anderen Frequenz
springt. Wenn der Synthesizer zur vorherigen Frequenz zurückkehrt,
werden die gesicherten internen Zustände wieder in den Frequenzdetektor
eingeschrieben. Zur Weiterleitung von Frequenzinformationen von
der Steuereinheit 7 zum Frequenzdetektor 5 wird
ein Signal frequency control_1 benutzt. Vom Frequenzdetektor 5 wird
das Signal frequency control_1 in detektorspezifische Parameter umgewandelt,
die dem Detektor 5 ermöglichen,
auf einer anderen Frequenz zu arbeiten. In bestimmten Ausführungsformen
kann jedoch das Signal frequency control_1 weggelassen werden.
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Die
Steuereinheit 7 besitzt einen Eingang für ein Kanalwort und einen Sprungeingang.
Das Kanalwort übermittelt
einen gewünschten
Kanal zur Steuereinheit und der Sprungeingang empfängt ein
Signal, das das Springen zu einer anderen Frequenz anzeigt.
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Weiterhin
stellt die Steuereinheit 7 Steuersignale für den wahlweisen
Frequenzteiler 4 bereit. Die Steuereinheit 7 kann
die internen Zustände
des Frequenzteilers empfangen und sie wieder in den Frequenzteiler
einschreiben, wenn die jeweilige Frequenz der Phasenregelschleife,
zu der die empfangenen internen Zustände gehören, wieder gewünscht wird.
Ein Signal frequency control_2 wird zur Weiterleitung von Frequenzinformationen
von der Steuereinheit 7 zum Teiler 4 benutzt.
Vom Frequenzteiler 4 wird das Signal frequency control_2
in teilerspezifische Parameter umgewandelt, die dem Teiler 4 ermöglichen,
auf einer anderen Frequenz zu arbeiten.
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Gemäß der Ausführungsform
der 2 können
interne Zustände
des digitalen Schleifenfilters 6 und/oder des digitalen
Frequenzdetektors 5 und/oder des Frequenzteilers 4 durch
die Speichereinheit 7 aus dem Speicher ausgelesen und wieder
in das Filter 6 und/oder dem Detektor 5 und/oder
dem Teiler 4 eingeschrieben werden. Das gleiche gilt für die Ausführungsform
der 3.
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Beispielsweise
kann jede Ausgangsfrequenz des digital gesteuerten Oszillators 3 einer
Menge interner Zustände
des digitalen Schleifenfilters 6 und/oder des digitalen
Frequenzdetektors 5 zugewiesen werden. Die Zustände können zusammen
mit der entsprechenden Ausgangsfrequenz im Speicher 8 gespeichert
werden. Jedesmal wenn die entsprechende Frequenz wieder gewünscht wird,
was bedeutet, daß die
Phasenregelschleife auf diese Frequenz einschwingen sollte, werden
die gespeicherten internen Zustände
wieder in das digitale Schleifenfilter 6 und/oder den digitalen
Frequenzdetektor 5 eingeschrieben.
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Ausführungsformen
von Betriebsverfahren werden ausführlicher unter Bezugnahme auf 9 und 10 beschrieben.
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In
der Ausführungsform
der 2 mit einem digitalen Frequenzdetektor 5 ist
für gewisse
Anwendungen keine zusätzliche
Phasenkorrektur erforderlich. Beispielsweise ist eine Phasenkorrektur
möglicherweise
nicht erforderlich, wenn die Schleifendynamik der Regelschleife
so langsam ist, daß das
Einschwingen zur Phasenkorrektur so langsam ist, daß der sich
ergebende Fehler der Ausgangsfrequenz vernachlässigbar ist.
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Ausführungsformen
der Erfindung können einen
eines Phasendetektors, eines Frequenzdetektors und eines Phasen-/Frequenzdetektors
benutzen. Ein Phasendetektor bestimmt den Phasenunterschied zwischen
seinen Eingangssignalen; ein Frequenzdetektor bestimmt den Frequenzunterschied zwischen
seinen Eingangssignalen und ein Phasen-/Frequenzdetektor bestimmt
den Unterschied in Phase und Frequenz zwischen seinen Eingangssignalen.
Der bestimmte Unterschied wird an dem jeweiligen Ausgang des Detektors
bereitgestellt. Ein Phasendetektor, ein Frequenzdetektor und ein
Phasen-/Frequenzdetektor können
auch als Vergleicher angesehen werden, der seine Eingangssignale
auf einen Unterschied in Phase, Frequenz bzw. Phase/Frequenz vergleicht.
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Nunmehr
auf eine weitere Ausführungsform wie
in 3 gezeigt bezugnehmend wird anstatt des digitalen
Frequenzdetektors 5 ein digitaler Phasen-/Frequenzdetektor 11 benutzt.
Weiterhin ist zwischen einen Ausgang des digitalen Phasen-/Frequenzdetektors 11 und
einen Signaleingang des digitalen Schleifenfilters 6 ein
Phasenkorrekturblock 12 eingekoppelt. An den Ausgang des
digitalen Phasen-/Frequenzdetektors
ist ein Phasenfehlerdetektor 13 angekoppelt.
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Der
Phasenfehlerdetektor 13 ist an einen Eingang der Steuereinheit 7 angekoppelt.
Die Steuereinheit 7 weist einen zusätzlichen Ausgang auf, der an
einen Eingang des Phasenkorrekturblocks 12 angekoppelt
ist.
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Neben
den Unterschieden der 3 bezüglich der 2 entspricht
die Schaltung der 3 der in 2 gezeigten
und identische oder entsprechende Elemente und Funktionen sind hier
nicht wieder beschrieben. Ebenfalls wie in Verbindung mit 2 beschrieben
kann der Frequenzteiler 4 wie in 3 gezeigt
in einer Implementierung gegenwärtig
sein. In anderen Implementierungen kann der Frequenzteiler weggelassen
sein, so daß der
Ausgang des Oszillators 3 ohne zwischengeschalteten Frequenzteiler an
den jeweiligen Eingang des Frequenzdetektors angekoppelt ist.
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Gemäß der 3 wird
zusätzlich
zu den internen Zuständen
des internen Schleifenfilters 6 und/oder des digitalen
Phasen-/Frequenzdetektors 11 ein Phasenfehler entsprechend
dem eingeschwungenen Zustand der Phasenregelschleife entsprechend
einer gewissen Ausgangsfrequenz vor Verlassen dieser Frequenz und
Springen zu einer anderen Frequenz gesichert. Sichern von Zuständen des
Schleifenfilters und/oder des Phasen-/Frequenzdetektors und/oder
des Teilers kann das Speichern der jeweiligen Zustände in einem
Speicher enthalten oder kann das Speichern der Zustände in jeweiligen Registern
einer Registerdatei oder in Zwischenspeichern umfassen. Beim Zurückspringen
zu dieser Frequenz werden in einem ersten Schritt die internen Zustände des
digitalen Schleifenfilters 6 und/oder des digitalen Phasen-/Frequenzdetektors 11 und/oder des
Teilers wiederhergestellt. Danach wird vor Aktivierung des Taktes
am Eingangsanschluß 9 des
Filters und Neuaktivierung des Filters 6 der aktuelle Phasenfehler
auf den Wert des eingeschwungenen Zustands eingestellt.
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Beim
Springen zu einer anderen Frequenz wird der Phasenfehler am Eingang
des Filters auf den erforderlichen Wert eingestellt, selbst wenn
das Phasenverhältnis
zwischen der Bezugsfrequenz an einem Eingang des digitalen Phasen-/Frequenzdetektors 11 und
der Oszillatorausgangsfrequenz aufgrund des Sprungs zu einer anderen
Frequenz verloren geht. Dadurch wird vermieden, daß die Phasenregelschleife
versuchen würde,
auf einen Phasenfehler zu reagieren, der einem anderen Zustand entspricht,
was zusätzliche
Einschwingvorgänge
am Ausgang ergeben würde.
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Für weitere
Einzelheiten betreffs Beispielen zur Initialisierung der Schleife
und Springen zu einer anderen Frequenz wird auf die Ausführungsformen der 9 und 10 und
die beiliegende Beschreibung unten Bezug genommen.
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4 zeigt
ein Beispiel einer Ausführungsform
des Phasen-/Frequenzdetektors 11,
die in der in 3 gezeigten Ausführungsform
benutzt werden kann. In der 4 wird der
Phasen-/Frequenzdetektor 11 als digital wirkende Schaltung
implementiert. Ein Ausgang 111 ist an einen Eingang eines
digitalen Schleifenfilters 6 angekoppelt. Ein Ausgang des Schleifenfilters 6 ist über einen
(nicht gezeigten) Verstärkungsnormierungsblock
DCO an den digital gesteuerten Oszillator 3 angekoppelt.
An einem Ausgang des digital gesteuerten Oszillators 3 wird
die Ausgangsfrequenz der digitalen Phasenregelschleife (DPLL – digital
PLL) bereitgestellt. Zusätzlich
ist der Ausgang des digital gesteuerten Oszillators an einen Eingang 112 des
Phasen-/Frequenzdetektors 11 angekoppelt.
Der Oszillator kann über
den Frequenzteiler 4 an den Eingang des Phasen-/Frequenzdetektors 11 angekoppelt
sein. Auch ist es nützlich,
den Ausgang des Oszillators 3 ohne zwischengeschalteten
Teiler mit einem Eingang 112 des Phasen-/Frequenzdetektors 11 zu
verbinden.
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Der
Phasen-/Frequenzdetektor 11 gemäß der in 4 gezeigten
Ausführungsform
umfaßt
einen Bezugsphasenakkumulator 15. Ein Signaleingang des
Bezugsphasenakkumulators 15 empfängt ein Signal frequency control_1.
Ein Ausgang des Bezugsphasenakkumulators 15 ist an einen
Eingang des Phasendetektors 16 angekoppelt. Ein Ausgang des
Phasendetektors 16 ist an den Ausgang 111 des Phasen-/Frequenzdetektors 11 angekoppelt.
Der Rückkopplungseingang 112 des
Phasen-/Frequenzdetektors 11 ist an einen Oszillator-Phasenakkumulator 17 an
seinem Takteingangsanschluß angekoppelt.
Der Ausgang des Oszillator-Phasenakkumulators 17 ist über ein
Tastglied 18 an einen invertierenden Eingang des Phasendetektors 16 angekoppelt.
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Ein
Teilfehlerkorrekturblock 19 im Phasen-/Frequenzdetektor 11 weist
einen Ausgang 191 auf, der an einen zusätzlichen nichtinvertierenden Eingang
des Phasendetektors 16 angekoppelt ist. Das am Ausgang 191 des
Teilfehlerkorrekturblocks 19 bereitgestellte Ausgangssignal
wird durch ein Multiplikator- oder Gewinnelement 192 erzeugt.
Das Multiplikator- oder Gewinnelement 192 kombiniert ein
Periodennormierungssignal DC0 mit einem an einem Ausgang eines TDC-Blocks
(time to digital – Zeit-digital) 193 bereitgestellten
Signal. Eine TDC-Schaltung wandelt im allgemeinen einen zeitlichen
Unterschied zwischen ankommenden Signalen in digitale Informationen
um. Der TDC-Block 193 empfängt an einem Signaleingang
das Rückkopplungssignal 112,
nämlich
die Ausgangsfrequenz des digital gesteuerten Oszillators 3.
Ein Takteingang des TDC-Blocks 193 ist an einen Bezugsfrequenz-Eingangsanschluß 93 angekoppelt.
Auch ist der Bezugsfrequenz-Eingangsanschluß 23 über einen
Synchronisierungsblock 194 an Takteingänge des Bezugsphasenakkumulators 15 bzw.
des Tastgliedes 18 angekoppelt. Ein Takteingang des Synchronisierungsblocks 194 selbst
ist an den Ausgang des digital gesteuerten Oszillators 3 angekoppelt,
der an den Rückkopplungssignaleingang 112 angekoppelt
ist.
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Gemäß einer
Ausführungsform
des Phasen-/Frequenzdetektors 11 der 4 können die
internen Zustände
des Bezugsphasenakkumulators 15, des Oszillatorphasenakkumulators 17 und
des TDC-Blocks 193 und wahlweise des Tastgliedes 18 und/oder
des Synchronisierungsblocks 194 aus dem Phasen-/Frequenzdetektor 11 ausgelesen
und zur Steuerungseinheit 7 weitergeleitet werden, um gesichert
zu werden. Die gesicherten internen Zustände entsprechen jeweiligen
Frequenzkanälen
der Phasenregelschleife. Diese gesicherten internen Zustände können wieder
in die erwähnten
Untereinheiten 15, 17, 193 und wahlweise
Untereinheiten 18 und/oder 194 eingeschrieben
werden. Rückschreiben
der internen Zustände
in das Tastglied 18 und/oder den Synchronisierungsblock 194 können durch
Setzen oder Rücksetzen
der Einheiten 18 bzw. 194 in einen definierten
Zustand erreicht werden.
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5 zeigt
eine beispielhafte Ausführungsform
einer möglichen
Implementierung eines digitalen Schleifenfilters.
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5 zeigt
ein IIR-Filter dritter Ordnung (infinite impulse response – Filter
mit unendlicher Impulsantwort). Drei Register 24 empfangen
ein Taktimpulssignal CP. Vom Eingangsanschluß 25 wird ein Datenstrom
empfangen und mit verschiedenen Koeffizienten b0, bl, b2, b3 multipliziert.
Diese multiplizierten Werte werden von Addierern 26 mit
jeweiligen Rückkopplungswerten
des Datenstroms am Ausgangsanschluß 27 kombiniert. Die
Rückkopplungswerte
werden durch Multiplikation mit Koeffizienten a1, a2, a3 gewichtet.
An den Ausgängen
der Register 24 wird eine Menge interner Zustände bereitgestellt und
in der 5 durch Bezugssymbole 28, 29, 30 bezeichnet.
Ein FIR-Filter (finite impulse response filter – Filter mit endlicher Impulsantwort)
ist ebenfalls für
das digitale Schleifenfilter 6 möglich.
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Gemäß einer
Ausführungsform
sind die Register 24 so verbunden, daß ein Schieberegister zum Lesen/Schreiben
interner Zustände
gebildet wird. Die Register 24 des Schleifenfilters der 5 in
der Ausführungsform
können
seriell als Teilabtastweg beispielsweise eines globalen Abtastweges
gekoppelt sein. Ein Abtastweg stellt allgemein zusätzliche Schaltungen
für Register
bereit, um Schreib- und Lesezugang während eines Prüfmodus zu
ermöglichen. In
der erfindungsgemäßen Ausführungsform
wird der Teilabtastweg des allgemein bekannten Abtastweges, der
die gezeigten Register 24 enthält, so modifiziert, daß die zu
sichernden Zustände
des Filters gelesen und zum Speicher 8 weitergeleitet und
beim Springen zur gleichen Frequenz aus dem Speicher 8 über den
Teilabtastweg zurückgeschrieben
werden können.
Die Abtastwegfunktionalität
wird gemäß der Ausführungsform
so abgeändert,
daß sie
während des
Nichtprüfmodus
nützlich
ist.
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Gemäß einer
Ausführungsform
wird das Ausgangssignal des Schleifenfilters am Datenausgang 27 während des
sequentiellen Lesens und/oder Schreibens von Informationen aus/in
die Register 24 konstant gehalten.
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6 zeigt
eine alternative Ausführungsform
eines digitalen Schleifenfilters. Die Schaltung der 6 basiert
auf der Schaltung der 5 und wird insofern als die
Schaltungen identisch sind hier nicht wieder beschrieben. Zusätzlich zur 5 wird über die
an die jeweiligen Ausgänge
der Register 24 angekoppelte Ausgangsabgriffe 31, 32, 33 eine
parallele Ausgabe bereitgestellt. An den Ausgängen 31, 32, 33 können die
internen Zustände 28, 29, 30 direkt als
Digitalwort gelesen werden.
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Weiterhin
sind zum Einschreiben von internen Zuständen in das Schleifenfilter
zusätzliche
Eingangsanschlüsse 34, 35, 36 bereitgestellt,
die mit den Dateneingängen
der Flipflops 24 unter Verwendung zusätzlicher Logikgatter 37 kombiniert
werden. Die Eingangsanschlüsse 34, 35, 36 werden
parallel den Dateneingängen
der Flipflops 24 zugeführt.
Die zusätzlichen
Logikgatter 37 sind zwischen die Summierungsknoten 26 bzw.
die Register 24 eingekoppelt. Damit können interne Zustände beispielsweise eines
vorgespeicherten Frequenzkanals direkt in die Register des Schleifenfilters
eingeschrieben werden.
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Als
Alternative für
die Schleifenfilter der 5 oder 6 ist es
auch möglich,
beispielsweise Flipflops mit asynchronen Setz- und Rücksetzeingängen zu
benutzen.
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In
einer weiteren alternativen Ausführungsform
ist es auch möglich,
zwischen unterschiedlichen Gruppen von Registern eines Schleifenfilters
umzuschalten, anstatt ausdrücklich
aus dem Schleifenfilter auszulesen und wieder darin einzuschreiben.
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7 zeigt
ein Beispiel einer Ausführungsform
eines Schleifenfilters mit mehreren Gruppen von Registern, die selektiv
in Gruppen aktiviert bzw. deaktiviert werden können.
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Gemäß der 7 wird
jedes Register 24 der 6 durch
mehrere Register A, B, C ersetzt, die parallel gekoppelt sind und
selektiv unter Verwendung von Multiplexern bzw. Demultiplexern 37, 38 aktiviert werden
können,
die stromaufwärts
und stromabwärts der
Register angekoppelt sind. Die Steuerung von Aktivierung/Deaktivierung
wird durch eine Steuerung 39 durchgeführt, die an jeweilige Takteingänge der Registergruppen
A, B, C angekoppelt ist.
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Beispielsweise
sind eine erste Gruppe von Registern A einem ersten Frequenzkanal
zugewiesen, eine zweite Gruppe von Registern B sind einem zweiten
Frequenzkanal zugewiesen und eine dritte Gruppe von Registern C
sind einem dritten Frequenzkanal eines Synthesizers zugewiesen.
Je nach Anwendung können
mehr oder weniger Gruppen von Registern A, B, C bereitgestellt werden.
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Gemäß einer
Ausführungsform
wird während
des Betriebs des Schleifenfilters nur eine Gruppe von Registern
A, B oder C zu einer Zeit aktiviert, während alle anderen Gruppen
von Registern zu dieser Zeit deaktiviert sind. Die Gruppen von Registern, die
aktiviert sind, halten den letzten bekannten internen Zustand, den
sie vor der Aktivierung aufwiesen.
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Als
Alternative können
andere Implementierungen von Digitalfiltern wie direkten Formen,
Kreuzgliedfilter etc. auf analoge Weise benutzt werden.
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8 zeigt
eine Ausführungsform
eines Schleifenfilters, an dem innerhalb einer Zyklusperiode ein
Sprung von einem internen Zustand zu einem früheren internen Zustand möglich ist. 8 ist
eine weitere Darstellung des in 7 gezeigten
Grundsatzes, der zur Implementierung des Filters in einer Universalvorrichtung
nützlich
ist, die softwaregesteuert ist. Eine solche Universalvorrichtung
kann ein Digitalsignalprozessor (DSP) sein. In der Darstellung der 8 kann
eine Gruppe von Registern A, B, C für höhere Filterordnungen und nachfolgende
Registerstufen wiederverwendet werden.
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9 zeigt
ein Beispiel eines Initialisierungsverfahrens einer Phasenregelschleife
gemäß einer
Ausführungsform.
Nach 9 werden interne Zustände erzeugt und gespeichert,
wobei die internen Zustände
einem jeweiligen Frequenzkanal des Synthesizers entsprechen.
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In
einem Schritt 40 wird ein interner Zähler i auf 1 gesetzt, wobei
der Vektor von Frequenzen, die erzeugt werden sollten, die Frequenzen
f1 bis fN umfaßt.
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Nach
Einstellen des Zählers
auf i = 1 ist ein Phasen-/Frequenzdetektor und/oder ein Schleifenfilter
auf die Frequenz f(i) konfiguriert.
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Im
Schritt 42 schwingt der Synthesizer auf diese Frequenz
ein und rastet ein.
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Interne
Zustände
des Synthesizers in eingeschwungenem Zustand werden im Schritt 43 gespeichert.
Wahlweise wird auch ein Phasenfehler am Eingang des Schleifenfilters
gespeichert. Die Schritte 41 bis 43 werden für jeden
der N Frequenzkanäle
wiederholt, die im späteren
normalen Betrieb auftreten können.
Wenn die internen Zustände
für alle
gewünschten
Frequenzkanäle
erhalten sind, gleicht der Zähler
i N und ein normaler Betriebsmodus, beispielsweise ein Frequenzsprungmodus,
kann beginnen.
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10 zeigt
ein Beispiel einer Ausführungsform
eines normalen Betriebsmodus eines Synthesizers mit Frequenzsprung.
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Anfänglich wartet
der Synthesizer auf einen Sprungbefehl, wobei der Sprungbefehl einen
neuen Frequenzkanal f(i) anfordert. Im Schritt 50 kann
sich der Synthesizer in einem Betrieb mit geschlossener Schleife
befinden. Im Schritt 41 wird periodisch überprüft, ob ein
Sprungbefehl vorhanden ist. Während kein
Sprungbefehl vorhanden ist, wird eine die Schritte 50 und 51 umfassende
interne Schleife wiederholt. Wenn ein Sprungbefehl empfangen wird,
wird in den Schritt 52 eingetreten. Der reguläre Betrieb
des Schleifenfilters wird angehalten, z.B. durch Verwendung von
Taktung am Eingang 9 des Schleifenfilters 6 der 2 und 3,
zum Beispiel.
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Im
Schritt 53 werden interne Zustände des Synthesizers, die interne
Zustände
z.B. des Schleifenfilters und/oder des wahlweisen Teilers und/oder des
Phasen-/Frequenzdetektors und/oder auch einen Phasenfehler umfassen
können,
in einem Speicher für
den aktuellen Frequenzkanal f(j) gespeichert. Im Schritt 54 werden
interne Zustände
des Synthesizers, die der neuen Frequenz f(i) entsprechen, aus dem
Speicher ausgelesen und wieder im Synthesizer hergestellt. Die internen
Zustände
können
interne Zustände
des Schleifenfilters umfassen. Es wird wieder der Ausgang des Filters
aktiviert.
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Im
Schritt 55 wartet das Verfahren, bis der digital gesteuerte
Oszillator auf eine neue Frequenz eingeschwungen ist und der Phasen-/Frequenzdetektor
den entsprechenden Phasenfehler berechnet hat. Wahlweise wird der
Phasenfehler erkannt 56, beispielsweise unter Verwendung
des Phasenfehlerdetektors 13, und mit einem vorher gespeicherten Phasenfehler
entsprechend dieser neuen Frequenz verglichen.
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Im
Schritt 57 wird ein Korrekturwert berechnet und so hinzugefügt, daß der gewünschte Phasenfehler
wiedergegeben wird. Im Schritt 58 wird das Schleifenfilter
wieder eingeschaltet, was bedeutet, daß die Regelschleife der Phasenregelschleife
geschlossen ist und die Steuerung wieder aktiviert ist. Im Schritt 59 wird
der interne Zähler
durch Setzen von j = i aktualisiert. Die Phasenregelschleife wartet auf
den nächsten
Sprungbefehl.
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Gemäß einer
Ausführungsform
umfaßt
eine Synthesizeranordnung einen digital gesteuerten Oszillator,
einen Phasen-/Frequenz-Detektor
mit einem ersten an einen Ausgang des digital gesteuerten Oszillators
angekoppelten Eingang und mit einem zweiten Eingang, ein zwischen
einen Ausgang des Phasen-/Frequenzdetektors und einen Eingang des
digital gesteuerten Oszillators gekoppeltes digitales Schleifenfilter,
wobei das digitale Schleifenfilter Mittel zum Lesen und/oder Schreiben
interner Zustände des
digitalen Schleifenfilters umfaßt.
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Nach
einer weiteren Ausführungsform
umfaßt
eine Phasenregelschleife einen Phasen-/Frequenzvergleicher mit einem
Bezugseingang, einem Rückkopplungseingang
und einem Ausgang, ein Schleifenfilter mit einem an den Ausgang
des Phasen-/Frequenzvergleichers angekoppelten Eingang und mit einem
Ausgang, einen Oszillator mit einem an den Schleifenfilterausgang
angekoppelten Steuerungseingang und mit einem an den Rückkopplungseingang
angekoppelten Ausgang, wobei das Schleifenfilter eine Mehrzahl von
Mengen interner Zustände
umfaßt,
von denen eine Menge interner Zustände aktiviert werden kann.
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In
einer weiteren Ausführungsform
umfaßt ein
Frequenzsprung-Synthesizer
einen Oszillator, einen Phasendetektor und ein Schleifenfilter,
die zusammengekoppelt sind, um eine Phasenregelschleife zu bilden,
wobei das Schleifenfilter Mittel zum Aktivieren einer jeweiligen
Menge interner Zustände aus
einer Mehrzahl von Mengen interner Zustände umfaßt.
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Eine
Ausführungsform
eines Verfahrens zum Initialisieren einer Phasenregelschleife umfaßt Konfigurieren
der Phasenregelschleife zur Bereitstellung einer ersten Frequenz,
Aktivieren der Phasenregelschleife, wenn die Phasenregelschleife
auf die erste Frequenz eingerastet ist, Einschreiben einer Menge interner
Zustände
der Phasenregelschleife entsprechend der ersten Frequenz in einen
Speicher.
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Nach
einem Verfahren zum Frequenzspringen in einem Synthesizer, wobei
der Synthesizer ein Schleifenfilter umfaßt, umfaßt das Verfahren Sichern einer
Menge interner Zustände
des Schleifenfilters entsprechend einer ersten Betriebsfrequenz
des Synthesizers, Einladen einer Menge interner Zustände in das
Schleifenfilter, wobei die Menge interner Zustände des Schleifenfilters einer
zweiten Betriebsfrequenz des Synthesizers entspricht.
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Nach
einer Ausführungsform
benutzt ein schnell springender Frequenzsynthesizer statt einer analogen
Phasenregelschleife eine digitale Phasenregelschleife. Der schnell
springende Frequenzsynthesizer gemäß einer Ausführungsform
springt zwischen wohldefinierten Frequenzkanälen. Die Frequenzkanäle, die
für die
Phasenregelschleife auftreten könnten,
sind a priori bekannt. Jede mögliche Frequenz,
die auftreten könnte,
kann eingestellt werden. Wenn die Phasenregelschleife eingeschwungen ist,
können
interne Zustände
des Schleifenfilters vor Umschalten zu einer anderen Frequenz gespeichert werden.
Wenn es später
während
des Normalbetriebs zu der jeweiligen Frequenz zurückgeschaltet wird,
wird ein Inhalt des Speichers wieder in das Schleifenfilter eingespeichert
und die Schaltung beginnt wieder in dem eingeschwungenen Zustand
zu arbeiten, den sie vorher verlassen hat.
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Wenn
die gespeicherten Werte wieder im Filter aktiv sind, kann nach einer
Ausführungsform
nach einer sehr kurzen Einschwingzeit der Regelkreisbetrieb des
digital gesteuerten Oszillators wieder aufgenommen werden.
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Nach
einer Ausführungsform
ist es unwahrscheinlich, daß die
Betriebsbedingungen der Phasenregelschleife in der Zeit zwischen
zwei Frequenzsprüngen
mit einer Dauer von beispielsweise mehreren zehn Nanosekunden sich
so viel verändern,
daß ein
möglicherweise
auftretender Fehler von bedeutender Auswirkung sein würde.
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Nach
einer Ausführungsform
wird das Speichern interner Zustände
im Schritt 53 am Ende normalen Betriebs auf dieser Frequenz
unmittelbar vor dem Springen zu einer neuen Frequenz durchgeführt.
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In
einer Ausführungsform
wird das Speichern interner Zustände
bei jeder Frequenzänderung durchgeführt. In
alternativen Ausführungsformen
ist es jedoch auch möglich,
die internen Zustände
auf diesem bestimmten Frequenzkanal f(j) während des Normalbetriebs des
Synthesizers in einem gegebenen Wiederholungsabstand zu sichern.
Der Wiederholungsabstand kann periodisch sein.
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In
Abhängigkeit
von der Implementierung des Phasendetektors ist es zusätzlich zum
Lesen und Zurückschreiben
interner Zustände
des Filters möglich,
zu Phasenkorrekturzwecke ein Korrektursignal an ein Eingangssignal
des Schleifenfilters anzukoppeln. Dies könnte in manchen Anwendungen wünschenswert
sein, da das Phasenverhältnis
zwischen einem Ausgangssignal des digital gesteuerten Oszillators,
das bei Verwendung eines Frequenzteilers herunterskaliert sein könnte, einerseits,
und einem Bezugssignal andererseits verloren gehen könnte, wenn
Umschalten zu einem nach einem unterschiedlichen Frequenzkanal durchgeführt wird. Gemäß dieser
Ausführungsform
werden vor Änderung
einer Frequenz nicht nur interne Zustände eines Filters sondern auch
ein Eingangswert des Filters zeitweilig gespeichert. Bei Zurückschalten
zu dieser jeweiligen Frequenz werden gemäß einer Ausführungsform
in einem ersten Schritt die internen Filterzustände wiederhergestellt. In einem
zweiten Schritt gemäß dieser
Ausführungsform
wird ein Phasenversatz bestimmt und unter Verwendung eines Korrekturgliedes
auf den gewünschten
Wert eingestellt, der gespeichert worden ist. Danach wird der normale
Regelschleifenbetrieb wieder aufgenommen. Nach einer Ausführungsform
sind Leistungsverluste reduziert. Nach einer Ausführungsform
kann ein periodisch adressierter Nurlesespeicher mit stromabwärtigem Digital-Analogwandler weggelassen
werden. Verringerter Stromverbrauch ist für Anwendungen wie Ultrabreitbandsysteme
(UWB – ultra
wideband) von Bedeutung, die zur Verwendung auf dem Gebiet von mobiler
Nahbereichskommunikation geeignet sind.
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Nach
einer Ausführungsform
wird während der
Initialisierung folgendes für
jede mögliche
Frequenz ausgeführt:
Konfigurieren
der Phasenregelschleife mit einem Schleifenfilter, einem Phasendetektor
und einem Teiler für
diese Frequenz. Warten, bis Übergangszustände abgeklungen
sind. Speichern interner Zustände
des Schleifenfilters und eines Phasenfehlers in einem Speicher oder
in Schattenspeichern.
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Gemäß einer
Ausführungsform
umfaßt
ein Sprung- oder regelmäßiger Betriebsmodus
folgende Schritte: für
die aktuelle Frequenz Speichern interner Zustände eines Schleifenfilters
und/oder des Teilers und/oder des Phasen-/Frequenzdetektors und eines Phasenfehlers
im Speicher oder in Schattenspeichern.
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Zum
Konfigurieren einer neuen Frequenz Sperren des Taktes des Filters
und neues Einleiten entsprechender interner Zustände in das Schleifenfilter.
Dadurch wird der Oszillator umkonfiguriert und beginnt einzuschwingen.
Warten bis der Oszillator eingeschwungen ist. Messen eines Phasenfehlers und
Korrigieren desselben mit einem Wert aus dem Speicher, beispielsweise
durch Zufügen
des Phasenkorrekturwertes zum Eingangssignal des Schleifenfilters
oder durch Umkonfigurieren des Phasendetektors. Neuaktivieren des
Taktes des Filters, womit die Phasenregelschleife wieder die Frequenz
regelt. Danach wird Normalbetrieb wiederaufgenommen.
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Nach
einer Ausführungsform
der Erfindung werden interne Zustandsvariablen gelesen/in das Schleifenfilter
und/oder den Phasendetektor wieder eingeschrieben, ohne eine nachfolgende
Stufe in der Schaltung zu beeinflussen.
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Obwohl
bestimmte Ausführungsformen
hier dargestellt und beschrieben worden sind, wird der gewöhnliche
Fachmann erkennen, daß die
spezifischen gezeigten Ausführungsformen
durch jede Anordnung ersetzt werden können, die den gleichen Zweck
erreichen soll. Es versteht sich, daß die obige Beschreibung beispielhaft
und nicht beschränkend sein
soll. Die vorliegende Anmeldung soll alle Anpassungen oder Variationen
der Erfindung abdecken. Kombinationen der obigen Ausführungsformen
und viele weitere Ausführungsformen
werden dem Fachmann beim Lesen und Verstehen der obigen Beschreibung
offenbar sein. Der Rahmen der Erfindung umfaßt alle weiteren Ausführungsformen
und Anwendungen, in denen die obigen Strukturen und Verfahren benutzt
werden können.
Der Rahmen der Erfindung sollte daher unter Bezugnahme auf die beiliegenden
Ansprüche
bestimmt werden, zusammen mit dem Rahmen von Äquivalenten, zu denen diese
Ansprüche
berechtigt sind.
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Es
wird betont, daß die
Zusammenfassung 37 C.F.R. Abschnitt 1.72(b) entsprechen
soll, der eine Zusammenfassung erfordert, die dem Leser ermöglicht,
die Beschaffenheit und Natur der technischen Offenbarung schnell
festzustellen. Sie wird mit dem Verständnis eingereicht, daß sie nicht
zum Auslegen oder Begrenzen des Rahmens oder der Bedeutung der Ansprüche benutzt
wird.