JP2004527936A - 位相同期ループ - Google Patents

位相同期ループ Download PDF

Info

Publication number
JP2004527936A
JP2004527936A JP2002560281A JP2002560281A JP2004527936A JP 2004527936 A JP2004527936 A JP 2004527936A JP 2002560281 A JP2002560281 A JP 2002560281A JP 2002560281 A JP2002560281 A JP 2002560281A JP 2004527936 A JP2004527936 A JP 2004527936A
Authority
JP
Japan
Prior art keywords
locked loop
pll
phase locked
setting
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002560281A
Other languages
English (en)
Other versions
JP2004527936A5 (ja
JP3836794B2 (ja
Inventor
スミス、アラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2004527936A publication Critical patent/JP2004527936A/ja
Publication of JP2004527936A5 publication Critical patent/JP2004527936A5/ja
Application granted granted Critical
Publication of JP3836794B2 publication Critical patent/JP3836794B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1077Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)

Abstract

【課題】位相同期ループ
【解決手段】位相同期ループは、それに伴って位相同期ループの動作モードを定めているデータを保持する第1のレジスタ・セット(21)、及び、位相同期ループの動作モードを定めているデータを保持する第2のレジスタ(22)を有している。
第1と第2のレジスタセットの他方が位相同期ループに接続され、これが他のレジスタセット中のデータにより定義されるモードで動作すると共に、新規な動作モードを定めているデータを受信するために第1および第2のレジスタセツトのうちの1つを接続する目的で、スイッチ(27〜30)が供される。
1つのレジスタ・セットが新規な動作モードで動作するために位相同期ループに接続されると共に、他のレジスタ・セットが更なる新規な動作モードを定めているデータを受信するために接続されるように、スイッチは該接続を変えるように再構成可能である。2つのレジスタ一セットによって、位相同期ループは、異なる動作周波数の間で急速に切り替えることができる。
【選択図】図3

Description

【技術分野】
【0001】
本発明は位相同期ループに関する。特に、本発明は、複数のレジスタによって、位相同期ループを異なる動作周波数の間で急速に切り替えることができる位相同期ループに関する。
【背景技術】
【0002】
移動通信トランシーバ(例えば移動電話)は、通常、トランシーバの送受信両サイドのための局部発振器として機能する単一の周波数合成器を具備する。この種の周波数合成器は、指定された周波数に同期するようにプログラムされることができる一つ以上の位相同期ループ(PLL)を典型的に具備する。セルラー・ネットワークのための移動電話において、位相同期ループは、電話が通信システム中の1つのセルから他のセルに移動する(ハンドオフとして知られている動作)時、送受信のために異なる周波数で発振するように再プログラムされる。
【0003】
このように、例えば、いわゆるGSMシステムにおいては、移動電話は、通常、他の周波数で受信した信号のパワーを測定するために、音声信号の切り替え期間に送信(Tx)と受信(Rx)周波数間で切り替えて、電話が1つのセルから他のセルまで移動しているかどうか決定する。このように、ハンドオフが実行されたかどうかを決定するために、電話は送受信の時間スロット間で受信信号強度インジケーター(RSSI)の役割を果たす。
【0004】
位相同期ループが、新規な周波数にプログラムされるときに、該ループは、新規な周波数に同期する、すなわち、安定するのに時間を要する。添付の図面の図1は、従来の位相同期ループの制御信号の典型的タイミングを、模式的に示す。信号は、3つ以上の期間1,2及び3に渡って示されている。期間1の間、位相同期ループは新規な周波数にプログラムされ、期間2の間、位相同期ループは新しい周波数に同期する処理を行う。
【0005】
期間1及び期間2においては、位相同期ループは不安定であるから、周波数基準として使われることができない。期間3において、位相同期ループは新規な周波数に同期しているから、安定しており、周波数基準としての用途に利用できる。位相同期ループは、このように期間3の間のみアクティブである。
【0006】
PLLのプログラミングは、ソフトウェアの制御の下で通常実施される。典型的に、PLLは所望の周波数を特定するために20〜24ビットのデータを必要とし、現在、これは位相同期ループにロード(load)するのに約60μsを必要とする。GSM移動電話において、ある周波数に同調するのに要するのに、250μs未満の時間が必要とされる。位相同期ループが60μs遅延することは、したがって、重要なオーバヘッド(overhead)である。より速いプログラミングができる位相同期ループが利用可能であるが、これらの機器は、最高20Mbit/秒のデータレートを達成するために、ホスト・チップセット上に専用の連続的周辺インターフェースバスを必要とする。 これらの課題を克服する1つの方法は、2つの位相同期ループを使用することである。任意の与えられた時間に、位相同期ループのうちの1つだけがアクティブであることが必要で、他の位相同期ループは、その周波数が必要である時の準備として所望の周波数に再プログラムされることができる。しかし、2つのPLLのコストに加えて、より大きいプリント回路基板(PCB)が必然的に利用しなければならないので、2つのPLLの使用は高価である。さらに、各々の位相同期ループは、それ自身のプログラミングインターフェイスを必要とし、更に、制御はまた、2つのPLLの間での切り替えを必要とし、このように、PCB及び処理オーバーヘッド上にトラック領域(track area)の量を増やす。
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、上述した及び関連した課題に向けられている。
【課題を解決するための手段】
【0008】
本発明の一態様によれば、下記を具備する装置が提供される:位相同期ループ、位相同期ループの利用モードを定めるデータを保持する第1のレジスタセット、位相同期ループの利用モードを定めているデータを保持する第2のレジスタセット、及び新規な動作モードを定めているデータを受信するために第1および第2のレジスタセットの1つを結合するための結合手段、その一方で、第1および第2のレジスタセットの内の他は、位相同期ループに接続され、該他のレジスタセットのデータにより定められるモードにおいて、同じ物を動作させる他のレジスタ・セットが更なる新規な動作モードを定めるデータを受信するために結合されるごとく、該結合手段は該結合を変更することが可能である、その一方で、1つのレジスタ・セットは新規動作モードで動作するように位相同期ループに接続される。
【0009】
別の観点によれば、下記を具備する回路が提供される:可変周波数の入力信号を受信し、前記入力信号の異なる周波数と関連した各々第1および第2の設定(configuration)において、可変である位相同期ループ(PLL)、前記第1および/または第2の配置の設定データ代表(representative)を記憶するための記憶手段、及び、前記配置データに従って、前記第1および第2の設定間で位相同期ループを切替えるための手段。
【0010】
本発明のさらに別の態様に従って、異なる周波数の入力信号を受信するための第1および第2の設定において、可変である位相同期ループ(PLL)を動作させる方法が提供される、この方法は、下記事項を具備する:前記第1の設定で前記位相同期ループを動作させる、前記第2の設定のデータ代表を記憶する、及び格納されたデータに従って前記第2の設定にある前記位相同期ループを変更する。本発明はまた、異なる周波数の信号を受信する位相同期ループ(PLL)を具備する移動電話を動作させる方法を提供する、上記方法は、下記の事項を具備する:第1の周波数の信号を受信するために第1の位相同期ループ設定のデータ代表を記憶する、第2の周波数の信号を受信するために第2の設定で位相同期ループを動作する、及び前記第1の設定の前記格納されたデータ代表を使用し前記第1の設定の位相同期ループを動作する。
【0011】
本発明の上記及び更なる本発明の特徴は、添付した請求の範囲に特に記載されており、及び、それらの効果と共に添付図面を参照して与えられる本発明の例示的な実施例に関する以下の詳細な説明を考察することにより明らかになる。
【発明を実施するための最良の形態】
【0012】
図2に戻って、位相同期ループ(PLL)10が示されており、それは典型的には集積回路12の一部として提供され、位相検出器14、ループフィルタ15、電圧制御発振器16、プログラム可能なN分周(divide-by-N)カウンター17、及びプログラム可能なR分周( divide-by-R)カウンター18を備える。基準発振器19は、R分周カウンター18を駆動する。集積回路12は、またデータ信号用インプット(input)、クロック信号用インプット、及び、ラッチイネーブル(enable)信号用インプットを具備する。
【0013】
データは、クロック信号を使用して集積回路12に直列にかつ同期をとって入力され、レジスタ(図2に図示せず)に記憶される。ラッチイネーブル信号がアクティブのときに、データはカウンター17と18にレジスタから移動される。N分周カウンター17は、Nパルスを計数して1パルスを形成する。それから該処理を繰り返す。N分周カウンター17の出力周波数は、したがって、その出力の周波数のN分の1である。同様に、R分周インプットからの信号出力周波数は、基準発振器19によるそれへの信号入力の周波数のR分の1である。
【0014】
適切な技術を備えている者達が理解するように、PLL 10は、NとRの比で乗じた基準発振器19の周波数(fref)に等しい周波数(fout)で、即ち、fout =(N/R)frefで、VCO(電圧制御発振器)16からの信号を出力する。
【0015】
添付の図3は、更に詳細にPLL 10の部分を示している。PLL 10は、2つのレジスタ・セツト21,22を具備し、それぞれはPLL 12のためのそれぞれの設定を定めるデータを記憶する。各々のレジスタ・セット21,22は、ホスト・マイクロコントローラ(図示せず)の直列データ・インタフェース25からの連続的形式の受信データに接続された関連する直列/並行コンバータ23,24を有する。各々のレジスタ・セット21,22は、N分周カウンター17のためのデータを保持するレジスタ21N、22Nと、R分周カウンター18のためのデータを保持するレジスタ21R,22Rと、位相検出器14のためのデータを保持するレジスタ21P、22Pとを備えている。レジスタ、22P、21Pの位相検出器データは、位相検出器14により印加されるゲインを定める。
【0016】
また、PLL10が所望の周波数に同期した時に、すなわち、それが安定した時に、ホスト・マイクロコントローラ(図示せず)に指示を供する位相検出器14に接続されたロック検出器(lock detector)24が、図3に示される。スイッチ27,28及び29は、二つのレジスター・セット21、22間でN分周カウンター17、R分周カウンター18及び位相検出器14を切替えるために供される。更なるスイッチ30は、2つの直/並列コンバータ23,24間でホスト・マイクロコントローラ(図示せず)からの直列データインターフェイス25を切替えるために提供される。スイッチ27-30の全ては、ホスト・マイクロコントローラ(図示せず)により形成された配置選択制御信号32により制御される。
【0017】
スイッチは、第1のレジスタセット21がN分周カウンター17に接続されるときは、R分周カウンター18と位相検出器14、第2のレジスタ・セット22が、ホスト・マイクロコントローラから直列データインターフェイス25へスイッチ30を経て接続され、及び、第2のレジスタ・セット22がN分周カウンター17、などに接続されるときは、第1のレジスタ・セット21は、直列データインターフェイス25に接続される、ように配置される。
【0018】
このような方法で、レジスタ21,22の1つのセットは、新規なデータをロードされることができるが、一方、レジスタ21,22の他のセットはN分周カウンター17などの動作を制御する。これは、PLLが非アクティブである時間を短くすることによって、異なる周波数間でのかなり効率的な切り替え方法を提供する。
【0019】
図1の期間1は除かれる。
【0020】
さらに、位相検出器14を経てレジスタ21P 22Pにより提供される利得制御は、PLLが新規な周波数にすぐに安定するように、PLLを制御する。PLLの周波数が変わるときに、PLLは該信号には同期しない。PLLが新規な周波数に同期するのには時間がかかる。その時間はループのゲインに依存する。より高いループゲインはPLLが同期する時間を短くするが、同期の安定性は低い。より低いループゲインは、この時間を増やすが、同期の安定性は高い。
【0021】
従って、Pの適切な値は、安定性の程度とこの時間をバランスさせて選択される。
【0022】
あるいは、レジスタ21Pと22Pは、二つの値Pを備えることができる。1つの値は高く、この値は、PLLが周波数に同期しようとするときに選択され、他の値は低く、この値は一旦同期が得られたときに選択される。
【0023】
これを実行するための変形は、二つの値Pの間で切り替えるために、同期検出器24からレジスタ21P,22Pへ他のコントロールラインを追加することであろう。
【0024】
PLLをプログラムすることに関連してこれまで遅延を除去することの1つの効果は、スイッチを切ること、或いは少なくとも準備モード、アクティブでない(inactive)PLL期間へパワーダウンすること、が可能なことである。GSMシステムのための移動電話のようなアプリケーション(application)において、PLLが必要でない送受信の間に、いくつかの期間がある。これらの期間の間に、PLLは電池寿命を節約するためにパワーダウンされることができる。位相検出器14のゲインを制御することは、PLLが完全にパワーを供給されることを必要とする期間を更に短くすることができる。
【0025】
図4は、PLL 10の信号のタイミングダイアグラムである。
【0026】
ラッチ・イネーブル信号31は、データをレジスタのセツト21,22にラッチすることができる。設定選択信号(configulation select signal)32は、2台のレジスタ21,22の間で選択する。設定選択信号32が状態を変化させた後、PLLが最初にロックを解除する期間33及びロック検出信号34が低い該期間が続く。一旦、ロックが回復されると、ロック検出信号34は高信号となり、設定選択信号が再び状態を変化するまでの期間35の間、高信号を維持する。
【0027】
期間35の間、PLLはアクティブであり、それは所望の周波数に関する基準として使うことができる。この期間の間、PLLはレジスタ1セット(レジスタ・セット21という)のうちのデータに従って動作する。また、この期間の間に、他のレジスタ・セット(セット22という)は、システムクロック38により決定されるレートでクロックされた新規な設定データ37によりロードされる。
【0028】
PLL 10は、複数の異なる周波数間でのスイッチングが必要であるアプリケーションにおける使用に非常に適していることは、前述のことから認められる。そのようなアプリケーションは、GSMシステムに関する移動電話である。
【0029】
添付の図5は、GSMシステムにおけるさまざまなタイムスロットを示している。典型的に、移動電話は、指定された受信タイムスロットから3スロットから離れている送信タイムスロットを指定される。これは、送受信間に二つの有効なスロットがあること、及び送受信間に4つの有効なスロットがあることを意味する。これらのスロットは、PLLをパワーダウンするために、及び/又はGSM標準に必要な他の動作を実行するために、利用できる。
【0030】
添付の図6は、送信42と受信43間の二つがGSMシステムにおける隣接セルからの送信をモニタするために用いられる方法を示している。タイムスロット44及び45において、第1の隣接セルからの送信がモニタされる。同様に、タイムスロット46,47及び48、49で、第2及び第3の隣接セルからの49の送信がモニタされる。
【0031】
タイムスロットTXが終わるとすぐに、PLLはモニタータイムスロットのために再プログラムされなければならない。モニタータイムスロットが終わるとすぐに、PLLはタイムスロットRxのために再プログラムされなければならない。
【0032】
隣接セルは、現在又はサービス中のセルに同期することができない、そして、したがって、隣接セル・データが(第2のタイムスロットで)復号される前に、(第1のタイムスロットで)フレーム同期化を成し遂げるためにモニター・タイムスロット(44〜49)の間に付加時間を必要とする。一度、あるセル上にキャンプする(camped)と、移動電話はGSMの下で最高6つのサービスしていないセル上の放送制御チャネル(BCCH)データを読み込むことが必要である。これは、30秒以内でされなければならない。移動電話は、少なくとも5分毎に最高6つの非サービスセルに関するBCCHデータを読み込もうとする。加えて、それは30秒ごとに最高6つの非サービスセルに関する同期化チャネル(SCH)データを読み込もうとする。
【0033】
添付の図7は、従来のPLLの設定及びプログラミングで占められたGSMタイムスロットを示している。該タイムスロットは、図7に示される最上ラインのスロットにおけるPLL状態に関して示されている。受信スロット43の期間、受信タイムスロット43から始まって、PLLは(受信周波数で)アクティブな設定にある。次の2つのスロット51,52において、PLLは送信周波数に変更される。送信スロット42において、PLLは(送信周波数で)アクティブな設定にある。モニタリングの終端と受信開始端の間に1つのタイムスロット、すなわちスロット53、のみがある。送信の終端とモニタリングの開始端の間に1つのタイムスロット、すなわち、スロット54のみがある。ここで、プログラムされ、必要周波数に同期したPLLを得る。したがって、送信タイムスロット42が終わるとすぐに、PLLは接近しているモニタ・タイムスロット44,45のために再プログラムされなければならず、タイムスロット45が終わるとすぐに、PLLは接近している受信タイムスロット43のために再プログラムされなければならない。明らかに、それは他の何かをするための自由時間を与えないので、これは望ましくない。
【0034】
添付の図8は、上記したPLL 10の一つが他の使用(必要に応じてPLLをパワーダウンすることを含むこと)のためにタイムスロットをリリースする方法について示している。
【0035】
タイムスロットが、図8に示される最上ライン60のスロット中のPLLプログラミング・ウィンドウとその下のライン61中のアクティブな設定ウィンドウに言及して示されている。
【0036】
受信タイムスロット43、及びスロット63と64の期間に、受信タイムスロット43を参照して開始し、受信タイムスロットに先行し及続いて、PLL 10はTx設定でプログラムされることができる。PLLは、また、タイムスロット63と43の期間のRx設定において、アクティブである。送信タイムスロット42とその前のスロット65の間で、PLL 10はモニター設定において、プログラムされることができ、またTx設定において、アクティブである。
【0037】
モニタタイムスロット44と45とそれらの前のタイムスロット66との間で、PLLはRx設定において、プログラムされることができ、全ての3つのタイムスロット44,45,66に関してモニター設定において、アクティブである。
【0038】
アクティブな設定及びプログラミングが外されていた、すなわち、お互いに分離されていたとき、いずれかの設定がプログラムされることができる期間において、さらに柔軟性がある。少なくとも二つのタイムスロットがアクティブであることを必要とされる前に、全ての設定は少なくとも2つのタイムスロットのプログラミング・ウィンドウを有する。
【0039】
*PLLと電圧制御発振器が所望の周波数にロックするためにかかる時間は、このように電圧制御発振器ループの設定時間に依存しているだけである、なぜならば、PLLを再プログラムするためにかかる時間は、異なる設定がアクティブである一方で、再プログラムすることを可能とするような全体の時間をもはや減じないからである。PLLがパワー-セーブモードから外れる時、PLLは電圧制御発振器の同期を取りに行くように、これは、すでにプログラムされた次の設定でPLLがパワー-セーブモードに入ることを可とする。
【0040】
例えば、Rxタイムスロットを設定するために、その前の3つのタイムスロットのいずれかにおいて、該設定がプログラムされることが順に求められるところの前のタイムスロットにおいて、Rx周波数に関する設定がアクティブにならなければならない。それゆえに、PLLがセル機能に隣接したモニターに関する設定を使用する一方で、PLL中の空き設定は来るべきRxタイムスロットのためにプログラムされることができる。同様に、Rx設定がアクティブである間、PLLの空き設定は来るべきTxタイムスロットのためにプログラムされることができる、及びTx設定がアクティブである間、PLLの空き設定は来るべきモニタ・タイムスロットのために設定されることができる。
【0041】
図9は、新規なPLLデザインを使用する可能パワーセーブシナリオを実施する方法の1実施例を示す。Rxタイムスロット43の間に、Txタイムスロット42のために次のTx設定を事前プログラミングすることによって、そしてそれから、Tx設定への変更を実行し及びPLLを直ちにパワーセーブモード70に置くRxタイムスロットの終端で、PLLがパワー・セーブ・モードから出されるときに、PLLは直ちにTx設定を使用し始める。パワー・セーブ・モードから出るときに、これは最速の電圧制御発振器に可能な同期時間を与える。
【0042】
周波数が規則的に変わることを必要とするGSMのような通信システムに関して、PLLが特に効果を有することは、前述のことから認められる。1つの効果は、他の設定が活発である間に1つの設定またはモードに関するプログラミングがなされるように、PLLをプログラムすることを必要とする可変時間を実質的にまたは完全に除けるということである。
【0043】
結果として、PLLシンセサイザ・サブシステムの性能は、PLL自身の同期捕捉と同期時間だけに依存するようになる。
【0044】
他の利点はハンドオーバ状況にある。GSM送受話器は、ハンドオーバーの必要性を評価するために周囲のセル-サイトの信号強度を規則的に測定しなければならない。
【0045】
従来、これは、TxとRxタイムスロットの間で代りのRFチャネルに同調し、RSSIを測定し、続いて指定されたチャネルに同調することにより実行される。上記の方法を用いて、指定されたチャネルでPLLを再プログラムし続ける要求は除かれることができる。一旦(指定されたチャネルが)プログラムされるならば、1つの設定を、維持できる。その一方で、他の設定はRSSI測定への同調を制御するために用いられることが可能である。更なる効果は、タイムスロットがフリーでありPLLはパワーダウンされ、それによって、消費パワーを減らし、移動アプリケーションの例えば、電池寿命を延長できることである。このように好ましい実施例を参照することで本発明を記述した。当該実施例は例示的であること、請求項に記載された本発明とその均等物の精神と範囲から離れることなくその修正変更が適当な知識を備えている者に行われること、がよく理解されるべきである。
【図面の簡単な説明】
【0046】
【図1】すでに論じられたように、従前の位相同期ループにおけるタイミングを表す系統図である。
【図2】本発明を実施する位相同期ループの回路図である。
【図3】更に詳細に位相同期ループの部分を示す回路図である。
【図4】位相同期ループの動作のタイミングダイアグラムである。
【図5】GSMシステム・ダウンリンク(移動ユニットが受信する)及びアップリンク(移動ユニットが送信する)タイミングダイアグラムである。
【図6】受信、送信及びモニター機能を示すGSMシステムのタイミングダイアグラムである。
【図7】従来のPLLがGSM環境のためにプログラムされる方法を示すタイミングダイアグラムである。
【図8】図3の PLLがGSM環境でプログラムされることができる1つの方法を示すタイミングダイアグラムを示す。
【図9】パワー削減のためのタイミングダイアグラムを示す。
【符号の説明】
【0047】
10‥位相同期ルーフ゜,12‥集積回路,42‥送信,43‥受信,44タイムスロット,45‥タイムスロット,52‥タイムスロット,53‥タイムスロット,54‥タイムスロット,60‥最上ライン,61‥その下のライン,63‥タイムスロット,64‥タイムスロット,70パワーセーブモード,65‥タイムスロット,66‥タイムスロット。

Claims (20)

  1. 下記を具備する装置:
    位相同期ループ、
    位相同期ループの動作モードを定めるデータを保持するための第1のレジスタセット、
    位相同期ループの動作モードを定めるデータを保持するための第2のレジスタセット、及び
    新しい動作モードを定めるデータを受信するように第1と第2のレジスタセツトの内の1つを結合するための結合手段、一方、第1と第2のレジスタセットの内の他は、他のレジスターセツト中のデータにより定められるモードで位相同期ループを動作させるために位相同期ループに接続される、該結合手段は他のレジスタ・セットが更なる新規な動作モードを定めるデータを受信するために接続されるように、該結合を変化するように再設定可能(reconfigurable)であるが、一方、該1つのレジスタ・セットは新規な動作モードにおいて動作するように位相同期ループに接続される。
  2. 請求項1に記載の装置、ここで、位相同期ループはN分周カウンターを具備し、第1および第2のレジスタセツトの各々はN分周カウンターのためのNの値を記憶するレジスタを具備する。
  3. 請求項1又は2に記載の装置、ここで、位相同期ループはR分周カウンターを具備し、第1及び第2のレジスタセットの各々はR分周カウンターのための、R分周カウンターのための、Rの値を記憶するためのレジスタを具備する。
  4. 請求項1,2または3に記載の装置、ここで、位相同期ループは位相検出器を具備し、第1および第2のレジスタセットの各々は位相検出器のゲインを定める値を記憶するためのレジスタを具備する。
  5. 上記請求項のいずれかに記載の装置、ここで、結合手段は、第1および第2のレジスタセットの各々を、そこからの前記データを受信するように外部コントローラに結合するように配置される。
  6. 請求項4に記載の装置、ここで、位相同期ループは、位相同期ループの同期を検出するための、及び前記同期を表す信号を出力するための同期検出器を具備する。
  7. さらに、結合手段を制御するコントローラをさらに具備する、請求項6に記載の装置。
  8. 請求項7に記載の装置、ここで、コントローラは動作モードを定める前記データを形成するために、及び第1及び第2のレジスタセツトのためのデータを出力するために配置される。
  9. 請求項7または8に記載の装置、ここで、コントローラは、同期検出器からの信号に応答する。
  10. 請求項8に記載の装置、ここで、コントローラは、シリアル形式で前記データを出力するように配置され、該装置は第1と第2のレジスタセットのためにコントローラからのシリアルデータを並列形式に変換するための直/並列コンバータをさらに具備する。
    1
  11. 下記を具備する回路:
    可変周波数の入力信号を受信し、前記入力信号の異なる周波数に各々関連した第1および第2の設定に設定可能な位相同期ループ;
    前記第1及び/又は第2の設定を表す設定データを記憶する記憶手段;及び、
    前記設定データに従って前記第1及び第2の設定の間でPLLを切替えるための手段。
  12. 請求項11の回路、該回路は前記記憶手段に前記配置データを記憶すること、及び前記第1及び第2の設定の間で切り替えることを制御するためのコントローラをさらに具備する。
  13. 請求項11または12の回路を具備する移動電話。
  14. GSM標準に従って動作可能な、請求項13の移動電話。
  15. 異なる周波数の入力信号を受信するために、設定可能な第1及び第2の設定で位相同期ループ(PLL)を動作する方法、該方法は下記を具備する:
    前記第1の設定で前記PLLを動作する;
    前記第2の設定を表すデータを記憶する:及び、
    記憶されたデータに従って、前記第2の設定に前記PLLを再設定する。
  16. 請求項15の方法を実行するように構成された 集積回路。
  17. 異なる周波数の信号を受信するための位相同期ループ(PLL)を有する移動電話を動作する方法、該方法は下記を具備する:
    第1の周波数の信号を受信するために第1第1のPLL配置を表すデータを記憶する;
    第2の周波数の信号を受信するために第2の設定でPLLを動作する;及び、
    前記第1の設定を表す前記記憶されたデータを使用して前記第1の設定でPLLを動作する。
  18. 請求項17の方法、該方法は下記更に下記を具備する:
    前記第2の周波数の信号を受信するために前記第2のPLL設定を表すデータを記憶する;及び、
    前記第2の設定を表す前記記憶されたデータを使用して前記第2の設定でPLLを動作する。
  19. 前記第2の設定が、受信信号強度表示器(RSSI)測定を実行するために使用される、 請求項17または18の方法。
  20. 前記第1の設定が指定されたRFチャネルを介して信号を受信するために使用される、請求項17乃至19のいずれかの方法。
JP2002560281A 2001-01-25 2001-12-18 位相同期ループ Expired - Fee Related JP3836794B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB0101954.6A GB0101954D0 (en) 2001-01-25 2001-01-25 Phase-locked loop
PCT/GB2001/005610 WO2002060064A2 (en) 2001-01-25 2001-12-18 A phase-locked loop

Publications (3)

Publication Number Publication Date
JP2004527936A true JP2004527936A (ja) 2004-09-09
JP2004527936A5 JP2004527936A5 (ja) 2006-01-05
JP3836794B2 JP3836794B2 (ja) 2006-10-25

Family

ID=9907507

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002560281A Expired - Fee Related JP3836794B2 (ja) 2001-01-25 2001-12-18 位相同期ループ

Country Status (14)

Country Link
US (1) US6965271B2 (ja)
EP (1) EP1354407B1 (ja)
JP (1) JP3836794B2 (ja)
CN (1) CN1242556C (ja)
AT (1) ATE329409T1 (ja)
BR (1) BR0116823A (ja)
CA (1) CA2435705C (ja)
DE (1) DE60120490T2 (ja)
DK (1) DK1354407T3 (ja)
ES (1) ES2269308T3 (ja)
GB (1) GB0101954D0 (ja)
HK (1) HK1062087A1 (ja)
IL (2) IL156972A0 (ja)
WO (1) WO2002060064A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508897B2 (en) 2004-06-15 2009-03-24 Sharp Kabushiki Kaisha PLL circuit and high-frequency receiving device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1518325A1 (en) * 2002-06-28 2005-03-30 Advanced Micro Devices, Inc. Phase-locked loop with automatic frequency tuning
GB2393611B8 (en) 2002-09-26 2006-05-11 Qualcomm Inc Method of and apparatus for reducing frequency errors associated with an inter-system scan
US8811915B2 (en) * 2005-03-04 2014-08-19 Psion Inc. Digital wireless narrow band radio
US8041972B2 (en) * 2006-04-04 2011-10-18 Qualcomm Incorporated Apparatus and method for setting wakeup times in a communication device based on estimated lock on time of frequency synthesizer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3042374B2 (ja) 1995-06-29 2000-05-15 日本電気株式会社 周波数シンセサイザ
EP0755120A1 (en) 1995-07-18 1997-01-22 Nec Corporation Phase-locked loop circuit
US6150891A (en) * 1998-05-29 2000-11-21 Silicon Laboratories, Inc. PLL synthesizer having phase shifted control signals
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP3851064B2 (ja) 1999-06-30 2006-11-29 インフィネオン テクノロジース アクチエンゲゼルシャフト Pllシンセサイザ
US6718473B1 (en) * 2000-09-26 2004-04-06 Sun Microsystems, Inc. Method and apparatus for reducing power consumption

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508897B2 (en) 2004-06-15 2009-03-24 Sharp Kabushiki Kaisha PLL circuit and high-frequency receiving device

Also Published As

Publication number Publication date
ES2269308T3 (es) 2007-04-01
DE60120490T2 (de) 2007-01-11
BR0116823A (pt) 2004-01-27
HK1062087A1 (en) 2004-10-15
US6965271B2 (en) 2005-11-15
EP1354407B1 (en) 2006-06-07
WO2002060064A3 (en) 2002-11-14
GB0101954D0 (en) 2001-03-14
EP1354407A2 (en) 2003-10-22
IL156972A (en) 2007-12-03
DE60120490D1 (de) 2006-07-20
ATE329409T1 (de) 2006-06-15
CA2435705A1 (en) 2002-08-01
CN1242556C (zh) 2006-02-15
CN1488194A (zh) 2004-04-07
WO2002060064A2 (en) 2002-08-01
JP3836794B2 (ja) 2006-10-25
CA2435705C (en) 2006-05-30
US20040113703A1 (en) 2004-06-17
IL156972A0 (en) 2004-02-08
DK1354407T3 (da) 2006-10-09

Similar Documents

Publication Publication Date Title
JP3253630B2 (ja) 位相ロックループのための位相同期回路
CA2001775C (en) Mobile telephone system with intermittent control of receiver components in standby state
KR100197360B1 (ko) 위상 동기 루프의 루프 대역폭을 제어하는 장치 및 방법
EP0565127B1 (en) Method for a TDMA mobile unit frequency synthesizer having power saving mode during transmit and receive slots
CA2139904C (en) Pll synthesizer and method of controlling the same
JP2591487B2 (ja) Pllシンセサイザ無線選択呼出受信機
JP3836794B2 (ja) 位相同期ループ
JPH11317661A (ja) 単カウンタ二重係数分周装置
KR100188162B1 (ko) 위상 고정 루프의 소자들을 인에이블링시키기 위한 장치 및 방법
JP3203119B2 (ja) 周波数シンセサイザ回路
EP1656741B1 (en) Provision of local oscillator signals
US20040208149A1 (en) Method for applying power signal of mobile station
EP2110973A2 (en) Technique for synchronizing network access modules in a mobile communication device
JP2956313B2 (ja) 無線送受信機
JP2001285061A (ja) Pll周波数シンセサイザ回路
KR100206462B1 (ko) 주파수도약방식의 통신시스템을 위한 위상동기루프
JP2773481B2 (ja) ダイレクトディジタルシンセサイザを用いた局部発振回路
KR100432422B1 (ko) 단일위상동기루프구조를갖는무선주파수송수신모듈제어방법
JP2001119317A (ja) 無線通信装置、無線通信装置の周波数切替え方法および記録媒体
KR20070081380A (ko) 이동통신 시스템에서 듀얼모드용 단말기의 핸드오버를 위한통합 타이밍 제어방법 및 장치
JP2000165287A (ja) 無線通信装置、無線通信装置の周波数切替え方法および記録媒体
JPH0669794A (ja) Pll回路
JPH09284132A (ja) Pll回路
JPH11284508A (ja) 周波数シンセサイザ及び周波数シンセサイザを用いた無線機
JPH04336818A (ja) 無線通信装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050802

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20050802

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20050916

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060627

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060727

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090804

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100804

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110804

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees