JP3203119B2

JP3203119B2 - 周波数シンセサイザ回路

Info

Publication number: JP3203119B2
Application number: JP03070194A
Authority: JP
Inventors: 直紀松尾
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 2001-08-27
Anticipated expiration: 2016-08-27
Also published as: JPH07240697A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル方式の移動
体通信装置等において使用される周波数シンセサイザ回
路の改良に関するものである。

【０００２】

【従来の技術】ＰＬＬ周波数シンセサイザ（Phase lock
ed loop frequency synthesizer ）は、自励発振器出力
を１つの安定な基準発振器出力で位相ロックし、分周比
を変化させることにより多数の発振周波数を得る高安定
度の発振器であって、送受信機によく使用されている。

【０００３】その基本となるＰＬＬ回路は、内部に位相
比較器（ＰＣ；phase comparator）と、低域通過フィル
タ（ＬＰＦ；low-pass loop filter）と、電圧制御発振
器（ＶＣＯ；voltage controlled oscillator ）を有す
る正帰還系を構成している。ＰＣは、入力信号の周波数
及び位相と、ＶＣＯから比較分周器を通過した信号の発
振周波数及び位相とを比較し、その誤差に比例した平均
直流電圧（誤差信号）を発生する。この誤差信号は、Ｌ
ＰＦを通り、制御電圧としてＶＣＯに加えられる。ＬＰ
Ｆは、ＰＣの出力に含まれる高周波成分や雑音を除去す
る。ＶＣＯは、制御電圧の変化により発振周波数を変化
させる。このようにして、ＰＣの入力信号と比較分周器
の出力信号の周波数及び位相が一致するように制御さ
れ、安定したＶＣＯ信号が得られる。

【０００４】次に、上記ＰＬＬ周波数シンセサイザが使
用されるディジタル携帯電話システムに代表されるＴＤ
ＭＡ（Time Division Multiple Access;時分割多元接
続）通信方式における移動局の送受信タイミングについ
て説明する。図９は、ディジタル携帯電話システムで使
用されるタイミングフォーマットを示す模式図である。
ＴＤＭＡ通信方式では、時間軸上の所定時間長（フレー
ム）を単位として、信号の送受信が行われるようになっ
ている。図で示すように、時間単位としては時間軸ｔ上
に、７２０ｍｓｅｃ（１フレーム４０ｍｓｅｃ×１８）
のスーパーフレームが使用されるようになっている。ま
た、１フレームについては、基地局側では、６．６ｍｓ
ｅｃのスロットが６個（ＳＴ♯０〜ＳＴ♯２と、これに
続くＳＴ♯０〜ＳＴ♯２の各スロット）から構成されて
おり、移動局側ではこの場合、スロットＳＴ♯０に同期
して、送信期間（Ｔｘ期間）と、アンテナ切替ダイバー
シチ制御用レベル測定期間（ＬＭ期間）と、受信期間
（Ｒｘ期間）と、アイドル期間（Ｉ期間）が、順に夫々
割り当てられている。なお、スロットＳＴ♯１及びスロ
ットＳＴ♯２については、別の移動局との同期がとられ
ている。

【０００５】ここで、Ｉ期間については、他基地局の状
態把握のためなどのキャリアセンス（搬送波を受信する
ことにより自局が発信しようとする周波数、チャネルが
空いているか否かを検知する動作）等を行っている場合
が多い。また、Ｔｘ期間、ＬＭ期間、Ｒｘ期間に夫々使
用されるキャリアの周波数については違う値が採用され
ている。更に、ＬＭ期間に行われるダイバーシチ制御に
ついては、フェージング対策の一つとなっており、受信
アンテナを複数個設置して、フェージング（送信波が複
数の伝搬経路を経て受信される場合に、伝搬条件の変化
により、受信信号のレベルが変動する現象のことであ
る）によって受信状態が悪化した場合に、条件の良い最
適な受信アンテナを選択するように制御される。例えば
ディジタル携帯電話装置では、通常、２つの受信アンテ
ナを所定間隔に配置して、サブフレームの時間である２
０ｍｓｅｃ毎に該２つのアンテナを切り替え、受信電波
の電界強度が高い方のアンテナを受信アンテナとして選
択するようになっている。

【０００６】

【発明が解決しようとする課題】ところで、上記ＰＬＬ
周波数シンセサイザでは、その高速応答性（即ち、所定
時間内に、所定の周波数に周波数シンセサイザを位相ロ
ックすること）を実現しようとする場合、ＶＣＯのゲイ
ンを高めて全体のＰＬＬループゲインを高く設計する必
要がある。しかし、ＰＬＬループゲインを高くした場合
には、逆にキャリア対ノイズ比（以下、Ｃ／Ｎ比とす
る）を悪化させ、送信或いは受信信号の質を低下させて
しまう。即ち、信号対ノイズ比であるＳ／Ｎ比をＣ／Ｎ
比以上に確保することができなくなってしまう。その結
果、受信感度や発信周波数の安定度等送受信機の具備す
べき所定の性能を満足できなくなるという問題を発生す
る。

【０００７】このため、先述したＴｘ期間、Ｒｘ期間、
Ｉ期間の夫々に対し、局部発振回路として使用するＰＬ
Ｌ周波数シンセサイザを共用させる従来の方法では、夫
々の期間に必要な固有の応答性とＣ／Ｎ比を満足させる
ことができず、妥協的な条件設定がなされている。ま
た、受信用キャリアとキャリアセンス用キャリアについ
て言えば、前者は高Ｃ／Ｎ比が要求されるのに対して後
者は高速応答性能が要求されるため、やはり、１つのＰ
ＬＬ周波数シンセサイザをＲｘ期間とＩ期間に共用化さ
せることには問題がある。なお、ＬＭ期間については、
短く、特にＣ／Ｎ比を考慮する必要はない。

【０００８】そこで、Ｔｘ期間、Ｒｘ期間、Ｉ期間の夫
々の期間において所定の性能を得ようとするには、夫々
の期間に対して１個ずつの周波数シンセサイザを設けた
回路構成が必要となる。図１０は、従来のディジタル携
帯電話装置の送受信回路に、３個のＰＬＬ周波数シンセ
サイザを使用した例を示す回路図である。アンテナを通
じて受信した信号は、受信アンプ→受信ミキサ→受信Ｉ
Ｆ回路を経て受信ＩＦ信号（但し、ＩＦは中間周波数の
こと）として取り込まれる。また、送信ＩＦ信号は、送
信ＩＦ回路→送信ミキサ→送信アンプを経て、アンテナ
から送出される。また３つのＰＬＬ周波数シンセサイザ
Ａ，Ｂ，Ｃは、図中、一点鎖線で囲む内部の回路構成を
とり、電圧制御発振器ＶＣＯと、比較分周器と、位相比
較器と、低域通過フィルタＬＰＦとからなるＰＬＬルー
プ回路を形成している。なお、その詳細な回路動作につ
いては後述する。

【０００９】図で示すように、この例では、受信ミキサ
（周波数変換回路となる）に対して、２つのＰＬＬ周波
数シンセサイザＡとＢが、スイッチＳＷにより切り換え
られて所定の局部発振周波数を供給するようになってお
り、また、送信ミキサ（周波数変調回路となる）に対し
ては、ＰＬＬ周波数シンセサイザＣが、所定の局部発振
周波数を供給するようになっている。また、各ＰＬＬ周
波数シンセサイザＡ，Ｂ，Ｃに対しては、１つの基準発
振器から基準となる周波数信号が、夫々に入力されるよ
うになっている。

【００１０】このような回路構成では、Ｒｘ期間とＩ期
間については、周波数シンセサイザＡとＢが個々に動作
し、Ｔｘ期間については、周波数シンセサイザＣが動作
するので、夫々の期間において所定の性能を満足させる
ことが可能である。しかしながら、このような回路構成
をとることは、明らかに回路規模の増大を招くことにな
るため、小型の携帯電話装置にとって、けっして採用で
きる技術であるとは言えない。

【００１１】本発明は、かかる現状に鑑みて成されたも
のであり、回路規模の増大を招くことなく、ディジタル
移動体通信装置等において、その送受信性能の安定化を
図ることが可能な周波数シンセサイザ回路を提供するこ
とを目的としている。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本請求項１にかかる発明は、時分割された複数個の
通信スロットを使用して時分割多重通信を行うディジタ
ル移動体通信装置等の送受信回路に使用される周波数シ
ンセサイザ回路であって、チューニング電圧によって制
御され、各通信スロットで必要な周波数信号を発振し、
送受信回路へ供給する電圧制御発振手段と、前記電圧制
御発振手段の発振する周波数信号を所定の分周比で分周
して得た分周信号の位相と、周波数遷移の基準となる基
準周波数信号の位相とを比較して、その位相差に応じた
誤差信号を発生する誤差信号発生手段と、時定数回路を
備え、前記誤差信号を受信して、該誤差信号に応じ、且
つ該時定数回路の時定数でもってチューニング電圧を発
生し、該チューニング電圧を前記電圧制御発振手段に供
給するチューニング電圧発生供給手段と、前記時定数回
路の時定数を、各通信スロットに応じて切り替える制御
を行う制御手段とを備えたことを特徴としている。

【００１３】また、本請求項２にかかる発明は、前記制
御手段は、通信スロットの中の送信スロット及び受信ス
ロットについては前記時定数回路の時定数が、各スロッ
トが要求する値になるように、また、通信スロットの中
のアイドルスロットについては時定数が、送受信の各ス
ロットが要求する値よりも小さくなるように時定数の切
り替えを制御することを特徴としている。

【００１４】また、本請求項３にかかる発明は、前記制
御手段は、更に、通信スロットの中の受信スロット及び
送信スロットに入る迄の周波数遷移に必要な所定の期間
については、前記時定数回路の時定数が、送受信の各ス
ロットが要求する値となるように制御することを特徴と
している。また、本請求項４にかかる発明は、前記制御
手段は、更に、前記時定数回路の時定数を通信スロット
に応じて切り替えるための切替指示信号を作成する切替
指示信号作成手段を備えていることを特徴としている。

【００１５】また、本請求項５にかかる発明は、前記切
替指示信号作成手段は、使用する各通信スロット期間に
対してアクティブとなるゲート信号を元に論理演算し
て、切替指示信号を作成することを特徴としている。

【００１６】

【作用】上記本請求項１にかかる発明の構成によれば、
本周波数シンセサイザ回路は、時分割された複数個の通
信スロットを使用して時分割多重通信を行うディジタル
移動体通信装置等の送受信回路に対し、周波数変換のた
めの局部発振周波数信号を供給するために使用される。
また、本ＰＬＬ周波数シンセサイザ回路の基本となるＰ
ＬＬループ回路については、大略従来と同様に回路構成
されている。

【００１７】送受信回路に対しては、電圧制御発振手段
によって、各通信スロットで必要となる所定の周波数信
号が発振され、局部発信周波数信号として供給される。
ここで、電圧制御発振手段は、供給されるチューニング
電圧によって制御され、発振周波数信号が送受信回路へ
供給される。

【００１８】また、誤差信号発生手段によって、電圧制
御発振手段が発振した周波数信号を所定の分周比で分周
した分周信号の位相と、周波数遷移の基準となる基準周
波数信号の位相とが比較され、その誤差信号が発生され
る。更に、時定数回路を備えたチューニング電圧発生供
給手段では、かかる誤差信号を受信して、その誤差信号
に応じて、且つ時定数回路の時定数でもってチューニン
グ電圧が発生され、電圧制御発振手段に供給される。

【００１９】この場合、制御手段によって、時定数回路
の時定数が、各通信スロットに応じて次のように切り替
えられる。即ち、送信スロットと受信スロットについて
は、時定数回路の時定数が、各スロットが要求する値に
なるように、またアイドルスロットについては時定数
が、送受信の各スロットが要求する値よりも小さくなる
ように切り替えられる。

【００２０】また、制御手段は、受信スロット及び送信
スロットに入る迄の周波数遷移に必要な所定の期間につ
いて、時定数回路の時定数が必要な値（即ち、周波数遷
移により、安定した周波数信号が得られるようになる迄
の必要な時間を与えるために必要となる時定数の値）と
なるように制御することもできる。また、制御手段は、
時定数回路の時定数を通信スロットに応じて切り替える
ために、切替指示信号の作成手段を備えるように構成す
ることもできる。この場合には、切替信号作成手段によ
って、使用する各通信スロット期間に対してアクティブ
となるゲート信号を元にして論理演算が行われ、切替指
示信号が作成される。

【００２１】

【実施例】以下、本発明の一実施例を図面に従って具体
的に説明する。図１は、本発明にかかる周波数シンセサ
イザ回路の構成を示す回路図である。この周波数シンセ
サイザ回路は、基準発振器１と、位相比較器２と、時定
数切替機能付低域通過フィルタ３と、電圧制御発振器４
と、比較分周器５と、時定数切替制御信号発生回路６と
から構成されている。ここで、従来どおり、２〜５の各
回路ブロックによりＰＬＬ回路が形成されており、位相
比較器２に対しては、基準発振器１から基準となる発振
周波数の信号が入力されるようになっている。

【００２２】次に、上記回路構成について、その回路動
作を説明する。基準発振器１からは通信チャネル間隔に
対応する基準周波数の信号Ｖ_i（ｔ）が出力され、位相
比較器２の入力端子ａに入力される。位相比較器２で
は、そのもう一つの入力端子ｈに比較分周器５からの入
力信号Ｖ_d（ｔ）と前記入力信号Ｖ_i（ｔ）との位相が
比較され、その位相差に比例した信号Ｖ_P（ｔ）が誤差
信号として出力され、時定数切替機能付低域通過フィル
タ３の入力端子ｂに入力される。

【００２３】時定数切替機能付低域通過フィルタ３で
は、入力された信号Ｖ_P（ｔ）の、ある周波数より高い
周波数成分（雑音成分を含む）の通過が阻止され、それ
より低い周波成分のみを通過させて、出力端子ｃより信
号Ｖ_l（ｔ）が出力され、電圧制御発振器４の入力端子
ｅに入力される。そして、この信号Ｖ_l（ｔ）は、電圧
制御発振器４のチューニング電圧となる。

【００２４】電圧制御発振器４は、入力電圧が上昇する
と出力電圧の周波数が上昇する電圧／周波数コンバータ
であり、前記チューニング電圧に応じた周波数の信号Ｖ
_v（ｔ）が出力され、この周波数シンセサイザ回路のＯ
ＵＴ端子を介して、図示しない受信ミキサー或いは送信
ミキサーに安定な局部発振周波数信号が供給される。ま
た、分岐端子ｆを介して、同信号Ｖ_v（ｔ）が取り出さ
れ、比較分周器５の入力端子ｇに供給される。

【００２５】比較分周器５では、次の数１式によって与
えられる分周比Ｎでもって信号Ｖ_v（ｔ）が分周され、
位相比較器２の入力端子ｈに信号Ｖ_d（ｔ）が入力され
る。〔数１〕Ｎ＝（通信チャネル周波数）／（基準信
号周波数）以上の回路動作の結果、Ｖ_d（ｔ）の位相が
Ｖ_i（ｔ）の位相より遅れている場合には、Ｖ_P（ｔ）
は正のパルスとなってＶ_l（ｔ）が上昇し、それに従
い、Ｖ_v（ｔ）の周波数が高くなって、その位相は進
む。逆に、Ｖ_d（ｔ）の位相がＶ_i（ｔ）の位相より進
んでいる場合には、Ｖ_P（ｔ）は負のパルスとなってＶ
_l（ｔ）が低下し、それに従い、Ｖ_v（ｔ）の周波数が
下がって、その位相は遅れる。このようにして、この周
波数シンセサイザ回路では、Ｖ_v（ｔ）の位相がＶ
_i（ｔ）の位相に一致するように制御が行われる。

【００２６】一方、時定数切替機能付低域通過フィルタ
３は、その回路（図２を参照のこと）の時定数が切替え
られるようになっており、その切替えについては、時定
数切替制御信号発生回路６からの時定数切替制御信号を
入力端子ｄに入力して行われるようになっている。ま
た、時定数切替制御信号発生回路６に対しては、その入
力端子Ｓに、この周波数シンセサイザ回路の入力端子Ｉ
Ｎを介してスロット同期信号が入力されるようになって
いる。なお、時定数切替制御信号発生回路６に入力され
るスロット同期信号と、そこから出力される時定数切替
制御信号については、後述する。

【００２７】図２は、図１に示す時定数切替機能付低域
通過フィルタ３の構成を示す回路図である。このフィル
タには、位相比較器２からの信号の入力端子ｂと、電圧
制御発振器４への信号の出力端子ｃと、時定数切替制御
信号発生回路６からの信号入力端子ｄの３つの外部接続
端子が設けられている。次に、このフィルタの回路構成
について説明する。このフィルタ回路は、基本的には抵
抗ＲとコンデンサＣを直並列に接続した一般的な低域通
過フィルタの回路構成をとっている。即ち、不要な高周
波成分は、コンデンサＣによって除去され、必要な周波
数成分のみが、通過される。

【００２８】また、このフィルタ回路は積分回路を構成
しており、位相比較器２から入力されたパルス信号Ｖ_P
（ｔ）は、積分波形の信号Ｖ_l（ｔ）となって出力され
る。この場合、このフィルタ回路の時定数τの値の如何
により、出力波形（即ち、電圧レベル変化を示す波形）
は変化する。具体的には、時定数τが入力されたパルス
信号Ｖ_P（ｔ）のパルスの幅よりも小さい場合には出力
波形の立ち上がりが急となるが、反対に時定数τがパル
スの幅よりも大きい場合には出力波形の立ち上がりは緩
やかになる。ここで、出力される信号Ｖ_l（ｔ）の波形
変化は、とりもなおさず電圧制御発振器４を制御するた
めのチューニング電圧の変化となっており、その結果、
電圧制御発振器４の応答性が制御できる。

【００２９】そこで、本時定数切替機能付低域通過フィ
ルタ３では、回路の時定数を変化させることにより電圧
制御発振器４の応答性を制御すべく、次なる回路構成を
とるものとした。即ち、ここでは、外部接続端子である
ｂ−ｃ間に抵抗Ｒが挿入され、更に、該抵抗Ｒの出力端
部Ｐより、並列に接続される抵抗Ｒ₁及びＲ₂と、コン
デンサＣとが直列に接続され、該コンデンサＣは接地さ
れる。また、並列に接続される抵抗Ｒ₁とＲ₂は、その
一方の接続部がスイッチＳＷを介して接続される。更
に、該スイッチＳＷは、もう一つの外部接続端子である
ｄと接続され、時定数切替制御信号発生回路６からの時
定数切替制御信号によってＯＮ−ＯＦＦ動作するように
なっている。

【００３０】次に、上記構成のフィルタ回路の動作につ
いて説明する。但し、ここでは、時定数切替制御信号発
生回路６の発生する時定数切替制御信号がアクティブの
ときにスイッチＳＷがＯＮになるものとしており、該ス
イッチＳＷがＯＮのときに抵抗Ｒ₂とＲ₁が並列接続さ
れるようになっている。いま、抵抗Ｒ₁とＲ₂が接続さ
れる前におけるフィルタ回路の時定数をτ１、接続され
た後の時定数をτ２とすれば、時定数τ１及びτ２は、
夫々、次の数２の式のようになる。

【００３１】〔数２〕 τ１＝Ｒ₁・Ｃ→τ２＝（Ｒ₁
・Ｒ₂）・Ｃ／（Ｒ₁＋Ｒ₂）但し、ここでは、抵抗値ＲについてはＰＬＬ回路の系全
体のループゲインを決めるものとしており、フィルタ回
路の時定数τに影響を与える値ではないものとしてい
る。このようにスイッチＳＷが切り替えられることによ
り、フィルタ回路の時定数τが変化して、時定数切替機
能付低域通過フィルタ３の出力信号Ｖ_l（ｔ）、即ち、
電圧制御発振器４に入力されるチューニング電圧の波形
は変化する。そして、それに伴って、電圧制御発振器４
の応答時間が変化する。具体的には、時定数がτ１であ
るときは、時定数がτ２のときよりも電圧制御発振器４
の応答時間が遅くなり、周波数シンセサイザの応答時間
が制約されるようになる。

【００３２】次に、本発明にかかる周波数シンセサイザ
回路をディジタル携帯電話システムに使用した場合に、
その応答時間がどのように制御されるかについて説明す
る。図３は、本発明にかかる周波数シンセサイザ回路
の、ディジタル携帯電話システムへの第１の応用例を示
す回路図である。ここでは、ＰＬＬ周波数シンセサイザ
回路を２つ使用している。即ち、受信ミキサーに対して
は、本発明にかかる周波数シンセサイザ回路ＰＬＬ１
（図中、破線で囲む内部の回路構成をとる）が接続さ
れ、送信ミキサーに対しては、従来の周波数シンセサイ
ザ回路ＰＬＬ２（図中、一点鎖線で囲む内部の回路構成
をとる）が接続されている。そして、それらＰＬＬ１及
びＰＬＬ２における位相比較器２、２に対しては、基準
発振器１が接続されている。また、ＰＬＬ１における時
定数切替制御信号発生回路６に対しては、スロット同期
信号であるＴｘゲート信号と、Ｒｘゲート信号と、ＬＭ
ゲート信号の３つのゲート信号が、入力されるようにな
っている。なお、ＰＬＬ１及びＰＬＬ２における時定数
切替機能付低域通過フィルタ３、３については図中、Ｖ
−ＬＰＦと表示している。

【００３３】続いて、上記回路構成について、その回路
動作を説明する。ここでは、Ｔｘ期間においてはＰＬＬ
２を動作させ、Ｒｘ、Ｉ、ＬＭの夫々の期間においては
ＰＬＬ１を動作させるものとしている。なお、先述した
ように、送受信回路については、Ｔｘ期間では信号の送
信動作を、Ｒｘ期間では信号の受信動作を、ＬＭ期間で
はアンテナダイバーシチレベル検出動作を、そして、Ｉ
期間ではキャリアセンス動作を夫々行っている。

【００３４】ところで、Ｉ期間については、敏速にキャ
リアセンスを行う必要があるため、ＰＬＬ１は高速応答
性が要求される。また、Ｒｘ期間については、受信信号
の品質を良くするために、良好なＣ／Ｎ比が要求され
る。従って、これらの両要求性能を実現するためには、
Ｉ期間については、Ｖ−ＬＰＦ３の時定数τを小さくす
る必要があり（以下、この状態を高速応答モードと呼
ぶ）、Ｒｘ（及びＬＭ期間）については、該Ｖ−ＬＰＦ
３の時定数τをＩ期間よりは大きくする必要がある（以
下、この状態を低速応答モードと呼ぶ）。

【００３５】また、Ｔｘ期間については、送信変調周波
数を安定させるために、良好なＣ／Ｎ比が要求される。
従って、ＰＬＬ２に対しては、そのＶ−ＬＰＦ３を低速
モードで動作させる必要がある。次に、各通信スロット
に対して、ＰＬＬ１及びＰＬＬ２を個々に動作させるた
めの制御について説明する。先ず、Ｒｘ及びＬＭ期間並
びにＩ期間に対して、時定数切替制御信号発生回路６が
発生する時定数切替制御信号の作成について説明する。
具体的には、各通信スロット毎にＰＬＬ１の応答時間を
変化させるために必要なスロット同期信号を入力とす
る。このスロット同期信号は、Ｔｘ期間のみアクティブ
となるＴｘゲート信号と、Ｒｘ期間のみアクティブとな
るＲｘゲート信号と、ＬＭ期間のみアクティブとなるＬ
Ｍゲート信号の３つのゲート信号から構成されている。

【００３６】図４は、かかるスロット同期信号の構成の
例を示すタイムチャートであるが、これらの３つのゲー
ト信号は、例えば、各スロット期間において、送受信回
路を動作させるために供給される電力切替のための制御
信号を元に作成することが可能である。そして、Ｉ期間
のみアクティブとなるＩゲート信号が、かかるＴｘゲー
ト信号、Ｒｘゲート信号、ＬＭゲート信号を元に作成さ
れる。また、Ｔｘ期間に対しては、ＰＬＬ２におけるＶ
−ＬＰＦ３を低速モードで動作させるために、Ｒｘゲー
ト信号を入力して、時定数の切り替え制御を行う。

【００３７】図５は、図３に示す時定数切替制御信号発
生回路６の構成例を示す回路図である。この回路は、１
つの３入力ＮＯＲ回路（ＮＯ）で構成されており、図４
に示したＴｘゲート信号、Ｒｘゲート信号、ＬＭゲート
信号の３つのゲート信号が入力され、論理和否定演算の
結果、図４に示すＩゲート信号が出力されるようになっ
ている。そして、このＩゲート信号が、時定数切替制御
信号となって、時定数切替機能付低域通過フィルタＶ−
ＬＰＦ３へ入力される。

【００３８】図６は、図３に示す回路構成のＰＬＬ１に
おけるＶ−ＬＰＦ３から出力されるＶＣＯチューニング
電圧の波形変化の例を示すタイムチャートである。図
中、Ｖ _IはＩ期間においてＶ−ＬＰＦ３が出力する所定
のチューニング電圧レベルであり、Ｖ_RXはＲｘ期間にお
いてＶ−ＬＰＦ３が出力する所定のチューニング電圧レ
ベルとなっている。なお、図４に示した対応スロットと
Ｉゲート信号を併せて表示している。

【００３９】図から明らかなように、Ｔｘ期間には入る
と、Ｖ−ＬＰＦ３の出力電圧Ｖ_OUTは、Ｉ期間の電圧レ
ベルＶ_Iより緩やかにＲｘ期間の受信電圧レベルＶ_RX迄
低下してゆき、続くＬＭ期間とＲｘ期間中、電圧レベル
Ｖ_RXに保たれる。更に、Ｉ期間には入ると、Ｖ−ＬＰＦ
３はＩゲート信号を受けて回路の時定数τを低下させる
ため、出力電圧Ｖ_OUTは急激に立ち上がって、電圧レベ
ルＶ_Iを一時的に越える迄に達する（即ち、オーバシュ
ートする）が、す速く減衰して（即ち、リンギングし
て）、電圧レベルＶ_Iに達する。

【００４０】上述したＶＣＯの出力電圧Ｖ_OUTの波形変
化は、Ｔｘ期間には入るとＰＬＬ１のループゲインが徐
々に低下して、ＬＭ期間及びＲｘ期間では所定の低いル
ープゲインに保たれることを、そして、Ｉ期間にのみル
ープゲインが高くなることを示している。従って、Ｖ−
ＬＰＦ３は、Ｉ期間のときだけ高速応答モードに切り替
わるようになり、その期間に要求される応答時間でもっ
て、ＰＬＬ１を動作させる。また、Ｉ期間以外の期間に
ついては低速応答モードで動作させることになる。

【００４１】図７は、本発明にかかる周波数シンセサイ
ザ回路の、ディジタル携帯電話システムへの第２の応用
例を示す回路図である。図３に示した応用例と同様に、
この回路構成では、受信ミキサー及び送信ミキサーの夫
々に対し、本発明にかかる周波数シンセサイザ回路であ
る受信回路用のＰＬＬ３と送信回路用のＰＬＬ４を個々
に接続している。

【００４２】また、ＰＬＬ３とＰＬＬ４における夫々の
Ｖ−ＰＬＦ３、３については、マイコン６０から制御信
号が供給されるようになっている。マイコン６０では、
先述した時定数切替制御信号発生回路６と同様に、Ｒｘ
期間（及びＬＭ期間）とＴｘ期間についてはＶ−ＬＰＦ
３の時定数τを高めるように、また、Ｉ期間については
時定数τを低下させるように制御する制御信号を発生し
ている。また、送受信回路の各動作期間を制御するため
の制御信号も発生している。

【００４３】このような回路構成をとれば、送受信回路
が夫々動作する前の段階であって、ＰＬＬ３とＰＬＬ４
が周波数遷移動作を行っている期間に対し、ＰＬＬ３と
ＰＬＬ４を高速応答モードで動作させることが可能とな
る。図８は、図７に示す回路構成におけるマイコン６０
により制御されるＰＬＬ３のＶ−ＬＰＦ３から出力され
るＶＣＯチューニング電圧の波形変化例を示すタイムチ
ャートである。なお、図６に示した対応スロットとＩゲ
ート信号を併せて表示している。

【００４４】先述した第１の応用例では、Ｒｘ、ＬＭ、
Ｉ期間に使われる周波数シンセサイザ回路ＰＬＬ１が、
Ｉ期間のみ高速応答モードとなるものとし、その他の期
間については、低速応答モードとして動作するものとし
ていたが、図７に示す第２の応用例では、Ｔｘ期間には
入っても、しばらくの間、受信回路用の周波数シンセサ
イザＰＬＬ３は、高速応答モードになるようにしてい
る。その理由は、次のとおりである。

【００４５】即ち、Ｔｘ期間中は、受信回路用のＰＬＬ
３は回路動作には寄与してはおらず、その間に、次のＲ
ｘ期間のための周波数遷移を行っている。従って、ディ
ジタル携帯電話システムのように、各スロット期間が短
いタイミングフォーマットを持つシステムにおいては、
受信期間に入った時にＰＬＬ３の応答が遅れるおそれが
ある。そして、そのような場合には、少々Ｃ／Ｎ比を犠
牲にしても高速応答性能の方を確保しなければいけない
ような事態も起こり得るのである。そこで、かかる不測
の事態を回避するために、マイコン６０を使用して、次
のＲｘ期間においては、必ず所定の周波数にロックして
安定するようにＰＬＬ３を動作させるために、ＰＬＬ３
が高速応答モードで動作する期間を拡張するものとして
いる。

【００４６】具体的には、図で示すように、図６と同様
に作成したＩゲート信号のデューティ幅を、システムの
要求する応答時間に従って変化させ、Ｔｘ期間にその一
部を重畳させるものとしている。このようにすれば、Ｐ
ＬＬ３ではＴｘゲート信号期間とＩゲート信号期間の重
畳する期間については高速応答モードで周波数遷移を行
わせることができるようになる。加えて、ある程度希望
ロック周波数に収束させてから低速応答モードに切り替
えるようにすることが可能となるため、比較的短時間に
ＰＬＬ３の安定状態を形成することができるようにな
る。その結果、Ｒｘ期間に対しては、ＰＬＬ３により、
安定且つ十分なＣ／Ｎ比をもった発振周波数信号が受信
回路に供給される。

【００４７】なお、Ｔｘ期間についても、同様にして、
マイコン６０により、Ｒｘ期間に入ると、ＰＬＬ４のＶ
−ＬＰＦ３が直ちに高速応答モードで動作するように制
御すれば、安定且つ十分なＣ／Ｎ比をもった発振周波数
信号が送信回路に供給される。

【００４８】

【発明の効果】以上の本発明によれば、通信スロット別
に要求される各応答時間に従い、ＰＬＬ周波数シンセサ
イザ回路における時定数回路の時定数を変化させて電圧
制御発振手段を制御できる。従って、通信スロット別に
ＰＬＬ周波数シンセサイザ回路を設けることなく、送受
信回路に対して、安定且つ十分なＣ／Ｎ比をもった発振
周波数信号を供給することができるようになり、ディジ
タル移動通信装置等の送受信性能を大幅に向上させるこ
とが可能となる。

【００４９】また、電圧制御発振手段を制御するため
に、チューニング電圧発生供給手段が発生するチューニ
ング電圧の動作時間を適宜調整することにより、ディジ
タル携帯電話のシステムのようなタイミングフォーマッ
トが短いスロット期間でもって使用される場合であって
も、素早く希望ロック周波数に収束させることができる
ようになる。

【図面の簡単な説明】

【図１】本発明にかかる周波数シンセサイザ回路の構成
を示す回路図である。

【図２】図１に示す時定数切替機能付き低域通過フィル
タ３の構成を示す回路図である。

【図３】本発明にかかる周波数シンセサイザ回路の、デ
ィジタル携帯電話システムへの第１の応用例を示す回路
図である。

【図４】スロット同期信号の構成の例を示すタイムチャ
ートである。

【図５】図３に示す時定数切替制御信号発生回路６の構
成例を示す回路図である。

【図６】図３に示す回路構成のＰＬＬ１におけるＶ−Ｌ
ＰＦ３から出力されるＶＣＯチューニング電圧の波形変
化例を示すタイムチャートである。

【図７】本発明にかかる周波数シンセサイザ回路の、デ
ィジタル携帯電話システムへの第２の応用例を示す回路
図である。

【図８】図７に示す回路構成におけるマイコン６０によ
り制御されるＰＬＬ３のＶ−ＬＰＦ３から出力されるＶ
ＣＯチューニング電圧の波形変化例を示すタイムチャー
トである。

【図９】ディジタル携帯電話システムで使用されるタイ
ミングフォーマットを示す模式図である。

【図１０】従来のディジタル携帯電話装置の送受信回路
に、３個のＰＬＬ周波数シンセサイザを使用した例を示
す回路図である。

【符号の説明】

１基準発振器２位相比較器３時定数切替機能付低域通過フィルタ４電圧制御発振器５比較分周器６時定数切替制御信号発生回路６０マイコンＮＯ３入力ＮＯＲ回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/26 - 1/40 H04B 7/26 H03L 7/107 - 7/18 H04J 1/00 - 4/00

Claims

(57)【特許請求の範囲】

【請求項１】アイドルスロットを含む複数個の通信ス
ロットを使用して時分割多重通信を行うディジタル移動
体通信装置等の送受信回路に使用される周波数シンセサ
イザ回路であって、チューニング電圧によって制御され、各通信スロットで
必要な周波数信号を発振し、送受信回路へ供給する電圧
制御発振手段と、前記電圧制御発振手段の発振する周波数信号を所定の分
周比で分周して得た分周信号の位相と、周波数遷移の基
準となる基準周波数信号の位相とを比較して、その位相
差に応じた誤差信号を発生する誤差信号発生手段と、時定数回路を備え、前記誤差信号を受信して、該誤差信
号に応じ、且つ時定数回路の時定数でもってチューニン
グ電圧を発生し、該チューニング電圧を前記電圧制御発
振手段に供給するチューニング電圧発生供給手段と、各通信スロットにおいて要求される周波数遷移時間に応
じて、前記時定数回路の時定数を切り替える制御を行う
制御手段と、を備えたことを特徴とする周波数シンセサイザ回路。
【請求項２】前記制御手段は、通信スロットの中の送
信スロット及び受信スロットについては前記時定数回路
の時定数が、各スロットが要求する値になるように、ま
た、通信スロットの中のアイドルスロットについては時
定数が、送受信の各スロットが要求する値よりも小さく
なるように時定数の切り替えを制御することを特徴とす
る請求項１記載の周波数シンセサイザ回路。
【請求項３】前記制御手段は、更に、通信スロットの
中の受信スロット及び送信スロットに入る迄の周波数遷
移に必要な所定の期間については、前記時定数回路の時
定数が、送受信の各スロットが要求する値となるように
制御することを特徴とする請求項２記載の周波数シンセ
サイザ回路。
【請求項４】前記制御手段は、更に、前記時定数回路
の時定数を通信スロットに応じて切り替えるための切替
指示信号を作成する切替指示信号作成手段を備えている
ことを特徴とする請求項１記載の周波数シンセサイザ回
路。
【請求項５】前記切替指示信号作成手段は、使用する
各通信スロット期間に対してアクティブとなるゲート信
号を元に論理演算して、切替指示信号を作成することを
特徴とする請求項４記載の周波数シンセサイザ回路。