JPH11317661A - 単カウンタ二重係数分周装置 - Google Patents
単カウンタ二重係数分周装置Info
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- JPH11317661A JPH11317661A JP11011233A JP1123399A JPH11317661A JP H11317661 A JPH11317661 A JP H11317661A JP 11011233 A JP11011233 A JP 11011233A JP 1123399 A JP1123399 A JP 1123399A JP H11317661 A JPH11317661 A JP H11317661A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
-
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 １期間に２回プログラミングされる二重係数
プログラマブル分周器を提供する。 【解決手段】 単カウンタ二重係数分周器装置４００
は、分周器システム入力５００におけるRF入力信号と、
プログラマブル・カウンタ５１０によって生成される係
数制御５１６を受信するよう構築されるプログラマブル
分周器５０８の分割値を設定して、プログラマブル分周
器出力５１４において被分割信号を生成する。スイッチ
５１２は、プログラム命令入力５０４（５０６）におい
てプログラム命令を、受信し、計数制御５１８を生成す
るよう構築される。プログラマブル・カウンタ５１０
は、プログラマブル分周器出力５１４に現れる被分割信
号と計数制御５１８を受信し、プログラマブル・カウン
タ５１０の計数値を設定する。プログラマブル分周器出
力５１４に現れる被分割信号の期間を計数して、分周器
システム出力５０２において出力分割信号を生成する。
プログラマブル分周器を提供する。 【解決手段】 単カウンタ二重係数分周器装置４００
は、分周器システム入力５００におけるRF入力信号と、
プログラマブル・カウンタ５１０によって生成される係
数制御５１６を受信するよう構築されるプログラマブル
分周器５０８の分割値を設定して、プログラマブル分周
器出力５１４において被分割信号を生成する。スイッチ
５１２は、プログラム命令入力５０４（５０６）におい
てプログラム命令を、受信し、計数制御５１８を生成す
るよう構築される。プログラマブル・カウンタ５１０
は、プログラマブル分周器出力５１４に現れる被分割信
号と計数制御５１８を受信し、プログラマブル・カウン
タ５１０の計数値を設定する。プログラマブル分周器出
力５１４に現れる被分割信号の期間を計数して、分周器
システム出力５０２において出力分割信号を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に二重係数分周器
システム（dual modulus divider system）に関し、さ
らに詳しくは、単一のプログラマブル・カウンタを用い
て二重係数分周を行うための方法および装置に関する。
システム（dual modulus divider system）に関し、さ
らに詳しくは、単一のプログラマブル・カウンタを用い
て二重係数分周を行うための方法および装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】位相
ロック・ループ（PLL：phase-locked loop）周波数合成
は、電圧制御発振器（VCO: voltage controlled oscill
ator）から多くの関連信号のうちの１つを生成するため
の周知の技術である。単ループPLLにおいては、VCOから
の出力信号がプログラマブル分周器に結合され、分周器
は特定の数で分割して分周信号を提供する。分周信号は
位相検出器に与えられ、検出器は分周信号を他の固定周
波数発振器からの基準信号と比較する。基準信号は、時
間および環境変化に関する周波数の安定性について選択
されることが多い。分周信号と基準信号との間に位相差
は、位相検出器からの出力となり、この出力がチャージ
・ポンプによって電荷に変換されて、ループ・フィルタ
を通じて結合され、修正信号を生成する。次に、修正信
号はVCOからの出力信号が周波数において変化するよう
にVCOに与えられるので、分周信号と基準信号との間の
位相誤差が最小限に抑えられる。
ロック・ループ（PLL：phase-locked loop）周波数合成
は、電圧制御発振器（VCO: voltage controlled oscill
ator）から多くの関連信号のうちの１つを生成するため
の周知の技術である。単ループPLLにおいては、VCOから
の出力信号がプログラマブル分周器に結合され、分周器
は特定の数で分割して分周信号を提供する。分周信号は
位相検出器に与えられ、検出器は分周信号を他の固定周
波数発振器からの基準信号と比較する。基準信号は、時
間および環境変化に関する周波数の安定性について選択
されることが多い。分周信号と基準信号との間に位相差
は、位相検出器からの出力となり、この出力がチャージ
・ポンプによって電荷に変換されて、ループ・フィルタ
を通じて結合され、修正信号を生成する。次に、修正信
号はVCOからの出力信号が周波数において変化するよう
にVCOに与えられるので、分周信号と基準信号との間の
位相誤差が最小限に抑えられる。
【０００３】無線周波数（RF）においては、分周はさら
に難しくなり、結果として、より高い消費電力を代償と
してより高い周波数性能が達成される。携帯通信システ
ムなどの用途においては、消費電力が高くなると、次の
バッテリ再充電が必要になるまでの通話時間と待ち受け
時間とが短くなる。
に難しくなり、結果として、より高い消費電力を代償と
してより高い周波数性能が達成される。携帯通信システ
ムなどの用途においては、消費電力が高くなると、次の
バッテリ再充電が必要になるまでの通話時間と待ち受け
時間とが短くなる。
【０００４】分周器の周波数性能要件を下げるための方
法として、分周プロセスを分配することがある。分配さ
れた分周システムは、RF周波数で動作する第１分周器
と、より低い被分割周波数で動作する第２分周器とを有
する。たとえば、必要とされる総分周NTが１８９である
場合、まず因数７でRF信号を分割し、次に因数２７で結
果として得られる信号を分割することにより、分周を行
うことができる。そのため、出力分割信号の総分周は次
のようになる： NT＝（第１分割因数）＊（第２分割因数）＝（７）＊
（２７）＝１８９ 分周を分配することにより、第１分割プロセスのみをRF
入力信号で動作させればよい。第２分周器の周波数性能
要件が緩和されるので、結果的に電力の節約となる。
法として、分周プロセスを分配することがある。分配さ
れた分周システムは、RF周波数で動作する第１分周器
と、より低い被分割周波数で動作する第２分周器とを有
する。たとえば、必要とされる総分周NTが１８９である
場合、まず因数７でRF信号を分割し、次に因数２７で結
果として得られる信号を分割することにより、分周を行
うことができる。そのため、出力分割信号の総分周は次
のようになる： NT＝（第１分割因数）＊（第２分割因数）＝（７）＊
（２７）＝１８９ 分周を分配することにより、第１分割プロセスのみをRF
入力信号で動作させればよい。第２分周器の周波数性能
要件が緩和されるので、結果的に電力の節約となる。
【０００５】シンセサイザにより生成されるRF信号は、
分周器システムの全体分割数NTに関連する。生成される
RF信号の周波数を変更するためには、シンセサイザをプ
ログラミング可能（プログラマブル）としなければなら
ない。このプログラミング可能性は、一部には、分周器
システムの第１および第２分周器をプログラマブルとす
ることにより得られる。
分周器システムの全体分割数NTに関連する。生成される
RF信号の周波数を変更するためには、シンセサイザをプ
ログラミング可能（プログラマブル）としなければなら
ない。このプログラミング可能性は、一部には、分周器
システムの第１および第２分周器をプログラマブルとす
ることにより得られる。
【０００６】無線電話で用いるのに適した従来の二重係
数分周器システムの基本的構造を図１のブロック図に示
す。従来の二重係数分周器システム１５０は、分周器シ
ステム入力１００を有するプログラマブル分周器１０８
を利用する。プログラマブル分周器の出力１１４に現れ
る被分割信号は、第１カウンタ１１０および第２カウン
タ１１２に送られる。第１カウンタ１１０は第１プログ
ラム命令入力１０６を有して、第１カウンタ１１０を第
１カウンタ値「Ａ」に設定する。第２カウンタ１１２
は、第１プログラム命令入力１０４を有して、第２カウ
ンタ１１２を第２カウンタ値「Ｂ」に設定する。第１カ
ウンタ１１０は、分割（係数）制御１１６をプログラマ
ブル分周器１０８に提供して、プログラマブル分周器１
０８の分割値を設定する。第２カウンタ１１２は、分周
器システム出力１０２を有するように構築される。全体
分配分周プロセスの第１高周波数分割機能は、プログラ
マブル分周器１０８で得られる。全体分配分周プロセス
の第２のより低周波数の分割機能は、第１カウンタ１１
０および第２カウンタ１１２を利用することにより得ら
れる。
数分周器システムの基本的構造を図１のブロック図に示
す。従来の二重係数分周器システム１５０は、分周器シ
ステム入力１００を有するプログラマブル分周器１０８
を利用する。プログラマブル分周器の出力１１４に現れ
る被分割信号は、第１カウンタ１１０および第２カウン
タ１１２に送られる。第１カウンタ１１０は第１プログ
ラム命令入力１０６を有して、第１カウンタ１１０を第
１カウンタ値「Ａ」に設定する。第２カウンタ１１２
は、第１プログラム命令入力１０４を有して、第２カウ
ンタ１１２を第２カウンタ値「Ｂ」に設定する。第１カ
ウンタ１１０は、分割（係数）制御１１６をプログラマ
ブル分周器１０８に提供して、プログラマブル分周器１
０８の分割値を設定する。第２カウンタ１１２は、分周
器システム出力１０２を有するように構築される。全体
分配分周プロセスの第１高周波数分割機能は、プログラ
マブル分周器１０８で得られる。全体分配分周プロセス
の第２のより低周波数の分割機能は、第１カウンタ１１
０および第２カウンタ１１２を利用することにより得ら
れる。
【０００７】プログラマブル分周器１０８は、２つのプ
ログラマブル分周値（二重係数）を有するように構築さ
れる。第１分割値はＰ＋１であり、第１分割値はＰであ
る。ただしＰは所定の数である。第１カウンタ１１０
は、第１プログラム命令入力１０６において第１プログ
ラム命令を受信し、第２カウンタ１１２は第２プログラ
ム命令入力１０４で第２プログラム命令を受信する。プ
ログラマブル分周器変数Ｐのプログラミングを、第１カ
ウンタ１１０および第２カウンタ１１２のプログラミン
グと平行して行うと、必要とされる全体の分割率NTのプ
ログラミングが行われる。
ログラマブル分周値（二重係数）を有するように構築さ
れる。第１分割値はＰ＋１であり、第１分割値はＰであ
る。ただしＰは所定の数である。第１カウンタ１１０
は、第１プログラム命令入力１０６において第１プログ
ラム命令を受信し、第２カウンタ１１２は第２プログラ
ム命令入力１０４で第２プログラム命令を受信する。プ
ログラマブル分周器変数Ｐのプログラミングを、第１カ
ウンタ１１０および第２カウンタ１１２のプログラミン
グと平行して行うと、必要とされる全体の分割率NTのプ
ログラミングが行われる。
【０００８】係数制御１１６は、プログラマブル分周器
１０８を第１分割値Ｐ＋１に設定する。プログラマブル
分周器１０８は、次に分周器システム入力１００に現れ
るRF入力信号を第１分割値Ｐ＋１で分割する。第１カウ
ンタ１１０は、プログラマブル分周器出力１１４に現れ
る被分割信号の期間を計数する。第１カウンタ１１０が
プログラマブル分周器出力１１４に現れる被分割信号の
Ａ期間を計数すると、第１カウンタ１１０は係数制御１
１６を用いて、第１分周器１０８をその第２分割値Ｐに
設定する。プログラマブル分周器１０８は、分周器シス
テム入力１００に現れるRF入力信号を第２分割値Ｐで分
割し、第２カウンタ１１２はプログラマブル分周器出力
１１４に現れる被分割信号の期間を計数する。第２カウ
ンタ１１２がプログラマブル分周器出力１１４に現れる
被分割信号のＮ−Ａの追加期間を計数すると、全体分割
値NTが得られる。最終的な出力分割信号が分周器システ
ム出力１０２に生成される。かくして、総分割率NTは、
次により定義される： NT＝ＰＮ＋Ａ 第２カウンタ１１２は、マスタ・カウンタである。第２
カウンタ１１２が０００など、最終値まで全面的に減分
すると、従来の二重係数分周器システム１５０内のすべ
てが再プログラミングされる。分周器システム出力１０
２に現れる出力分割信号の１つの期間は、１つのプログ
ラミング・サイクルを表す。第１カウンタ１１０の計数
値Ａまでと、第２カウンタの計数値Ｎまでの初期プログ
ラミングを終えると、１つのプログラミング・サイクル
の間にはそれ以上のプログラミングは実行されない。
１０８を第１分割値Ｐ＋１に設定する。プログラマブル
分周器１０８は、次に分周器システム入力１００に現れ
るRF入力信号を第１分割値Ｐ＋１で分割する。第１カウ
ンタ１１０は、プログラマブル分周器出力１１４に現れ
る被分割信号の期間を計数する。第１カウンタ１１０が
プログラマブル分周器出力１１４に現れる被分割信号の
Ａ期間を計数すると、第１カウンタ１１０は係数制御１
１６を用いて、第１分周器１０８をその第２分割値Ｐに
設定する。プログラマブル分周器１０８は、分周器シス
テム入力１００に現れるRF入力信号を第２分割値Ｐで分
割し、第２カウンタ１１２はプログラマブル分周器出力
１１４に現れる被分割信号の期間を計数する。第２カウ
ンタ１１２がプログラマブル分周器出力１１４に現れる
被分割信号のＮ−Ａの追加期間を計数すると、全体分割
値NTが得られる。最終的な出力分割信号が分周器システ
ム出力１０２に生成される。かくして、総分割率NTは、
次により定義される： NT＝ＰＮ＋Ａ 第２カウンタ１１２は、マスタ・カウンタである。第２
カウンタ１１２が０００など、最終値まで全面的に減分
すると、従来の二重係数分周器システム１５０内のすべ
てが再プログラミングされる。分周器システム出力１０
２に現れる出力分割信号の１つの期間は、１つのプログ
ラミング・サイクルを表す。第１カウンタ１１０の計数
値Ａまでと、第２カウンタの計数値Ｎまでの初期プログ
ラミングを終えると、１つのプログラミング・サイクル
の間にはそれ以上のプログラミングは実行されない。
【０００９】図２は、全体分割率NTが１７に設定され、
第１カウンタ１１０がＡ＝３の計数値に設定され、第２
カウンタ１１２がＮ＝７の計数値に設定され、Ｐ＝２の
場合に起こる波形の一例である。時刻２１２において、
第１カウンタ１１０および第２カウンタ１１２は、それ
ぞれ、値Ａ，Ｎにプログラミングされる。さらに、時刻
２１２において、第１カウンタ１１０は係数制御信号２
０８をプログラマブル分周器１０８に送る。プログラマ
ブル分周器１０８は、次にRF入力信号２００をＰ＋１＝
３の因数で分割し、第１カウンタ１１０は被分割信号２
０２のＡ＝３期間を計数する。第１カウンタ信号２０４
は、第１カウンタ１１０の減分値を表す。第２カウンタ
１１２もその値の減分を開始するが、第１カウンタ１１
０がその値を減分する間は、第２カウンタ１１２は分割
プロセスには貢献しない。第２カウンタ信号２０６は、
第２カウンタ１１２の減分値を表す。第１カウンタ１１
０が時刻２１４において、全面的に減分すると、係数制
御信号２０８はプログラマブル分周器１０８をＰ＝２の
分割値に設定する。第２カウンタ１１２は、次に被分割
信号２０２のＮ−Ａ＝４の追加期間を計数して、分周器
システム出力１０２において出力分割信号２０１を生成
する。第２カウンタ１１２が時刻２１６において全面的
に減分すると、分周器システム内のすべてが再プログラ
ミングされる。
第１カウンタ１１０がＡ＝３の計数値に設定され、第２
カウンタ１１２がＮ＝７の計数値に設定され、Ｐ＝２の
場合に起こる波形の一例である。時刻２１２において、
第１カウンタ１１０および第２カウンタ１１２は、それ
ぞれ、値Ａ，Ｎにプログラミングされる。さらに、時刻
２１２において、第１カウンタ１１０は係数制御信号２
０８をプログラマブル分周器１０８に送る。プログラマ
ブル分周器１０８は、次にRF入力信号２００をＰ＋１＝
３の因数で分割し、第１カウンタ１１０は被分割信号２
０２のＡ＝３期間を計数する。第１カウンタ信号２０４
は、第１カウンタ１１０の減分値を表す。第２カウンタ
１１２もその値の減分を開始するが、第１カウンタ１１
０がその値を減分する間は、第２カウンタ１１２は分割
プロセスには貢献しない。第２カウンタ信号２０６は、
第２カウンタ１１２の減分値を表す。第１カウンタ１１
０が時刻２１４において、全面的に減分すると、係数制
御信号２０８はプログラマブル分周器１０８をＰ＝２の
分割値に設定する。第２カウンタ１１２は、次に被分割
信号２０２のＮ−Ａ＝４の追加期間を計数して、分周器
システム出力１０２において出力分割信号２０１を生成
する。第２カウンタ１１２が時刻２１６において全面的
に減分すると、分周器システム内のすべてが再プログラ
ミングされる。
【００１０】出力分割信号２１０の１つの期間は、１つ
のプログラミング・サイクルを表す。第１カウンタ１１
０を計数値Ａに、第２カウンタ１１２を計数値Ｎに初期
プログラミングすると、１つのプログラミング・サイク
ルの間はそれ以上のプログラミングは実行されない。
のプログラミング・サイクルを表す。第１カウンタ１１
０を計数値Ａに、第２カウンタ１１２を計数値Ｎに初期
プログラミングすると、１つのプログラミング・サイク
ルの間はそれ以上のプログラミングは実行されない。
【００１１】従来の二重係数分周器システムにはいくつ
かの欠点がある。第１の欠点は、第１カウンタ１１０と
第２カウンタ１１２が常にアクティブであるために、不
必要な電力が消費されることである。たとえば、第１カ
ウンタ１１０が被分割信号２０２の期間を計数すると、
第２カウンタ１１２は依然としてアクティブでその値を
減分する。第２の欠点は、分周器システム出力１０２に
おける最終的な出力分割信号２１０が５０％よりはるか
に小さいデューティ・サイクルを有することである。そ
のために、それに起因する出力分割信号２１０は、出力
分割信号２１０をさらに処理しなければならない回路構
成の帯域幅要件を増大させる。第３の欠点は、２つの別
々カウンタを必要とするために、分周器システム全体の
寸法と消費電力とが増大することである。携帯通信シス
テムにおいては、使用と取扱を容易にするために寸法を
最小限に抑え、製造コストを下げることが望ましい。第
４の欠点は、第１カウンタ１１０のＡ計数値が常に第２
カウンタ１１２のＮ計数値よりも小さくなければならな
いことである。ＡがＮよりも大きいと、第２カウンタ１
１２は全面的に減分して、システムは第１カウンタ１１
０が減分を終了する前にリセットされることになる。
かの欠点がある。第１の欠点は、第１カウンタ１１０と
第２カウンタ１１２が常にアクティブであるために、不
必要な電力が消費されることである。たとえば、第１カ
ウンタ１１０が被分割信号２０２の期間を計数すると、
第２カウンタ１１２は依然としてアクティブでその値を
減分する。第２の欠点は、分周器システム出力１０２に
おける最終的な出力分割信号２１０が５０％よりはるか
に小さいデューティ・サイクルを有することである。そ
のために、それに起因する出力分割信号２１０は、出力
分割信号２１０をさらに処理しなければならない回路構
成の帯域幅要件を増大させる。第３の欠点は、２つの別
々カウンタを必要とするために、分周器システム全体の
寸法と消費電力とが増大することである。携帯通信シス
テムにおいては、使用と取扱を容易にするために寸法を
最小限に抑え、製造コストを下げることが望ましい。第
４の欠点は、第１カウンタ１１０のＡ計数値が常に第２
カウンタ１１２のＮ計数値よりも小さくなければならな
いことである。ＡがＮよりも大きいと、第２カウンタ１
１２は全面的に減分して、システムは第１カウンタ１１
０が減分を終了する前にリセットされることになる。
【００１２】従来の用途のある既知の文献において、従
来技術は、プレローダブル（予めローディング可能な）
・バイナリ・リップル・カウンタを利用する二重係数プ
ログラマブル分周器を開示する。この装置は、計数値Ｎ
１をプレローダブル・バイナリ・カウンタに予めロード
するが、比較値Ｎ２も比較器内に予めロードする。プレ
スケーラは入力信号を第１分割値で分割し、プレローダ
ブル・カウンタが、プレスケーラにより生成される第１
被分割信号の期間を計数する。比較器が比較値を検出す
ると、プレスケーラは第２分割値に設定され、プレロー
ダブル・カウンタは第２被分割信号の残りの期間数を計
数する。
来技術は、プレローダブル（予めローディング可能な）
・バイナリ・リップル・カウンタを利用する二重係数プ
ログラマブル分周器を開示する。この装置は、計数値Ｎ
１をプレローダブル・バイナリ・カウンタに予めロード
するが、比較値Ｎ２も比較器内に予めロードする。プレ
スケーラは入力信号を第１分割値で分割し、プレローダ
ブル・カウンタが、プレスケーラにより生成される第１
被分割信号の期間を計数する。比較器が比較値を検出す
ると、プレスケーラは第２分割値に設定され、プレロー
ダブル・カウンタは第２被分割信号の残りの期間数を計
数する。
【００１３】プレローダブル・カウンタと比較器とは、
完全な分周期間の間に１回しかロードされないので、Ｎ
１はＮ２よりも小さくなければならないという制約が起
こる。このような制約のために、最終的な被分割信号デ
ューティ・サイクルは５０％に近づかないことがある。
また、この制約のためにプレローダブル・カウンタを構
築するために必要なフリップフロップの数が増大する。
別の欠点は、プレローダブル・カウンタと比較器の構成
を用いることによって、装置の周波数性能が制約される
ことである。これは、低電流リップル・カウンタが装置
内のすべてのビットを比較機能が実行される前に固定し
なければならないという制約を課すためである。また、
比較器は組合せ論理を利用し、そのために装置の周波数
性能がさらに制限される。比較器と、比較器を装置にリ
ンクするために必要とされる追加の論理回路構成も装置
全体の寸法を増大させる。
完全な分周期間の間に１回しかロードされないので、Ｎ
１はＮ２よりも小さくなければならないという制約が起
こる。このような制約のために、最終的な被分割信号デ
ューティ・サイクルは５０％に近づかないことがある。
また、この制約のためにプレローダブル・カウンタを構
築するために必要なフリップフロップの数が増大する。
別の欠点は、プレローダブル・カウンタと比較器の構成
を用いることによって、装置の周波数性能が制約される
ことである。これは、低電流リップル・カウンタが装置
内のすべてのビットを比較機能が実行される前に固定し
なければならないという制約を課すためである。また、
比較器は組合せ論理を利用し、そのために装置の周波数
性能がさらに制限される。比較器と、比較器を装置にリ
ンクするために必要とされる追加の論理回路構成も装置
全体の寸法を増大させる。
【００１４】従来の用途の別の既知の文献においては、
従来技術は、まずＡ計数値をロードし、次にＢ計数値を
順次ロードする単独のプログラマブル・カウンタを利用
する二重係数プログラマブル分周器を開示する。この装
置は、Ａ計数値をロードし、係数制御がプレスケーラを
第１分割値に設定する。カウンタがその最終値に到達す
ると、係数制御はプレスケーラを第２分割値に設定し、
装置はＢ計数値をロードする。この従来技術の方法で
は、係数制御信号も最終的な出力分割信号となる。
従来技術は、まずＡ計数値をロードし、次にＢ計数値を
順次ロードする単独のプログラマブル・カウンタを利用
する二重係数プログラマブル分周器を開示する。この装
置は、Ａ計数値をロードし、係数制御がプレスケーラを
第１分割値に設定する。カウンタがその最終値に到達す
ると、係数制御はプレスケーラを第２分割値に設定し、
装置はＢ計数値をロードする。この従来技術の方法で
は、係数制御信号も最終的な出力分割信号となる。
【００１５】この方法には２つの大きな欠点がある。第
１に、出力分割信号も係数制御信号であるので、Ａまた
はＢ値を等しくゼロにプログラミングすることができな
い。Ａ計数値またはＢ計数値のいずれか一方をゼロにプ
ログラミングするという能力は、装置が使用される多く
の用途に関して極めて望ましく、そのためにＡまたはＢ
計数値を等しくゼロにプログラミングすることができな
いということは、システムを大幅に制約する。第２に、
装置内の時間的遅延に関する重大経路は、プレスケーラ
の出力から、バイナリ・カウンタの出力，選択フリップ
フロップの出力へと続き、最終的にＡまたはＢの計数値
の選択と選択された値のバイナリ・カウンタへのローデ
ィングへと続く。この時間的遅延により、最大速度が遅
くなり、装置の電力散逸が増大する。それ故に、時間的
遅延に関して重大経路を回避すると、単カウンタ二重係
数システムの速度が増し、消費電力も大幅に下がる。
１に、出力分割信号も係数制御信号であるので、Ａまた
はＢ値を等しくゼロにプログラミングすることができな
い。Ａ計数値またはＢ計数値のいずれか一方をゼロにプ
ログラミングするという能力は、装置が使用される多く
の用途に関して極めて望ましく、そのためにＡまたはＢ
計数値を等しくゼロにプログラミングすることができな
いということは、システムを大幅に制約する。第２に、
装置内の時間的遅延に関する重大経路は、プレスケーラ
の出力から、バイナリ・カウンタの出力，選択フリップ
フロップの出力へと続き、最終的にＡまたはＢの計数値
の選択と選択された値のバイナリ・カウンタへのローデ
ィングへと続く。この時間的遅延により、最大速度が遅
くなり、装置の電力散逸が増大する。それ故に、時間的
遅延に関して重大経路を回避すると、単カウンタ二重係
数システムの速度が増し、消費電力も大幅に下がる。
【００１６】従って、最終的な出力分割信号の１期間の
間に２回プログラミングされるカウンタを１つだけ利用
する二重係数プログラマブル分周器システムが必要とさ
れる。単カウンタ二重係数分周器システムは、Ａおよび
Ｂ計数値をゼロにプログラミングする能力を持たねばな
らない。また、周波数性能を増大させ、さらに電力散逸
を削減するためにも、単カウンタ二重係数分周器システ
ム内の重大タイミング経路を回避する必要がある。ま
た、比較器回路と、比較器インタフェースに必要な関連
する追加の論理回路構成とを含まない二重係数プログラ
マブル分周器システムがさらに必要とされる。この結
果、消費電力と面積が節約され、周波数性能が増大し、
ＡがＮよりも小さくなければならないという制約がなく
なり、ＡおよびＮがゼロよりも大きくなければならない
という制約がなくなることになる。また、５０％に近い
デューティ・サイクルを有する出力分割信号が得られ
る。
間に２回プログラミングされるカウンタを１つだけ利用
する二重係数プログラマブル分周器システムが必要とさ
れる。単カウンタ二重係数分周器システムは、Ａおよび
Ｂ計数値をゼロにプログラミングする能力を持たねばな
らない。また、周波数性能を増大させ、さらに電力散逸
を削減するためにも、単カウンタ二重係数分周器システ
ム内の重大タイミング経路を回避する必要がある。ま
た、比較器回路と、比較器インタフェースに必要な関連
する追加の論理回路構成とを含まない二重係数プログラ
マブル分周器システムがさらに必要とされる。この結
果、消費電力と面積が節約され、周波数性能が増大し、
ＡがＮよりも小さくなければならないという制約がなく
なり、ＡおよびＮがゼロよりも大きくなければならない
という制約がなくなることになる。また、５０％に近い
デューティ・サイクルを有する出力分割信号が得られ
る。
【００１７】
【実施例】単カウンタ二重係数分周器装置は、入力信号
とプログラム命令とを受け取る。プログラム命令は、プ
ログラマブル・カウンタを第１計数値および第２計数値
に設定する。プログラマブル・カウンタは、係数制御を
プログラマブル分周器に与えて、第１分割値を設定す
る。入力信号は、プログラマブル分周器により分割さ
れ、プログラマブル・カウンタは被分割信号の第１計数
値期間を計数する。次に、プログラマブル・カウンタ
は、係数制御をプログラマブル分周器に与えて、第２分
割値を設定する。入力信号は、プログラマブル分周器に
より分割され、プログラマブル・カウンタが被分割信号
の第２計数値期間を計数する。総分割率が得られて、最
終出力分割信号がプログラマブル・カウンタから生成さ
れる。
とプログラム命令とを受け取る。プログラム命令は、プ
ログラマブル・カウンタを第１計数値および第２計数値
に設定する。プログラマブル・カウンタは、係数制御を
プログラマブル分周器に与えて、第１分割値を設定す
る。入力信号は、プログラマブル分周器により分割さ
れ、プログラマブル・カウンタは被分割信号の第１計数
値期間を計数する。次に、プログラマブル・カウンタ
は、係数制御をプログラマブル分周器に与えて、第２分
割値を設定する。入力信号は、プログラマブル分周器に
より分割され、プログラマブル・カウンタが被分割信号
の第２計数値期間を計数する。総分割率が得られて、最
終出力分割信号がプログラマブル・カウンタから生成さ
れる。
【００１８】本発明の好適な実施例は、無線電話のシン
セサイザに内蔵される単カウンタ二重係数分周器装置を
企図する。図３は、無線電話通信システム３００のブロ
ック図を示す。無線電話通信システム３００は、遠隔ト
ランシーバ３０２と、無線電話３０４など１つ以上の無
線電話とを備える。遠隔トランシーバ３０２は、固定さ
れた地域内で無線電話との間にRF信号を送受信する。
セサイザに内蔵される単カウンタ二重係数分周器装置を
企図する。図３は、無線電話通信システム３００のブロ
ック図を示す。無線電話通信システム３００は、遠隔ト
ランシーバ３０２と、無線電話３０４など１つ以上の無
線電話とを備える。遠隔トランシーバ３０２は、固定さ
れた地域内で無線電話との間にRF信号を送受信する。
【００１９】無線電話３０４は、地域内にある無線電話
などの電話であり、アンテナ３０６，送信機３０８，受
信機３１０，制御論理３１２，シンセサイザ３１４およ
びユーザ・インタフェース３１６を備える。無線電話３
０４は、アンテナ３０６を介してデータを含むRF信号を
検出し、被検出RF信号を生成する。受信機３１０は、ア
ンテナ３０６に結合されて、被検出RF信号を電気的ベー
スバンド信号に変換し、電気的ベースバンド信号を復調
し、自動周波数制御情報を含むデータを回復し、そのデ
ータを制御論理３１２に出力する。制御論理３１２は、
データをユーザ・インタフェース３１６が使用するため
に認知可能な音声またはデータ情報にフォーマットす
る。ユーザ・インタフェース３１６は、被受信情報また
は音声をユーザに通信する。通常、ユーザ・インタフェ
ース３１６には、マイクロフォン，スピーカ，ディスプ
レイおよびキーパッドが含まれる。
などの電話であり、アンテナ３０６，送信機３０８，受
信機３１０，制御論理３１２，シンセサイザ３１４およ
びユーザ・インタフェース３１６を備える。無線電話３
０４は、アンテナ３０６を介してデータを含むRF信号を
検出し、被検出RF信号を生成する。受信機３１０は、ア
ンテナ３０６に結合されて、被検出RF信号を電気的ベー
スバンド信号に変換し、電気的ベースバンド信号を復調
し、自動周波数制御情報を含むデータを回復し、そのデ
ータを制御論理３１２に出力する。制御論理３１２は、
データをユーザ・インタフェース３１６が使用するため
に認知可能な音声またはデータ情報にフォーマットす
る。ユーザ・インタフェース３１６は、被受信情報また
は音声をユーザに通信する。通常、ユーザ・インタフェ
ース３１６には、マイクロフォン，スピーカ，ディスプ
レイおよびキーパッドが含まれる。
【００２０】情報を含むRF信号を、無線電話３０４から
遠隔トランシーバ３０２に送信するために、ユーザ・イ
ンタフェース３１６はユーザ入力データを制御論理３１
２に送る。制御論理３１２は、通常、マイクロプロセッ
サ，メモリ，クロック発生器および電力増幅器制御回路
を含む。制御論理３１２は、ユーザ・インタフェース３
１６から得られた情報をフォーマットして、送信機３０
８に送り、RF被変調信号に変換する。送信機３０８は、
RF被変調信号をアンテナ３０６に送り、遠隔トランシー
バ３０２に送信する。
遠隔トランシーバ３０２に送信するために、ユーザ・イ
ンタフェース３１６はユーザ入力データを制御論理３１
２に送る。制御論理３１２は、通常、マイクロプロセッ
サ，メモリ，クロック発生器および電力増幅器制御回路
を含む。制御論理３１２は、ユーザ・インタフェース３
１６から得られた情報をフォーマットして、送信機３０
８に送り、RF被変調信号に変換する。送信機３０８は、
RF被変調信号をアンテナ３０６に送り、遠隔トランシー
バ３０２に送信する。
【００２１】シンセサイザ３１４は、受信機３１０およ
び送信機３０８に、適切な周波数に同調した信号を提供
して、データおよび情報の送受信を可能にする。動作周
波数のチャネルなどトランシーバ機能に対する制御が制
御回路３１２により行われ、一部は、シンセサイザ・プ
ログラム命令としてシンセサイザ３１４に与えられる。
シンセサイザ・プログラム命令の一部は、計数制御を含
む。
び送信機３０８に、適切な周波数に同調した信号を提供
して、データおよび情報の送受信を可能にする。動作周
波数のチャネルなどトランシーバ機能に対する制御が制
御回路３１２により行われ、一部は、シンセサイザ・プ
ログラム命令としてシンセサイザ３１４に与えられる。
シンセサイザ・プログラム命令の一部は、計数制御を含
む。
【００２２】単カウンタ二重係数分周器装置４００を採
用するシンセサイザ３１４の基本的なブロック図を図４
に示す。シンセサイザ３１４に関する制御論理３１２か
らのプログラム命令は、シンセサイザ制御ポート４２０
において入力される。VCO４０４により生成されるRF信
号は、入力信号として単カウンタ二重係数分周器装置４
００に結合され、総分割率NTにより分割される。その結
果として得られる出力分割信号が位相検出器４１０に与
えられ、位相検出器４１０は出力分割信号を基準発振器
４１２からの基準信号と比較する。位相検出器４１０の
出力は、チャージ・ポンプ４０８により電荷に変換さ
れ、ループ・フィルタ４０６を通じて結合されて、VCO
４０４の修正信号を生成する。
用するシンセサイザ３１４の基本的なブロック図を図４
に示す。シンセサイザ３１４に関する制御論理３１２か
らのプログラム命令は、シンセサイザ制御ポート４２０
において入力される。VCO４０４により生成されるRF信
号は、入力信号として単カウンタ二重係数分周器装置４
００に結合され、総分割率NTにより分割される。その結
果として得られる出力分割信号が位相検出器４１０に与
えられ、位相検出器４１０は出力分割信号を基準発振器
４１２からの基準信号と比較する。位相検出器４１０の
出力は、チャージ・ポンプ４０８により電荷に変換さ
れ、ループ・フィルタ４０６を通じて結合されて、VCO
４０４の修正信号を生成する。
【００２３】単カウンタ二重係数分周器装置４００を図
５に図示する。この装置は、一般的に、プログラマブル
分周器５０８と、プログラマブル・カウンタ５１０と、
ここではスイッチ５１２として図示される計数値生成手
段と、リタイマおよびクロック生成回路５９１とによっ
て構成される。VCO４０４により生成されるRF入力信号
は、分周器システム入力５００を通じてプログラマブル
分周器５０８に与えられる。スイッチ５１２は、第１プ
ログラム命令入力５０４における第１プログラム命令
と、第２プログラム命令入力５０６における第２プログ
ラム命令とを受信し、分周器システム出力５０２に現れ
る出力分割信号に応答して計数制御５１８を生成するよ
う構築される。代替の実施例においては、スイッチ５１
２は、マルチプレクサによって構成される。
５に図示する。この装置は、一般的に、プログラマブル
分周器５０８と、プログラマブル・カウンタ５１０と、
ここではスイッチ５１２として図示される計数値生成手
段と、リタイマおよびクロック生成回路５９１とによっ
て構成される。VCO４０４により生成されるRF入力信号
は、分周器システム入力５００を通じてプログラマブル
分周器５０８に与えられる。スイッチ５１２は、第１プ
ログラム命令入力５０４における第１プログラム命令
と、第２プログラム命令入力５０６における第２プログ
ラム命令とを受信し、分周器システム出力５０２に現れ
る出力分割信号に応答して計数制御５１８を生成するよ
う構築される。代替の実施例においては、スイッチ５１
２は、マルチプレクサによって構成される。
【００２４】計数制御５１８がプログラマブル・カウン
タ５１０の第２入力５１９に送られ、プログラマブル・
カウンタ５１０の計数値を設定する。プログラマブル・
カウンタ５１０の被計数信号出力は、線路５３０により
ラッチ５３２に結合される。ラッチ５３２の出力は、線
路５３４により第１ANDゲート５３６の第１入力５４３
と、プログラマブル・カウンタ５１０の第３入力５４０
と、第２ANDゲート５４４の反転第１入力５７０とに結
合される。プログラマブル分周器出力５１４において生
成される被分割信号は、プログラマブル・カウンタ５１
０の第１入力５７２と、第１ANDゲート５３６の第２入
力５５０と、ラッチ５３２の反転クロック入力５７４と
与えられる。
タ５１０の第２入力５１９に送られ、プログラマブル・
カウンタ５１０の計数値を設定する。プログラマブル・
カウンタ５１０の被計数信号出力は、線路５３０により
ラッチ５３２に結合される。ラッチ５３２の出力は、線
路５３４により第１ANDゲート５３６の第１入力５４３
と、プログラマブル・カウンタ５１０の第３入力５４０
と、第２ANDゲート５４４の反転第１入力５７０とに結
合される。プログラマブル分周器出力５１４において生
成される被分割信号は、プログラマブル・カウンタ５１
０の第１入力５７２と、第１ANDゲート５３６の第２入
力５５０と、ラッチ５３２の反転クロック入力５７４と
与えられる。
【００２５】第１ANDゲート５３６の出力は、プログラ
マブル・カウンタ５１０の第４入力５４６とトグル・フ
リップフロップ５４０のクロック入力５５２とに結合さ
れる。トグル・フリップフロップ５４０の出力５６２
は、第２ANDゲート５４４の第２入力５４２に結合され
る。トグル・フリップフロップ５４０の被反転出力５７
１は、スイッチ５１２，トグル・フリップフロップ５４
０の入力５６０および分周器システム出力５０２に結合
される。最終出力分割信号が分周器システム出力５０２
において生成される。第２ANDゲート５４４は、係数制
御５１６を生成し、これがプログラマブル分周器５０８
に与えられて、プログラマブル分周器５０８のプログラ
マブル分割値を選択する。
マブル・カウンタ５１０の第４入力５４６とトグル・フ
リップフロップ５４０のクロック入力５５２とに結合さ
れる。トグル・フリップフロップ５４０の出力５６２
は、第２ANDゲート５４４の第２入力５４２に結合され
る。トグル・フリップフロップ５４０の被反転出力５７
１は、スイッチ５１２，トグル・フリップフロップ５４
０の入力５６０および分周器システム出力５０２に結合
される。最終出力分割信号が分周器システム出力５０２
において生成される。第２ANDゲート５４４は、係数制
御５１６を生成し、これがプログラマブル分周器５０８
に与えられて、プログラマブル分周器５０８のプログラ
マブル分割値を選択する。
【００２６】所望の全体分割率NTを得るためには、プロ
グラマブル・カウンタ５１０は、分周器システム出力５
０２に現れる出力分割信号の１つの期間の間に、計数制
御５１８による２つの異なる計数値にプログラミングさ
れる。分配分周プロセスの第２分周機能を実行するため
には１つのカウンタしか利用されない。
グラマブル・カウンタ５１０は、分周器システム出力５
０２に現れる出力分割信号の１つの期間の間に、計数制
御５１８による２つの異なる計数値にプログラミングさ
れる。分配分周プロセスの第２分周機能を実行するため
には１つのカウンタしか利用されない。
【００２７】図示される実施例においては、スイッチ５
１２を利用して、第１プログラム命令および第２プログ
ラム命令を受信し、分周器システム出力５０２に現れる
出力分割信号に応答して、プログラマブル・カウンタを
第１計数値Ｕおよび第２計数値Ｌにそれぞれプログラミ
ングする。さらに図示される実施例においては、プログ
ラマブル分周器出力５１４に現れる被分割信号のいくつ
かの期間が、プログラマブル・カウンタ５１０をＵ，Ｌ
計数設定値に設定するために必要とされる。Ｕ，Ｌプロ
グラム命令をプログラミングするために必要なプログラ
マブル分周器出力５１４に現れる被分割信号の期間数
は、変数X1，X2により定義することができる。このとき
全体分割率NTは、次式により定義される：
１２を利用して、第１プログラム命令および第２プログ
ラム命令を受信し、分周器システム出力５０２に現れる
出力分割信号に応答して、プログラマブル・カウンタを
第１計数値Ｕおよび第２計数値Ｌにそれぞれプログラミ
ングする。さらに図示される実施例においては、プログ
ラマブル分周器出力５１４に現れる被分割信号のいくつ
かの期間が、プログラマブル・カウンタ５１０をＵ，Ｌ
計数設定値に設定するために必要とされる。Ｕ，Ｌプロ
グラム命令をプログラミングするために必要なプログラ
マブル分周器出力５１４に現れる被分割信号の期間数
は、変数X1，X2により定義することができる。このとき
全体分割率NTは、次式により定義される：
【００２８】
【数１】NT=(P+1)(U+X1)＋P(L+X2） 代替の実施例においては、プログラマブル・カウンタ５
１０をプログラミングするためにプログラマブル分周器
出力５１２に現われる被分割信号の追加期間を用いない
ことが適切である。この場合は、X1＝X2＝０である。
１０をプログラミングするためにプログラマブル分周器
出力５１２に現われる被分割信号の追加期間を用いない
ことが適切である。この場合は、X1＝X2＝０である。
【００２９】図５をさらに詳細に見ると、プログラマブ
ル・カウンタ５１０がその第２計数値を全面的に減分
し、出力分割信号の１つの完全な期間が出力５２０にお
いて生成されると新たなプログラミング・サイクルが開
始する。ラッチ５３２は線路５３０に現れる被計数信号
出力をプログラマブル分周器出力５１４において生成さ
れる被分割信号に合成し、被分割信号の半クロック・サ
イクルに関するプログラマブル・カウンタ５１０の定数
の出力を保持することにより合成された負荷信号を生成
する。プログラマブル・カウンタの出力のこのようなラ
ッチングがロード・サイクルに用いられ、競合条件を排
除する。プログラマブル・カウンタの出力がラッチされ
ない場合は、競合条件が起こり、その場合はプログラマ
ブル・カウンタは新たな計数値のロードを完了せずに、
不正なプログラミングが行われることになる。
ル・カウンタ５１０がその第２計数値を全面的に減分
し、出力分割信号の１つの完全な期間が出力５２０にお
いて生成されると新たなプログラミング・サイクルが開
始する。ラッチ５３２は線路５３０に現れる被計数信号
出力をプログラマブル分周器出力５１４において生成さ
れる被分割信号に合成し、被分割信号の半クロック・サ
イクルに関するプログラマブル・カウンタ５１０の定数
の出力を保持することにより合成された負荷信号を生成
する。プログラマブル・カウンタの出力のこのようなラ
ッチングがロード・サイクルに用いられ、競合条件を排
除する。プログラマブル・カウンタの出力がラッチされ
ない場合は、競合条件が起こり、その場合はプログラマ
ブル・カウンタは新たな計数値のロードを完了せずに、
不正なプログラミングが行われることになる。
【００３０】線路５３４に現れる被合成負荷信号は、第
３入力５４０に与えられて、プログラマブル・カウンタ
５１０の負荷信号として用いられる。また、線路５３４
に現れるラッチ５３２の出力は、線路５１４に現れる被
分割信号と共に第１ANDゲート５３６により用いられ
て、線路５３８上に負荷クロック信号を生成する。負荷
クロック信号は、プログラマブル・カウンタの第３入力
に与えられ、計数制御５１８をロードする。また、負荷
クロック信号は、トグル・フリップフロップ５４０によ
り用いられて、計数値を選択する。トグル・フリップフ
ロップ５４０の出力５６２は、第２ANDゲート５４４に
より用いられて、線路５２６に現れる計数制御信号を生
成する。
３入力５４０に与えられて、プログラマブル・カウンタ
５１０の負荷信号として用いられる。また、線路５３４
に現れるラッチ５３２の出力は、線路５１４に現れる被
分割信号と共に第１ANDゲート５３６により用いられ
て、線路５３８上に負荷クロック信号を生成する。負荷
クロック信号は、プログラマブル・カウンタの第３入力
に与えられ、計数制御５１８をロードする。また、負荷
クロック信号は、トグル・フリップフロップ５４０によ
り用いられて、計数値を選択する。トグル・フリップフ
ロップ５４０の出力５６２は、第２ANDゲート５４４に
より用いられて、線路５２６に現れる計数制御信号を生
成する。
【００３１】リタイマおよびクロック生成回路５９１に
より、単カウンタ二重係数分周器装置４００のプログラ
マブル・カウンタ５１０は、ゼロか、１など低い数のい
ずれかの計数値を有することができる。線路５３０上の
最終計数値の検出から新プログラム値のロードまでの重
大経路が追加のクロック・サイクルに広がるのでこれが
実現される。中間的な追加のクロック・サイクルがより
低い計数値を検出するために用いられる。
より、単カウンタ二重係数分周器装置４００のプログラ
マブル・カウンタ５１０は、ゼロか、１など低い数のい
ずれかの計数値を有することができる。線路５３０上の
最終計数値の検出から新プログラム値のロードまでの重
大経路が追加のクロック・サイクルに広がるのでこれが
実現される。中間的な追加のクロック・サイクルがより
低い計数値を検出するために用いられる。
【００３２】図６は、全体分割率NTが１７に設定され、
プログラマブル・カウンタ５１０がＵ＝３の第１計数値
およびＬ＝２の第２計数値に設定され、プログラマブル
・カウンタ５０８がＰ＝２に設定され、X1＝０およびX2
＝２である場合の波形の一例である。時刻６１０におい
て、プログラマブル分周器５０８はRF信号６００をＰ＝
２の因数で分割し、被分割信号６０２の１期間を用いて
Ｕ＝３計数値のプログラマブル・カウンタ５１０を再プ
ログラミングし、それによって係数制御信号６０６がプ
ログラマブル分周器５０８をＰ＋１＝３の分割因数に再
プログラミングする。また時刻６１０において、出力分
割信号６０８が分周器システム出力５２０において第１
極性をもって現れ始める。時刻６１２において、プログ
ラマブル分周器５０８はRF入力信号６００をＰ＋１＝３
の因数で分割し始め、プログラマブル・カウンタ５１０
は被分割信号６０２の第１期間数（Ｕ＝３）の計数を開
始する。
プログラマブル・カウンタ５１０がＵ＝３の第１計数値
およびＬ＝２の第２計数値に設定され、プログラマブル
・カウンタ５０８がＰ＝２に設定され、X1＝０およびX2
＝２である場合の波形の一例である。時刻６１０におい
て、プログラマブル分周器５０８はRF信号６００をＰ＝
２の因数で分割し、被分割信号６０２の１期間を用いて
Ｕ＝３計数値のプログラマブル・カウンタ５１０を再プ
ログラミングし、それによって係数制御信号６０６がプ
ログラマブル分周器５０８をＰ＋１＝３の分割因数に再
プログラミングする。また時刻６１０において、出力分
割信号６０８が分周器システム出力５２０において第１
極性をもって現れ始める。時刻６１２において、プログ
ラマブル分周器５０８はRF入力信号６００をＰ＋１＝３
の因数で分割し始め、プログラマブル・カウンタ５１０
は被分割信号６０２の第１期間数（Ｕ＝３）の計数を開
始する。
【００３３】プログラマブル・カウンタ波形６０４は、
プログラマブル・カウンタ５１０の減分値を表す。プロ
グラマブル・カウンタ５１０が時刻６１４において被分
割信号６０２のＵ＝３期間を計数した後で、係数制御信
号６０６はプログラマブル分周器５０８をＰ＝２の分割
値に設定し、被分割信号６０２の１期間を用いて、プロ
グラマブル・カウンタ５１０を第２計数値Ｌ＝２に設定
する。さらに時刻６１４において、出力分割信号６０８
の極性が第２極性に反転される。代替の実施例において
は、出力分割信号の極性は、時刻６１４より早いか、あ
るいは遅い時刻に反転されることもある。時刻６１６に
おいて、プログラマブル・カウンタ５１２０は被分割信
号６０２の第２期間数（Ｌ＝２）の計数を開始する。プ
ログラマブル・カウンタ５１０が時刻６１８において全
面的に減分すると、出力分割信号６０８の１つの完全な
期間が生成される。さらに時刻６１８において、再びプ
ログラミング・サイクルが始まり、ユーザは同じ全体分
割値または異なる全体分割値をプログラミングするとい
う選択肢を有する。本発明による単カウンタ二重係数分
周器装置は、従来の二重係数分周器システムに対してい
くつかの利点を有する。単カウンタ二重係数分周器装置
内にプログラマブル・カウンタが１つしかないので、空
間と消費電力が節約される。また、単カウンタ二重係数
分周器装置は第１計数値が第２計数値よりも小さいとい
う依存性を解除して、システムにプログラムの融通性を
与える。このプログラム融通性により、５０％に近いデ
ューティ・サイクルをもつ出力分割信号も可能になる。
５０％に近いデューティ・サイクルを有する出力分割信
号の結果として、出力分割信号をさらに処理しなければ
ならない回路構成において消費電力がさらに節約され
る。単カウンタ二重係数分周器装置は、ＡおよびＢ計数
値をゼロにプログラミングすることのできる能力を有す
る。また従来の単カウンタ二重係数分周器システムにお
ける重大タイミング経路が回避されて、周波数性能を増
大させ、さらに電力散逸を削減する。単カウンタ二重係
数分周器システムには比較器回路と、比較器回路インタ
フェースに必要とされる関連の余分な論理回路構成とを
含まないので、結果的にさらに消費電力と面積が節約さ
れる。
プログラマブル・カウンタ５１０の減分値を表す。プロ
グラマブル・カウンタ５１０が時刻６１４において被分
割信号６０２のＵ＝３期間を計数した後で、係数制御信
号６０６はプログラマブル分周器５０８をＰ＝２の分割
値に設定し、被分割信号６０２の１期間を用いて、プロ
グラマブル・カウンタ５１０を第２計数値Ｌ＝２に設定
する。さらに時刻６１４において、出力分割信号６０８
の極性が第２極性に反転される。代替の実施例において
は、出力分割信号の極性は、時刻６１４より早いか、あ
るいは遅い時刻に反転されることもある。時刻６１６に
おいて、プログラマブル・カウンタ５１２０は被分割信
号６０２の第２期間数（Ｌ＝２）の計数を開始する。プ
ログラマブル・カウンタ５１０が時刻６１８において全
面的に減分すると、出力分割信号６０８の１つの完全な
期間が生成される。さらに時刻６１８において、再びプ
ログラミング・サイクルが始まり、ユーザは同じ全体分
割値または異なる全体分割値をプログラミングするとい
う選択肢を有する。本発明による単カウンタ二重係数分
周器装置は、従来の二重係数分周器システムに対してい
くつかの利点を有する。単カウンタ二重係数分周器装置
内にプログラマブル・カウンタが１つしかないので、空
間と消費電力が節約される。また、単カウンタ二重係数
分周器装置は第１計数値が第２計数値よりも小さいとい
う依存性を解除して、システムにプログラムの融通性を
与える。このプログラム融通性により、５０％に近いデ
ューティ・サイクルをもつ出力分割信号も可能になる。
５０％に近いデューティ・サイクルを有する出力分割信
号の結果として、出力分割信号をさらに処理しなければ
ならない回路構成において消費電力がさらに節約され
る。単カウンタ二重係数分周器装置は、ＡおよびＢ計数
値をゼロにプログラミングすることのできる能力を有す
る。また従来の単カウンタ二重係数分周器システムにお
ける重大タイミング経路が回避されて、周波数性能を増
大させ、さらに電力散逸を削減する。単カウンタ二重係
数分周器システムには比較器回路と、比較器回路インタ
フェースに必要とされる関連の余分な論理回路構成とを
含まないので、結果的にさらに消費電力と面積が節約さ
れる。
【００３４】好適な実施例の上記の説明は、当業者が単
カウンタ二重係数分周器装置を構築または利用すること
を可能にするために提供される。これらの実施例に対す
る種々の改良は当業者には容易に可能であり、本明細書
内に定義される包括的原理は発明の機能を利用せずに他
の実施例にも適応することができる。
カウンタ二重係数分周器装置を構築または利用すること
を可能にするために提供される。これらの実施例に対す
る種々の改良は当業者には容易に可能であり、本明細書
内に定義される包括的原理は発明の機能を利用せずに他
の実施例にも適応することができる。
【図１】２つの別々のカウンタを採用する従来技術によ
る二重係数分周器システムのブロック図である。
る二重係数分周器システムのブロック図である。
【図２】２つの別々のカウンタを採用する図１の従来技
術による二重係数分周器システムに関する可能なクロッ
ク波形を示す。
術による二重係数分周器システムに関する可能なクロッ
ク波形を示す。
【図３】単カウンタ二重係数分周器装置を採用する無線
電話のブロック図である。
電話のブロック図である。
【図４】単カウンタ二重係数分周器装置を採用する周波
数シンセサイザのブロック図である。
数シンセサイザのブロック図である。
【図５】本発明の好適な実施例による単カウンタ二重係
数分周器装置のブロック図であ
数分周器装置のブロック図であ
【図６】単カウンタ二重係数分周器装置に関する可能な
波形を示す。る。
波形を示す。る。
４００ 単カウンタ二重係数分周器装置 ５００ 分周器システム入力 ５０２ 分周器システム出力 ５０４，５０６ プログラム命令入力 ５０８ プログラマブル分周器 ５１０ プログラマブル・カウンタ ５１２ スイッチ ５１４ プログラマブル分周器出力 ５１６ 係数制御 ５１８ 計数制御 ５１９，５７２ プログラマブル・カウンタの入力 ５３０，５３４，５３８ 線路 ５３２ ラッチ ５３６，５４４ ANDゲート ５４０ トグル・フリップフロップ ５４２，５５０ ANDゲート入力 ５４６ プログラマブル・カウンタ入力 ５５２ クロック入力 ５６０ トグル・フリップフロップ入力 ５６２ トグル・フリップフロップ出力 ５７０ 反転入力 ５７１ 被反転出力 ５７４ 反転クロック入力 ５９１ リタイマおよびクロック生成回路
Claims (6)
- 【請求項１】 入力信号および係数制御を受信するよう
構築されるプログラマブル分周器（５０８）であって、
前記係数制御は前記プログラマブル分周器（５０８）の
プログラマブル分割値を設定し、前記プログラマブル分
周器は前記入力信号を前記プログラマブル分割値で分割
して被分割信号を生成するプログラマブル分周器（５０
８）；第１入力（５７２）において前記被分割信号を、
第２入力（５１９）において計数制御を受信するよう構
築されるプログラマブル・カウンタ（５１０）であっ
て、前記計数制御は前記プログラマブル・カウンタ（５
１０）の計数値を設定し、前記プログラマブル・カウン
タ（５１０）が前記被分割信号の期間を計数して被計数
信号を生成するプログラマブル・カウンタ（５１０）；
および前記被計数信号を処理して前記係数制御および出
力分割信号を生成するリタイマおよびクロック発生回路
（５９１）；によって構成されることを特徴とする単カ
ウンタ二重係数分周器装置（４００）。 - 【請求項２】 前記リタイマおよびクロック発生回路
（５９１）が：前記被計数信号を処理して被合成負荷信
号を生成し、前記プログラマブル・カウンタ（５１０）
の第３入力（５４０）に与えるラッチ（５３２）；前記
被合成負荷信号および前記被分割信号を受信して、負荷
クロック信号を生成し、前記プログラマブル・カウンタ
の第４入力（５４６）に与える第１ANDゲート（５３
６）；前記負荷クロック信号を受信し前記出力分割信号
を生成するトグル・フリップフロップ（５４０）；およ
び被反転出力分割信号および前記被合成負荷信号を受信
して前記係数制御を生成する第２ANDゲート（５４
４）；によってさらに構成されることを特徴とする請求
項１記載の単カウンタ二重係数分周器装置（４００）。 - 【請求項３】 プログラム命令を受信するよう構築され
るスイッチ（５１２）であって、前記出力分割信号に応
答して前記プログラマブル・カウンタ（５１０）に関す
る計数制御を生成するスイッチによってさらに構成され
ることを特徴とする請求項２記載の単カウンタ二重係数
分周器装置（４００）。 - 【請求項４】 前記スイッチ（５１２）がマルチプレク
サによって構成されることを特徴とする請求項３記載の
単カウンタ二重係数分周器装置（４００）。 - 【請求項５】 前記マルチプレクサ（５１２）が第１プ
ログラム命令を受信する第１入力（５０４）と、第２プ
ログラム命令を受信する第２入力（５０６）と、前記出
力分割信号を受信するよう構築される第３入力とを有す
ることを特徴とする請求項４記載の単カウンタ二重係数
分周器装置（４００）。 - 【請求項６】 無線電話（３０４）であって：自動周波
数制御情報を含むデータを受信する受信機（３１０）；
情報を送信する送信機（３０８）；前記無線電話（３０
４）を制御して、計数制御を含むシンセサイザ・プログ
ラム命令を提供する制御論理（３１２）；および前記自
動周波数制御情報およびシンセサイザプログラム命令に
応答し、前記受信機（３１０）および前記送信機（３０
８）が用いるRF信号を生成するシンセサイザ（３１４）
であって、前記RF信号を生成する際に請求項１記載の前
記単カウンタ二重係数分周器装置（４００）を利用する
シンセサイザ（３１４）；によって構成されることを特
徴とする無線電話（３０４）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/009,477 US6035182A (en) | 1998-01-20 | 1998-01-20 | Single counter dual modulus frequency division apparatus |
| US009477 | 1998-01-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317661A true JPH11317661A (ja) | 1999-11-16 |
Family
ID=21737893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11011233A Pending JPH11317661A (ja) | 1998-01-20 | 1999-01-20 | 単カウンタ二重係数分周装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6035182A (ja) |
| JP (1) | JPH11317661A (ja) |
| BR (1) | BR9900110A (ja) |
| FR (1) | FR2775398A1 (ja) |
| GB (1) | GB2333622A (ja) |
| MX (1) | MXPA99000767A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19930168C2 (de) * | 1999-06-30 | 2001-07-19 | Infineon Technologies Ag | Schaltungsanordnung für einen Frequenzteiler |
| US6566966B1 (en) * | 2000-09-18 | 2003-05-20 | Texas Instruments Incorporated | Fast lock/self-tuning VCO based PLL |
| US6760571B2 (en) * | 2001-12-18 | 2004-07-06 | The United States Of America As Represented By The Secretary Of The Navy | Automatic frequency deviation detection and correction apparatus |
| US6725245B2 (en) * | 2002-05-03 | 2004-04-20 | P.C. Peripherals, Inc | High speed programmable counter architecture |
| FR2851094B1 (fr) * | 2003-02-07 | 2005-04-15 | Thales Sa | Diviseur de frequence a structure entonnoir |
| FR2865326B1 (fr) * | 2004-01-20 | 2006-07-21 | Thales Sa | Procede et dispositif de division de frequence |
| KR100550875B1 (ko) * | 2004-02-27 | 2006-02-10 | 삼성전기주식회사 | 협대역 밴드패스 필터를 포함하는 고주파 모듈레이터 |
| CN100594679C (zh) * | 2007-05-24 | 2010-03-17 | 中国科学院微电子研究所 | 一种双模分频器 |
| CN100568735C (zh) * | 2007-09-24 | 2009-12-09 | 威盛电子股份有限公司 | 分频器 |
| KR101595287B1 (ko) * | 2009-03-09 | 2016-02-18 | 삼성전자주식회사 | 클럭 분주 회로 |
| US9543960B1 (en) * | 2015-07-28 | 2017-01-10 | Integrated Device Technology, Inc. | Multi-stage frequency dividers having duty cycle correction circuits therein |
| DE112019006377T5 (de) * | 2018-12-20 | 2021-09-02 | Viavi Solutions Inc. | System und verfahren zur signalumabtastung |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4024476A (en) * | 1976-02-02 | 1977-05-17 | Rca Corporation | Programmable frequency divider for a television receiver frequency synthesizer |
| US4053739A (en) * | 1976-08-11 | 1977-10-11 | Motorola, Inc. | Dual modulus programmable counter |
| US4084082A (en) * | 1976-10-12 | 1978-04-11 | Fairchild Camera And Instrument Corporation | Programmable counter |
| US4325031A (en) * | 1980-02-13 | 1982-04-13 | Motorola, Inc. | Divider with dual modulus prescaler for phase locked loop frequency synthesizer |
| JPS5718129A (en) * | 1980-07-07 | 1982-01-29 | Nec Corp | Pulse swallow frequency divider |
| US4856032A (en) * | 1987-01-12 | 1989-08-08 | Motorola, Inc. | High speed programmable frequency divider and PLL |
| US4891825A (en) * | 1988-02-09 | 1990-01-02 | Motorola, Inc. | Fully synchronized programmable counter with a near 50% duty cycle output signal |
| US5180993A (en) * | 1990-01-15 | 1993-01-19 | Telefonaktiebolaget L M Ericsson | Method and arrangement for frequency synthesis |
| US5065408A (en) * | 1990-04-26 | 1991-11-12 | Motorola, Inc. | Fractional-division synthesizer for a voice/data communications systems |
| US5066927A (en) * | 1990-09-06 | 1991-11-19 | Ericsson Ge Mobile Communication Holding, Inc. | Dual modulus counter for use in a phase locked loop |
| US5150082A (en) * | 1992-02-21 | 1992-09-22 | Hewlett-Packard Company | Center frequency calibration for DC coupled frequency modulation in a phase-locked loop |
| US5351015A (en) * | 1993-02-03 | 1994-09-27 | Silicon Systems, Inc. | Time based data separator zone change sequence |
| US5535432A (en) * | 1994-09-14 | 1996-07-09 | Ericsson Ge Mobile Communications Inc. | Dual-mode satellite/cellular phone with a frequency synthesizer |
| US5825213A (en) * | 1996-12-16 | 1998-10-20 | Motorola, Inc. | Method and apparatus for frequency synthesis |
-
1998
- 1998-01-20 US US09/009,477 patent/US6035182A/en not_active Expired - Lifetime
-
1999
- 1999-01-14 FR FR9900311A patent/FR2775398A1/fr active Pending
- 1999-01-14 GB GB9900681A patent/GB2333622A/en not_active Withdrawn
- 1999-01-19 BR BR9900110-1A patent/BR9900110A/pt not_active Application Discontinuation
- 1999-01-20 MX MXPA99000767A patent/MXPA99000767A/es unknown
- 1999-01-20 JP JP11011233A patent/JPH11317661A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2333622A (en) | 1999-07-28 |
| FR2775398A1 (fr) | 1999-08-27 |
| US6035182A (en) | 2000-03-07 |
| BR9900110A (pt) | 2000-01-04 |
| MXPA99000767A (es) | 2005-04-28 |
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