KR970008906A - Pll 회로 - Google Patents

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KR970008906A
KR970008906A KR1019960028974A KR19960028974A KR970008906A KR 970008906 A KR970008906 A KR 970008906A KR 1019960028974 A KR1019960028974 A KR 1019960028974A KR 19960028974 A KR19960028974 A KR 19960028974A KR 970008906 A KR970008906 A KR 970008906A
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KR1019960028974A
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English (en)
Inventor
노부히꼬 이찌무라
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03JTUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J5/00Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
    • H03J5/02Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
    • H03J5/0245Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
    • H03J5/0272Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
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    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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    • H03L7/0898Details of the current generators the source or sink current values being variable
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    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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  • Computer Hardware Design (AREA)
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Abstract

개시된 PPL 회로는 위상 검출 신호에 응답하고 VCO의 발진 주파수를 제어하기 위한 제어 전류를 생성하는 전하 펌프 회로를 갖는다. VCO로부터 발진신호를 분주하기 위해 프로그램머블 분주기로 설정되는 분주비를 나타내는 데이터에 응답하여 전하 펌프 회로의 전류 생성을 제어하는 제어회로를 또한 구비한다.

Description

PLL 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일 실시예에 따른 PLL 회로의 블록도.

Claims (7)

  1. 발진신호를 생성하는 발진기, 분주비를 나타내는 데이터에 따라 상기 발진신호를 분주하는 분주기, 상기 분주기의 출력에 응답하여 상기 발진기의 발진 주파수를 제어하는 제어부, 및 상기 분주기로 설정되는 데이터에 응답하여 상기 제어부의 제어 이득을 변경하는 이득변경회로를 구비하는 것을 특징으로 하는 PLL 회로.
  2. 제1항에 있어서, 상기 데이터는 복수의 비트로 이루어지고 상기 이득변경회로는 상기 데이터의 상기 비트의 부분에 응답하며, 그에 따라 상기 제어부의 제어 이득은 상기 부분이 변화하지 않는 한 일정하게 유지되는 것을 특징으로 하는 PLL 회로.
  3. 제2항에 있어서, 상기 발진신호는 텔레비젼 세트에 채용된 튜너용 국부발진 신호로서 사용되고, 상기 제어부의 상기 제어 이득은 상기 발진 신호가 UHF의 방송신호에 동조하도록 제어될 때 변경되는 것을 특징으로 하는 PLL 회로.
  4. 제3항에 있어서, 상기 비트의 상기 부분은 적어도 상기 비트의 최상위 비트로 이루어지는 것을 특징으로 하는 PLL 회로.
  5. 발진기, 분주비에 따라 상기 발진기의 출력을 분주하는 분주기, 기준신호와 상기 분주기의 출력신호 사이의 위상차를 나타내는 검출 데이터를 발생하는 위상 검출기, 상기 검출 데이터에 응답하여 상기 발진기의 발진 주파수를 제어하는 제어 전류를 생성하는 전하 펌프 회로, 분주비를 나타내는 데이터를 생성하여 상기 분주기로 설정하는 데이터 제어 회로, 및 상기 데이터에 응답하여 상기 전하 펌프 회로의 상기 제어 전류를 변경시키는 전류 변경 회로를 구비하는 것을 특징으로 하는 PLL 회로.
  6. 제5항에 있어서, 상기 전하 펌프 회로는 상기 제어 전류를 생성하는 전류원을 갖고, 상기 전류원은 전류 제어 노드를 갖고 상기 전류 제어 노드가 제1상태에 있을 때 제1값을 갖고 상기 전류 제어 노드가 제2상태에 있을 때 제2값을 갖는 상기 제어 전류를 생성하는 것을 특징으로 하는 PLL 회로.
  7. 제6항에 있어서, 상기 전류 변경 회로는 상기 데이터의 소정 비트에 응답하고 상기 전류 제어 노드를 상기 소정의 비트가 제1논리 레벨에 있을 때 상기 제1상태로 하고 상기 소정의 비트가 제2논리 레벨에 있을 때 상기 제2상태로 하는 것을 특징으로 하는 PLL 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960028974A 1995-07-18 1996-07-18 Pll 회로 KR970008906A (ko)

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JP18135495 1995-07-18
JP95-181354 1995-07-18

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