KR960036402A - 디지털 위상 동기 루프의 디바이더 계산 방법 및 그 장치 - Google Patents
디지털 위상 동기 루프의 디바이더 계산 방법 및 그 장치 Download PDFInfo
- Publication number
- KR960036402A KR960036402A KR1019960005749A KR19960005749A KR960036402A KR 960036402 A KR960036402 A KR 960036402A KR 1019960005749 A KR1019960005749 A KR 1019960005749A KR 19960005749 A KR19960005749 A KR 19960005749A KR 960036402 A KR960036402 A KR 960036402A
- Authority
- KR
- South Korea
- Prior art keywords
- error signal
- divisor
- comparing
- course
- feedback divider
- Prior art date
Links
- 238000004364 calculation method Methods 0.000 title 1
- 230000010355 oscillation Effects 0.000 claims abstract description 9
- 239000013078 crystal Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
디지털 위상 동기 루프(DPLL;10)는 제1의 비교기(12), 제2의 비교기(14), 제3의 비교기(16), 조정기(18), 피드백 분할기(20), 임계 유닛(21), 디지털 발진기(23) 및 루프필터(24)를 포함한다. DPLL(10)의 제1의 비교기(12), 루프필터(24), 디지털 발진기(23) 및, 피드백 분할기(20)는 제어된 발진을 발생시키도록 작동한다. 제2의 비교기(14), 제3의 비교기(16) 및 조정기(18)는 피드백 분할기(20)에 제수를 제공하여 DPLL(10)이 다양한 비공지된 시스템 클럭(22) 주파수에 대해 작동할 수 있게 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 디지털 위상 동기 루프(digital phase lock loop) 및 제수 결정기(divisor determiner)의 블록도, 제2도는 본 발명에 따른 디지털 위상 동기 로프 및 제수 결정기의 발진, 에러, 임계 및 조정 신호도, 제3도는 본 발명에 따른 제수 선택 논리도.
Claims (4)
- 비공지된 기준 클럭으로부터 위상 동기 루프의 피드백 분할기 비율을 결정하기 위한 방법에 있어서, (a) 발생한 시간에 대해서, 에러 신호를 발생시키기 위해 기준 발진과 피드백 발진을 비교하는 단계와; (b) 에러 신호와 코스 임계를 비교하는 단계 및 ; (c) 에러 신호가 코스 임계에 적합하지 않으면, 피드백 분할기에 코스 제수 조정을 제공하는 단계를 포함하는 것을 특징으로 하는 비공지된 기준 클럭으로 부터 위상 동기 루프의 피드백 분할기 비율 결정 방법.
- 비공지된 기준 클럭으로부터 위상 동기 루프의 피드백 분할기용 제수를 결정하기 위한 방법에 있어서, (a) 발생한 시간에 대해서, 에러 신호를 발생시키기 위해 기준 발진과, 제1의 제수를 사용하여 발생된 피드백 발진을 비교하는 단계와; (b) 에러 신호와 코스 임계를 비교하는 단계 및 ; (c) 에러 신호가 코스 임계에 적합하지 않으면, 제1의 제수와는 상이한 제수 그룹에 포함된 제2의 제수를 선택하는 단계를 포함하는 것을 특징으로 하는 비공지된 기준 클럭으로부터 위상 동기 루프의 피드백 분할기용 제수 결정 방법.
- 비공지된 기준 클럭으로부터 위상 동기 루프의 피드백 분할기 비율을 결정하기 위한 장치에 있어서, 발생하는 사건에 대해서, 에러 신호를 발생시키기 위해서 기준 발진과 피드백 발진을 비교하는 제1의 비교기와; 에러 신호와 코스 임계를 비교하는 제2의 비교기 및; 에러 신호와 코스 임계에 적합하지 않으면 피드백 분할기에 코스 제수 조정을 제공하는 조정기를 포함하는 것을 특징으로 하는 비공지된 기준 클럭으로부터 위상 동기 로프의 피드백 분할기 비율 결정 장치.
- 비공지된 기준 클럭으로부터 위상 동기 루프의 피드백 분할기 비율을 결정하기 위한 장치에 있어서, 발생하는 사건에 대해서, 에러 신호를 발생시키기 위해 기준 발진가 제1의 제수를 사용하여 발생되는 피드백 발진을 비교하는 제1의 비교기와; 에러 신호와 코스 임계를 비교하는 제2의 비교기 및; 에러 신호가 코스 임계에 적합하지 않으면, 제1의 제수와는 상이한 제수 그룹에 포함된 제2의 제수를 선택하는 조정기를 포함하는 것을 특징으로 하는 비공지된 기준 클럭으로부터 위상 동기 루프의 피드백 분할기 비율 결정 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US399,006 | 1995-03-06 | ||
US08/399,006 US5486792A (en) | 1995-03-06 | 1995-03-06 | Method and apparatus for calculating a divider in a digital phase lock loop |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960036402A true KR960036402A (ko) | 1996-10-28 |
KR100396926B1 KR100396926B1 (ko) | 2003-11-17 |
Family
ID=23577724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960005749A KR100396926B1 (ko) | 1995-03-06 | 1996-03-06 | 위상동기루프의피드백분할비결정방법및장치와피드백분할기용제수결정방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5486792A (ko) |
EP (1) | EP0731564A3 (ko) |
JP (1) | JP3850063B2 (ko) |
KR (1) | KR100396926B1 (ko) |
CN (1) | CN1068741C (ko) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2891149B2 (ja) * | 1995-11-20 | 1999-05-17 | 日本電気株式会社 | 位相制御ループ方式 |
JP2924765B2 (ja) * | 1996-02-29 | 1999-07-26 | 日本電気株式会社 | ディジタルサンプリング型位相同期回路 |
US5663992A (en) * | 1996-03-14 | 1997-09-02 | Trimble Navigation Limited | Method and apparatus for correction of GPS carrier phase measurement |
US5907253A (en) * | 1997-11-24 | 1999-05-25 | National Semiconductor Corporation | Fractional-N phase-lock loop with delay line loop having self-calibrating fractional delay element |
US6125158A (en) * | 1997-12-23 | 2000-09-26 | Nortel Networks Corporation | Phase locked loop and multi-stage phase comparator |
US6566967B1 (en) * | 2002-02-26 | 2003-05-20 | Applied Micro Circuits Corporation | Configurable triple phase-locked loop circuit and method |
US8284886B2 (en) * | 2003-01-17 | 2012-10-09 | Texas Instruments Incorporated | Radio frequency built-in self test for quality monitoring of local oscillator and transmitter |
US6803827B1 (en) * | 2003-04-09 | 2004-10-12 | Analog Devices, Inc. | Frequency acquisition system |
US7639732B2 (en) * | 2003-11-04 | 2009-12-29 | Thomson Licensing | Intelligent code tracking for spread spectrum systems |
GB2409383B (en) * | 2003-12-17 | 2006-06-21 | Wolfson Ltd | Clock synchroniser |
US7053719B2 (en) * | 2004-03-11 | 2006-05-30 | Agilent Technologies, Inc. | Controlling a voltage controlled oscillator in a bang-bang phase locked loop |
DE102004030841A1 (de) * | 2004-06-25 | 2006-01-26 | Siemens Ag | Verringerung der Einschwingzeit und Kompensation von Phasenfeldern von auf Phasenregelkreisen basierenden Frequenzsynthesizern |
CN1318212C (zh) * | 2004-07-30 | 2007-05-30 | 深圳市东方宇之光电子科技有限公司 | 用于激光照排机中校正图像几何误差的方法及装置 |
US7583152B2 (en) * | 2008-01-04 | 2009-09-01 | Qualcomm Incorporated | Phase-locked loop with self-correcting phase-to-digital transfer function |
JP5463246B2 (ja) * | 2010-09-01 | 2014-04-09 | 株式会社日立製作所 | 位相同期回路、cdr回路及び受信回路 |
CN103404031B (zh) * | 2010-12-01 | 2016-01-20 | 爱立信(中国)通信有限公司 | 锁相环控制电压确定 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07120942B2 (ja) * | 1985-11-27 | 1995-12-20 | 株式会社日立製作所 | Pll回路 |
JPS6315530A (ja) * | 1986-07-08 | 1988-01-22 | Sumitomo Electric Ind Ltd | デイジタル位相同期ル−プ |
US4827225A (en) * | 1988-06-13 | 1989-05-02 | Unisys Corporation | Fast locking phase-locked loop utilizing frequency estimation |
US5371480A (en) * | 1992-12-04 | 1994-12-06 | Telefonaktiebolaget L M Ericsson | Step controlled signal generator |
JP3033654B2 (ja) * | 1993-08-23 | 2000-04-17 | 日本電気株式会社 | Pll周波数シンセサイザ |
-
1995
- 1995-03-06 US US08/399,006 patent/US5486792A/en not_active Expired - Lifetime
-
1996
- 1996-02-29 EP EP96103054A patent/EP0731564A3/en not_active Withdrawn
- 1996-03-04 JP JP07329796A patent/JP3850063B2/ja not_active Expired - Fee Related
- 1996-03-05 CN CN96103913A patent/CN1068741C/zh not_active Expired - Fee Related
- 1996-03-06 KR KR1019960005749A patent/KR100396926B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100396926B1 (ko) | 2003-11-17 |
JPH08265140A (ja) | 1996-10-11 |
US5486792A (en) | 1996-01-23 |
JP3850063B2 (ja) | 2006-11-29 |
EP0731564A3 (en) | 1996-12-04 |
CN1068741C (zh) | 2001-07-18 |
CN1135684A (zh) | 1996-11-13 |
EP0731564A2 (en) | 1996-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960036402A (ko) | 디지털 위상 동기 루프의 디바이더 계산 방법 및 그 장치 | |
KR970009902B1 (ko) | 합성 장치를 갖춘 무선 선택 호출 수신 장치 | |
EP0515074A2 (en) | Frequency controlled oscillator for high frequency phase-locked loop | |
KR960012737A (ko) | 순간적으로 클럭 주파수를 쉬프트하는 위상 동기 회로(pll) 시스템 클럭 발생기 | |
KR930018863A (ko) | 적응 위상 고정 루프 | |
KR920702571A (ko) | 감소된 나머지 에러를 갖는 래치형 누산기 분수 n 음성 합성 장치 | |
KR890013897A (ko) | 고속 고정 전류감소 및 클램핑 회로를 구비한 위상 고정 루프 | |
KR950026124A (ko) | 단축된 로크 시간을 갖는 피엘엘(pll) 회로 | |
KR950022152A (ko) | 위상 고정 루프(pll)회로를 구비하는 신호 처리 장치 | |
KR930702817A (ko) | 위상 고정 루프 주파수 합성기 및 그 변조방법 | |
US5656976A (en) | Hybrid frequency synthesizer | |
GB1173203A (en) | Improvements in or relating to Variable Frequency Crystal Stabilised Signal Generators | |
KR930018947A (ko) | 2중 루프 pll회로 | |
KR950013046A (ko) | 위상록 루프회로 | |
KR100256838B1 (ko) | Pll 회로와 pll 회로용 노이즈 감소 방법 | |
JP3077151B2 (ja) | 周波数合成方式と周波数合成器 | |
JP3712141B2 (ja) | 位相同期ループ装置 | |
KR860003713A (ko) | 발진기용 동기화 회로 | |
KR950007297A (ko) | 위상 동기 루프 및 동작 방법 | |
RU2081510C1 (ru) | Синтезатор частот | |
JP2853817B2 (ja) | フェイズロックループ | |
KR930003564A (ko) | 위상동기 루프를 구비한 장치 | |
JPH0758635A (ja) | 周波数シンセサイザ | |
KR960009623A (ko) | 위상동기 루프 주파수 신서사이저 회로 | |
JPH05315950A (ja) | Pll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130809 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20140806 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |