JPH07120942B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH07120942B2 JPH07120942B2 JP60264891A JP26489185A JPH07120942B2 JP H07120942 B2 JPH07120942 B2 JP H07120942B2 JP 60264891 A JP60264891 A JP 60264891A JP 26489185 A JP26489185 A JP 26489185A JP H07120942 B2 JPH07120942 B2 JP H07120942B2
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- frequency
- phase
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- pll
- frequency divider
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Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はPLL（Phase Locked Loop）に係り、特にディジ
タル回路構成のディジタル式PLL回路に関する。
タル回路構成のディジタル式PLL回路に関する。
ディジタル式PLL回路は、キャプチャレンジが広く位相
引き込み速度が速いという特長を有し、通信機などに広
く用いられている。
引き込み速度が速いという特長を有し、通信機などに広
く用いられている。
第３図に、従来のディジタル式PLL回路の構成図を示
す。第３図において、位相比較器１は入力信号８と出力
信号９を比較し、両者の位相差τに応じて進み・遅れの
位相差信号を発生する。コンパレータ２は、この位相差
信号をディジタル化してアップダウンカウンタ３へ出力
する。アップダウンカウンタ３は、コンパレータ２から
入力される進み・遅れ信号をカウントし、計数値が所定
数に達した時に可変分周器４へ進み≒制御信号11又は遅
れ制御信号12を発生する。可変分周器４は固定発振器
６′から一定周波数の発振出力10を入力し、これを分周
して出力信号９を発生している。そして、アップダウン
カウンタ３からの進み制御信号11、遅れ制御信号12を入
力すると、これらの信号に応じて分周比を変化させるこ
とにより、出力信号９と入力信号８を位相同期させる。
す。第３図において、位相比較器１は入力信号８と出力
信号９を比較し、両者の位相差τに応じて進み・遅れの
位相差信号を発生する。コンパレータ２は、この位相差
信号をディジタル化してアップダウンカウンタ３へ出力
する。アップダウンカウンタ３は、コンパレータ２から
入力される進み・遅れ信号をカウントし、計数値が所定
数に達した時に可変分周器４へ進み≒制御信号11又は遅
れ制御信号12を発生する。可変分周器４は固定発振器
６′から一定周波数の発振出力10を入力し、これを分周
して出力信号９を発生している。そして、アップダウン
カウンタ３からの進み制御信号11、遅れ制御信号12を入
力すると、これらの信号に応じて分周比を変化させるこ
とにより、出力信号９と入力信号８を位相同期させる。
以上のような構成のディジタル式PLL回路では、可変分
周器４において、分周比の変化による出力信号の推移量
が固定されているため、この推移量よりもジッタ（入力
信号に対する出力信号の位相変動）を小さくすることが
できない。この様子を第４図に示す。
周器４において、分周比の変化による出力信号の推移量
が固定されているため、この推移量よりもジッタ（入力
信号に対する出力信号の位相変動）を小さくすることが
できない。この様子を第４図に示す。
第４図は、第３図中の進み制御信号11及び遅れ制御信号
12と入出力信号8,9の位相差τとの関係を示すものであ
る。第４図から分かるように、位相差τはある程度収束
した後、進み制御信号11及び遅れ制御信号12に従って、
一定のジッタで零の前後を推移する。
12と入出力信号8,9の位相差τとの関係を示すものであ
る。第４図から分かるように、位相差τはある程度収束
した後、進み制御信号11及び遅れ制御信号12に従って、
一定のジッタで零の前後を推移する。
このような従来のディジタル式PLL回路に対し、特開昭5
6−87939号公報に記載のように、可変分周回路の分周数
のステップ幅を位相引き込み後に小さくすることが知ら
れている。
6−87939号公報に記載のように、可変分周回路の分周数
のステップ幅を位相引き込み後に小さくすることが知ら
れている。
しかしながら、上記技術を用いても、ディジタル式であ
る以上、分周数のステップ幅によりジッタの大きさが規
定されてしまい、ディジタル式PLL回路のジッタ低減に
は限界があった。
る以上、分周数のステップ幅によりジッタの大きさが規
定されてしまい、ディジタル式PLL回路のジッタ低減に
は限界があった。
本発明の目的は、ディジタルPLLの長所であるキャプチ
ャレンジの広さと位相引き込み速度の速さを保ちなが
ら、非常にジッタの小さいPLL回路を提供することにあ
る。
ャレンジの広さと位相引き込み速度の速さを保ちなが
ら、非常にジッタの小さいPLL回路を提供することにあ
る。
本発明は、ディジタル式PLLにアナログ式PLLを併用さ
せ、ある程度位相引き込みが行なわれた後は切替回路に
よって、ディジタル式PLLの位相制御を停止させるよう
にしたものである。これにより、ディジタル式PLLによ
るキャプチャレンジが広く高速の位相引き込みが行なえ
るとともに、位相引き込み後はアナログ式PLLの位相制
御のみにより出力信号のジッタを非常に小さくすること
ができる。
せ、ある程度位相引き込みが行なわれた後は切替回路に
よって、ディジタル式PLLの位相制御を停止させるよう
にしたものである。これにより、ディジタル式PLLによ
るキャプチャレンジが広く高速の位相引き込みが行なえ
るとともに、位相引き込み後はアナログ式PLLの位相制
御のみにより出力信号のジッタを非常に小さくすること
ができる。
以下、本発明の実施例を第１図、第２図により説明す
る。
る。
第１図は、本発明の一実施例によるPLL回路の構成図で
ある。第１図中、５はループフィルタ、６は電圧制御水
晶発振器（VCXO）、７は可変分周器４の分周比制御を停
止させるための切替回路であり、13は切替回路７からの
位相制御停止信号を示す。その他は第３図と同様であ
る。
ある。第１図中、５はループフィルタ、６は電圧制御水
晶発振器（VCXO）、７は可変分周器４の分周比制御を停
止させるための切替回路であり、13は切替回路７からの
位相制御停止信号を示す。その他は第３図と同様であ
る。
また、第２図は第１図中の入力信号８と出力信号９との
位相差τと、進み制御信号11、遅れ制御信号12、位相制
御停止信号13及びVCXO6の発振出力10を例示したもので
ある。
位相差τと、進み制御信号11、遅れ制御信号12、位相制
御停止信号13及びVCXO6の発振出力10を例示したもので
ある。
まず、本実施例の位相引き込み時の動作を説明する。位
相引き込み時において、位相比較器１、コンパレータ
２、アップダウンカウンタ３、可変分周器４より成るデ
ィジタル式PLLの動作は、従来と同様である。すなわ
ち、位相比較器１はPLLの入力信号８と出力信号９とを
入力して両者の位相を比較する。そして、出力信号９の
位相が入力信号８に対して進んでいる場合には進みの位
相差信号を、また遅れている場合には遅れの位相差信号
をその位相差τに応じて発生する。コンパレータ２は、
位相比較器１からの位相差信号を入力し、これをディジ
タル化して進み・遅れの２値化を行ない、進み・遅れ信
号を出力する。アップダウンカウンタ３はコンパレータ
２からの進み・遅れ信号によってカウントアップ又はカ
ウントダウンを行なう。そして、計数値が所定数に達す
ると、オーバフロー又はアンダーフローにより、第２図
に示すような進み制御信号11又は遅れ制御信号12を出力
し、計数値を零にリセットする。可変分周器４はVCXO6
からの発振出力10を入力して、これを所定の分周比で分
周して出力信号９を作成している。
相引き込み時において、位相比較器１、コンパレータ
２、アップダウンカウンタ３、可変分周器４より成るデ
ィジタル式PLLの動作は、従来と同様である。すなわ
ち、位相比較器１はPLLの入力信号８と出力信号９とを
入力して両者の位相を比較する。そして、出力信号９の
位相が入力信号８に対して進んでいる場合には進みの位
相差信号を、また遅れている場合には遅れの位相差信号
をその位相差τに応じて発生する。コンパレータ２は、
位相比較器１からの位相差信号を入力し、これをディジ
タル化して進み・遅れの２値化を行ない、進み・遅れ信
号を出力する。アップダウンカウンタ３はコンパレータ
２からの進み・遅れ信号によってカウントアップ又はカ
ウントダウンを行なう。そして、計数値が所定数に達す
ると、オーバフロー又はアンダーフローにより、第２図
に示すような進み制御信号11又は遅れ制御信号12を出力
し、計数値を零にリセットする。可変分周器４はVCXO6
からの発振出力10を入力して、これを所定の分周比で分
周して出力信号９を作成している。
今、位相引き込み時には切替回路７から位相制御停止信
号13は出力されていない。従って、可変分周器４は通常
通りアップダウンカウンタ３からの進み制御信号11、遅
れ制御信号12に応じて分周比を増減し、出力信号９の位
相を修正する。
号13は出力されていない。従って、可変分周器４は通常
通りアップダウンカウンタ３からの進み制御信号11、遅
れ制御信号12に応じて分周比を増減し、出力信号９の位
相を修正する。
このようなディジタル式PLLの動作に加え、本実施例で
はアナログ式PLLの位相引き込み作用も働く。すなわ
ち、本実施例では、可変分周器４へ発振出力10を供給す
る発振器６はVCXOより成り、位相比較器１、ループフィ
ルタ５、VCXO6、可変分周器４によりアナログ式PLLが構
成されている。そして、位相比較器１からの位相差信号
は、ループフィルタ５を介してVCXO6に入力され、VCXO6
は、この入力に応じて第２図に示すように発振周波数を
アナログ的に制御する。
はアナログ式PLLの位相引き込み作用も働く。すなわ
ち、本実施例では、可変分周器４へ発振出力10を供給す
る発振器６はVCXOより成り、位相比較器１、ループフィ
ルタ５、VCXO6、可変分周器４によりアナログ式PLLが構
成されている。そして、位相比較器１からの位相差信号
は、ループフィルタ５を介してVCXO6に入力され、VCXO6
は、この入力に応じて第２図に示すように発振周波数を
アナログ的に制御する。
以上のように、本実施例では、ディジタル式PLLとアナ
ログ式PLLの動作が同時に働き位相引き込みをより速く
行なうことができる。
ログ式PLLの動作が同時に働き位相引き込みをより速く
行なうことができる。
次に、位相引き込みがある程度行なわれた後は、第１図
において切替回路７より位相制御停止信号13が発生され
る。ここで切替回路７は、位相引き込みが進んで入力信
号８と出力信号９との位相差τがある程度収束した時に
動作する機能を持つもので、その構成は種々のものがあ
る。例えば、入力信号８によりスタートして所定時間経
過後に動作するタイマーでもよい。この場合、位相差τ
がどの程度収束した時に動作させるかは、タイマーの動
作時間により任意に設定できる。
において切替回路７より位相制御停止信号13が発生され
る。ここで切替回路７は、位相引き込みが進んで入力信
号８と出力信号９との位相差τがある程度収束した時に
動作する機能を持つもので、その構成は種々のものがあ
る。例えば、入力信号８によりスタートして所定時間経
過後に動作するタイマーでもよい。この場合、位相差τ
がどの程度収束した時に動作させるかは、タイマーの動
作時間により任意に設定できる。
また、タイマーではなく、位相比較器１からの位相差信
号より位相差τを検出し、位相差τが所定値以下になっ
た時に動作するような構成でもよい。この場合も位相差
τが、どの程度小さくなった時動作するかは、あらかじ
め定める所定値により任意である。
号より位相差τを検出し、位相差τが所定値以下になっ
た時に動作するような構成でもよい。この場合も位相差
τが、どの程度小さくなった時動作するかは、あらかじ
め定める所定値により任意である。
さらには、アップダウンカウンタ３からの進み制御信号
11及び遅れ制御信号12を利用し、制御信号11と12が切替
わったことで位相引き込み完了を検出して動作するよう
な構成でもよい。
11及び遅れ制御信号12を利用し、制御信号11と12が切替
わったことで位相引き込み完了を検出して動作するよう
な構成でもよい。
可変分周器４は、位相制御停止信号13を入力すると分周
比を固定させ、アップダウンカウンタ３からの進み制御
信号11、遅れ制御信号12による分周比制御を停止する。
従って、ディジタル式PLLの動作は働かなくなり、出力
信号９はVCXO6によるアナログ式PLLの位相制御のみとな
る。これにより、位相引き込みがある程度行なわれた後
は、出力信号９の周波数変化が小さく非常にジッタの小
さいPLL回路となる。
比を固定させ、アップダウンカウンタ３からの進み制御
信号11、遅れ制御信号12による分周比制御を停止する。
従って、ディジタル式PLLの動作は働かなくなり、出力
信号９はVCXO6によるアナログ式PLLの位相制御のみとな
る。これにより、位相引き込みがある程度行なわれた後
は、出力信号９の周波数変化が小さく非常にジッタの小
さいPLL回路となる。
なお、本実施例においては位相引き込み時にディジタル
式PLLとアナログ式PLLの両方の動作が行なわれるよう構
成したが、切替装置を設けて位相引き込み時はディジタ
ル式PLLのみ動作するよう構成することもできる。
式PLLとアナログ式PLLの両方の動作が行なわれるよう構
成したが、切替装置を設けて位相引き込み時はディジタ
ル式PLLのみ動作するよう構成することもできる。
以上説明した通り、本発明によれば、キャプチャレンジ
が広く、位相引き込み速度が速く、かつ非常にジッタの
小さいPLL回路を実現することができる。
が広く、位相引き込み速度が速く、かつ非常にジッタの
小さいPLL回路を実現することができる。
第１図は本発明の一実施例によるPLL回路の構成図、第
２図は第１図の各部波形のタイムチャート、第３図は従
来のディジタル式PLL回路の構成図、第４図は第３図の
各部波形のタイムチャートである。 １……位相比較器、２……コンパレータ ３……アップダウンカウンタ ４……可変分周器、５……ループフィルタ ６……電圧制御水晶発振器 ７……切替回路
２図は第１図の各部波形のタイムチャート、第３図は従
来のディジタル式PLL回路の構成図、第４図は第３図の
各部波形のタイムチャートである。 １……位相比較器、２……コンパレータ ３……アップダウンカウンタ ４……可変分周器、５……ループフィルタ ６……電圧制御水晶発振器 ７……切替回路
Claims (1)
- 【請求項１】入力信号と、電圧制御型発振器と、前記電
圧制御型発振器の発振周波数を分周する分周比可変の分
周器と、前記入力信号と前記分周器の出力信号の位相を
比較する位相比較器と、前記位相比較器の出力する位相
差に対応したディジタル信号を生成して前記分周器の分
周比を制御するカウンタとからなる第１のループにより
前記位相比較器の出力位相差に対応して前記分周器の分
周比を制御して前記分周器の出力周波数を入力信号の周
波数に対応させるディジタルPLLと、前記入力信号と、
前記電圧制御型発振器と、前記分周器と、前記位相比較
器の出力位相差を電圧に変換し前記電圧制御型発振器を
制御するループフィルタとからなる第２のループにより
前記位相比較器の出力位相差に対応した前記電圧制御型
発振器の発振周波数を制御して前記分周器の出力周波数
を入力信号の周波数に対応させるアナログPLLとからな
るPLL回路であって、前記PLL回路に前記分周器の分周比
制御を停止して分周比を固定する切替回路を備え、PLL
回路の動作において、引込み動作を前記第１のループか
らなるディジタルPLL回路が実施した後、前記切替回路
が前記位相差に対応して前記分周器の分周比を固定し、
引込み動作後の入力信号の周波数に出力周波数を対応さ
せる同期動作は、前記位相比較器と前記ループフィルタ
と前記電圧制御型発振器と前記分周比が固定された分周
器とからなる第２のループによるアナログPLLに切り替
え実施することを特徴とするPLL回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264891A JPH07120942B2 (ja) | 1985-11-27 | 1985-11-27 | Ｐｌｌ回路 |
| EP86116236A EP0224828A2 (en) | 1985-11-27 | 1986-11-24 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264891A JPH07120942B2 (ja) | 1985-11-27 | 1985-11-27 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126712A JPS62126712A (ja) | 1987-06-09 |
| JPH07120942B2 true JPH07120942B2 (ja) | 1995-12-20 |
Family
ID=17409660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264891A Expired - Lifetime JPH07120942B2 (ja) | 1985-11-27 | 1985-11-27 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0224828A2 (ja) |
| JP (1) | JPH07120942B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354233A1 (en) * | 1988-01-13 | 1990-02-14 | Plessey Semiconductors Limited | Frequency synthesisers |
| JP2823563B2 (ja) * | 1988-05-18 | 1998-11-11 | 富士通株式会社 | Ｐｌｌ回路 |
| US5130671A (en) * | 1990-12-26 | 1992-07-14 | Hughes Aircraft Company | Phase-locked loop frequency tracking device including a direct digital synthesizer |
| US5486792A (en) * | 1995-03-06 | 1996-01-23 | Motorola, Inc. | Method and apparatus for calculating a divider in a digital phase lock loop |
| US7263152B2 (en) | 2003-11-18 | 2007-08-28 | Analog Devices, Inc. | Phase-locked loop structures with enhanced signal stability |
| US7583152B2 (en) * | 2008-01-04 | 2009-09-01 | Qualcomm Incorporated | Phase-locked loop with self-correcting phase-to-digital transfer function |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354456A (en) * | 1976-10-27 | 1978-05-17 | Mitsubishi Electric Corp | Phase synchronizing oscillator |
| JPS5479549A (en) * | 1977-12-07 | 1979-06-25 | Fujitsu Ltd | Phase synchronizing control circuit |
-
1985
- 1985-11-27 JP JP60264891A patent/JPH07120942B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-24 EP EP86116236A patent/EP0224828A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62126712A (ja) | 1987-06-09 |
| EP0224828A2 (en) | 1987-06-10 |
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