JPS60249429A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS60249429A JPS60249429A JP59105496A JP10549684A JPS60249429A JP S60249429 A JPS60249429 A JP S60249429A JP 59105496 A JP59105496 A JP 59105496A JP 10549684 A JP10549684 A JP 10549684A JP S60249429 A JPS60249429 A JP S60249429A
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- Japan
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- low
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims 1
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 abstract description 13
- 238000013459 approach Methods 0.000 abstract description 3
- 102000012677 DET1 Human genes 0.000 abstract 3
- 101150113651 DET1 gene Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 6
- 101150066284 DET2 gene Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の詳細な説明
本発明は引込み時間が早く入力ジッタを十分に抑圧でき
る位相同期回路に関する。
る位相同期回路に関する。
（２）従来技術と問題点
従来の位相同期回路の構成をブロック図で示すと第１図
のようになっている。即ち入力信号ｆｉｎと電圧制御型
発振器ＶＣＯの出力の両者が印加される位相比較器ｐｃ
を有し、位相比較器ｐｃの出力は低域フィルタＬＰＦを
介して電圧制御型発振器ｖＣＯに印加される。これによ
り発１辰器ＶＣＯの出力ｆｏｕｔは入力信号ｆｉｎに位
相同期したものとなる。この回路は信号ｆｉｎが到来し
ないときも予め定めた周波数により自走発振することが
できる。
のようになっている。即ち入力信号ｆｉｎと電圧制御型
発振器ＶＣＯの出力の両者が印加される位相比較器ｐｃ
を有し、位相比較器ｐｃの出力は低域フィルタＬＰＦを
介して電圧制御型発振器ｖＣＯに印加される。これによ
り発１辰器ＶＣＯの出力ｆｏｕｔは入力信号ｆｉｎに位
相同期したものとなる。この回路は信号ｆｉｎが到来し
ないときも予め定めた周波数により自走発振することが
できる。
入力信号が再度到来したとき、その周波数に引き込まれ
て発振を続＆Ｊることができ、更に入力信号の周波数が
変動するときも、それに追従することができる。しかし
ながら従来の構成では低域フィルタＬＰＦの特性のため
、前記引き込み時間を早くするか、発振周波数の変動を
最大限抑えるかの何れかの特性が得られるに過ぎなかっ
た。即ち時定数を小さくして引き込′み時間を早くした
時、第２図の曲線Ａで示すように発振周波数と入力周波
数との差Δｆを縦軸に、引き込み開始からの経過時間を
横軸にとって示すと、発振周波数は急速に入力周波数に
近づくが、入力周波数が変動すると、発振周波数も直く
に追従して変動する欠点があった。このため低域フィル
タとして時定数を可佳な限り長い値とすると、発振周波
数の変動は小さくなるが曲線Ｂで示すように、出力とし
て利用できる発振周波数が入力周波数と大きく異なった
状態が続き、使用できない欠点があった。
て発振を続＆Ｊることができ、更に入力信号の周波数が
変動するときも、それに追従することができる。しかし
ながら従来の構成では低域フィルタＬＰＦの特性のため
、前記引き込み時間を早くするか、発振周波数の変動を
最大限抑えるかの何れかの特性が得られるに過ぎなかっ
た。即ち時定数を小さくして引き込′み時間を早くした
時、第２図の曲線Ａで示すように発振周波数と入力周波
数との差Δｆを縦軸に、引き込み開始からの経過時間を
横軸にとって示すと、発振周波数は急速に入力周波数に
近づくが、入力周波数が変動すると、発振周波数も直く
に追従して変動する欠点があった。このため低域フィル
タとして時定数を可佳な限り長い値とすると、発振周波
数の変動は小さくなるが曲線Ｂで示すように、出力とし
て利用できる発振周波数が入力周波数と大きく異なった
状態が続き、使用できない欠点があった。
（３）発明の目的
本発明の目的は、前述の欠点を改善し、比較的簡易な構
成で且つ理想的な特性を持つ位相同期回路を提供するこ
とにある。
成で且つ理想的な特性を持つ位相同期回路を提供するこ
とにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、入力信号
と電圧制御型発振器出力とを位相比較する位相比較器と
、その出力を直流に変換する第１低域フイルタと、その
出力電圧によって制御される電圧制御型発振器とで構成
される位相同期回路において、前記第１低域フイルタと
比較し時定数のより長い第２低域フイルタと、前記第１
．第２フイルタの出力を検出する検出器と、該検出器出
力により前記第１．第２低域フイルタ出力の一方を選択
し前記電圧制御型発振器に印加する切替器とを具備した
ことである。
と電圧制御型発振器出力とを位相比較する位相比較器と
、その出力を直流に変換する第１低域フイルタと、その
出力電圧によって制御される電圧制御型発振器とで構成
される位相同期回路において、前記第１低域フイルタと
比較し時定数のより長い第２低域フイルタと、前記第１
．第２フイルタの出力を検出する検出器と、該検出器出
力により前記第１．第２低域フイルタ出力の一方を選択
し前記電圧制御型発振器に印加する切替器とを具備した
ことである。
（５）発明の実施例
第３図は本発明の第１実施例の構成を示すブロック図で
ある。第３図において、ＬＰ’Ｆ１．ＬＰＦ２はそれぞ
れ特性の異なる低域フィルタで、ＬＰＦＩは時定数の短
いもの、ＬＰＦ２は本発明において設りた時定数のより
長いもので、従来のＲとＣの部品を使用して得られる時
定数より、更に長い時定数を得るため、後述するように
電子回路で構成することが良い。ＤＥＴは検出器を示し
、低域フィルタＬＰＦＩ、ＬＰＦ２の各出力Ｖ１゜■２
を検出し、切替器ＳＷを制御し且つ低域フィルタＬＰＦ
２にリセット信号を与える。ＳＷは切替器を示し、両
低域フィルタの出力について検出器ＤＥＴの出力５ＣＴ
Ｌにより何れか一方を電圧゛制御型発振器ＶＣＯへ印加
するものである。その他年１図と同一のものには同一符
号を付与している。
ある。第３図において、ＬＰ’Ｆ１．ＬＰＦ２はそれぞ
れ特性の異なる低域フィルタで、ＬＰＦＩは時定数の短
いもの、ＬＰＦ２は本発明において設りた時定数のより
長いもので、従来のＲとＣの部品を使用して得られる時
定数より、更に長い時定数を得るため、後述するように
電子回路で構成することが良い。ＤＥＴは検出器を示し
、低域フィルタＬＰＦＩ、ＬＰＦ２の各出力Ｖ１゜■２
を検出し、切替器ＳＷを制御し且つ低域フィルタＬＰＦ
２にリセット信号を与える。ＳＷは切替器を示し、両
低域フィルタの出力について検出器ＤＥＴの出力５ＣＴ
Ｌにより何れか一方を電圧゛制御型発振器ＶＣＯへ印加
するものである。その他年１図と同一のものには同一符
号を付与している。
令弟２図の場合と同様に入力信号が到来したときは、検
出器ＤＥＴは両フィルタＬＰＦ１．ＬＰＦ２の出力Ｖ１
．Ｖ２を略同−と見ているから、このときＬ Ｐ Ｆ
１の出力について発振器ＶＣＯへ人力できるように切替
器ＳＷを操作する。
出器ＤＥＴは両フィルタＬＰＦ１．ＬＰＦ２の出力Ｖ１
．Ｖ２を略同−と見ているから、このときＬ Ｐ Ｆ
１の出力について発振器ＶＣＯへ人力できるように切替
器ＳＷを操作する。
第４図は第２図と対応する曲線で、実線は発振器ＶＣＯ
の出力を、点線は入力信号を示す。最初は時定数の小さ
いフィルタＬＰＦ １を用いているため、実線で示すよ
うに第３図の発振器ＶＣＯ出力は第２図の場合と同様入
力周波数に急速に近づく。
の出力を、点線は入力信号を示す。最初は時定数の小さ
いフィルタＬＰＦ １を用いているため、実線で示すよ
うに第３図の発振器ＶＣＯ出力は第２図の場合と同様入
力周波数に急速に近づく。
略同−になった時（時刻Ｔ ｓ ）において、検出器Ｄ
ＥＴはＬＰＦ’１の出力Ｖ１が略零となったことを確認
し、ＬＰＦ２に対しす七ノド信号を発する。
ＥＴはＬＰＦ’１の出力Ｖ１が略零となったことを確認
し、ＬＰＦ２に対しす七ノド信号を発する。
ＬＰＦ２のフィルタを構成する素子は、そのとき出力Ｖ
２が略零で、且つ入力信号に対し時定数の極めて大きい
値となるようにリセットされる（構成素子については後
述する）。検出器ＤＥＴは次いで切替器ＳＷをＬＰＦ２
の出力側に切替える。
２が略零で、且つ入力信号に対し時定数の極めて大きい
値となるようにリセットされる（構成素子については後
述する）。検出器ＤＥＴは次いで切替器ＳＷをＬＰＦ２
の出力側に切替える。
そのため第４図に点線で示すように入力周波数に変動が
あったとしても、時定数が大きいためＬＰＦ２の出力即
ち発振器ＶＣＯの入力に変動が少なく、発振器■ＣＯの
出力は極めて安定化する。
あったとしても、時定数が大きいためＬＰＦ２の出力即
ち発振器ＶＣＯの入力に変動が少なく、発振器■ＣＯの
出力は極めて安定化する。
第５図はＬ−ＰＦ２の具体的構成を示す図で、図におい
てＭＰＵはマイクロプロセッサ、ＭＥＭはメモリ、ＣＮ
Ｔはクロックパルスのカウンタ、■Ｆはインタフェース
、Ｄ／Ａはディジタルアナログ変換器、ＲＥＳは検出器
からのリセット信号、ＢＵ、Ｓはパスを示している。位
相比較器ＰＣからの入力信号と発振器ＶＣＯ出力の位相
差に応じた幅のパルスがカウンタＣＮＴに与えられてい
る間、カウンタＣＮＴはクロックＣＬＫをカウントする
。
てＭＰＵはマイクロプロセッサ、ＭＥＭはメモリ、ＣＮ
Ｔはクロックパルスのカウンタ、■Ｆはインタフェース
、Ｄ／Ａはディジタルアナログ変換器、ＲＥＳは検出器
からのリセット信号、ＢＵ、Ｓはパスを示している。位
相比較器ＰＣからの入力信号と発振器ＶＣＯ出力の位相
差に応じた幅のパルスがカウンタＣＮＴに与えられてい
る間、カウンタＣＮＴはクロックＣＬＫをカウントする
。
マイクロプロセッサＭＰＵは複数回、カウンタＣＮＴの
カウント値を読み取り、平均化する。次いでその値をイ
ンタフェースＩＦを介してＤ／Ａ変換器で変換し、出力
■２とする。検出器ＤＥＴからリセット信号がインタフ
ェースＩＦに与えられたとき、マイクロプロセッサＭＰ
Ｕで平均化した値が略「零」であるようにリセットする
。それ以後の回路の動作はＬＰＦ２の特性に従った制廟
を受けるため、入力周波数に変動が発生したとしても、
発振器■ＣＯの出力には殆ど影響を与えない。
カウント値を読み取り、平均化する。次いでその値をイ
ンタフェースＩＦを介してＤ／Ａ変換器で変換し、出力
■２とする。検出器ＤＥＴからリセット信号がインタフ
ェースＩＦに与えられたとき、マイクロプロセッサＭＰ
Ｕで平均化した値が略「零」であるようにリセットする
。それ以後の回路の動作はＬＰＦ２の特性に従った制廟
を受けるため、入力周波数に変動が発生したとしても、
発振器■ＣＯの出力には殆ど影響を与えない。
第６図は本発明の第２実施例の構成を示す図である。Ｄ
ＷＮは入力信号についての信号断検出回路を示し、その
出力は検出器ＤＥＴ２に印加される。その他の第３図と
同一符号は同様のものを示す。第６図の回路において、
ＬＰＦ２が動作を開始した後、入力信号が断となったと
き、発振器ＶＣＯは自走周波数で発振を続けるが、多く
の場合経時変化のため、ドリフトを起こす。そして入力
信号が再到来のとき、ＬＰＦ２を使用していると従来の
欠点、即ち入力信号との周波数差を急激に減少できない
欠点が発生することとなる。信号断検出器ＤＷＮはその
ため入力信号が断となったことを検出した時、検出信号
を検出器ＤＥＴ２に入力し、切替器ＳＷをＬＰＦ １の
方へ切替えさせる。
ＷＮは入力信号についての信号断検出回路を示し、その
出力は検出器ＤＥＴ２に印加される。その他の第３図と
同一符号は同様のものを示す。第６図の回路において、
ＬＰＦ２が動作を開始した後、入力信号が断となったと
き、発振器ＶＣＯは自走周波数で発振を続けるが、多く
の場合経時変化のため、ドリフトを起こす。そして入力
信号が再到来のとき、ＬＰＦ２を使用していると従来の
欠点、即ち入力信号との周波数差を急激に減少できない
欠点が発生することとなる。信号断検出器ＤＷＮはその
ため入力信号が断となったことを検出した時、検出信号
を検出器ＤＥＴ２に入力し、切替器ＳＷをＬＰＦ １の
方へ切替えさせる。
入力信号が再到来したとき、検出器ＤＥＴ２は前述の動
作を行うから、早急に切替器ＳＷをＬＰＦ２の方へ切替
えることができる。
作を行うから、早急に切替器ＳＷをＬＰＦ２の方へ切替
えることができる。
（６）発明の効果
このようにして本発明によると、回路動作として引き込
み時間を短く （初期引き込み或いは再引き込みについ
て）、また入力信号周波数の変化に対し、出力周波数の
変動を十分に抑えられるため、位相同期回路として有効
である。
み時間を短く （初期引き込み或いは再引き込みについ
て）、また入力信号周波数の変化に対し、出力周波数の
変動を十分に抑えられるため、位相同期回路として有効
である。
第１図は位相同期回路の構成を示すブロック図、第２図
は第１図の動作説明図、 第３図は本発明の第１実施例の構成を示すフ゛口・７り
図、 第４図は第３図の動作説明図、 第５図は第３図中の低域フィルタの構成を示す図、第６
図は本発明の第２実施例の構成を示すフ′口・ンク図で
ある。 ＰＣ−位相比較器 ＬＰＦｌ、ＬＰＦ２−低域フィルタ ■ｃｏ−電圧制御型発振器 Ｄ Ｅ Ｔ−−一出力検出器 ｓ ｗ’−一切替器 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 第１図 第３図 第４図 第５図
は第１図の動作説明図、 第３図は本発明の第１実施例の構成を示すフ゛口・７り
図、 第４図は第３図の動作説明図、 第５図は第３図中の低域フィルタの構成を示す図、第６
図は本発明の第２実施例の構成を示すフ′口・ンク図で
ある。 ＰＣ−位相比較器 ＬＰＦｌ、ＬＰＦ２−低域フィルタ ■ｃｏ−電圧制御型発振器 Ｄ Ｅ Ｔ−−一出力検出器 ｓ ｗ’−一切替器 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 第１図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、入力信号と電圧制御型発振器出力とを位相比較する
位相比較器と、その出力を直流に変換する第１低域フイ
ルタと、その出力電圧によって制御される電圧制御型発
振器とで構成される位相同期回路において、前記第１低
域フイルタと比較し時定数のより長い第２低域フイルタ
と、前記第１．第２フイルタの出力を検出する検出器と
、該検出器出力により前記第１．第２低域フイルタ出力
の一方を選択し前記電圧制御型発振器に印加する切替器
とを具備したことを特徴とする位相同期回路。 ２、入力信号と電圧制御型発振器出力とを位相比較する
位相比較器と、その出力を直流に変換する第１低域フイ
ルタと、その出力電圧によって制御される電圧制御型発
振器とで構成される位相同期回路において、前記第１低
域フイルタと比較し時定数のより長い第２低域フイルタ
と、前記第１．第２フイルタの出力を検出する検出器と
、該入力信号の断を検出する人力信号断検出器と、該検
出器出力により前記第１．第２低域フイルタ出力の一方
を、該入力信号断検出器出力により該第１低域フ、イル
タ出力を選択し前記電圧制御型発振器に印加する切替器
とを具備した−ことを特徴とする位相−同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105496A JPS60249429A (ja) | 1984-05-24 | 1984-05-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105496A JPS60249429A (ja) | 1984-05-24 | 1984-05-24 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249429A true JPS60249429A (ja) | 1985-12-10 |
Family
ID=14409203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105496A Pending JPS60249429A (ja) | 1984-05-24 | 1984-05-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249429A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468127A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Oscillation circuit |
| JPH01119128A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | デスタック系ジッタ抑圧回路 |
| FR2624323A1 (fr) * | 1987-12-03 | 1989-06-09 | Inst Francais Du Petrole | Dispositif pour asservir un signal, en frequence et en phase, a celle d'un signal impose |
| JPH01272242A (ja) * | 1988-02-29 | 1989-10-31 | Nec Corp | （１＋ｎ）ヒットレス回線切替装置 |
| JPH0290811A (ja) * | 1988-09-28 | 1990-03-30 | Fujitsu Ltd | 周波数位相同期回路 |
-
1984
- 1984-05-24 JP JP59105496A patent/JPS60249429A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468127A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Oscillation circuit |
| JPH01119128A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | デスタック系ジッタ抑圧回路 |
| FR2624323A1 (fr) * | 1987-12-03 | 1989-06-09 | Inst Francais Du Petrole | Dispositif pour asservir un signal, en frequence et en phase, a celle d'un signal impose |
| JPH01272242A (ja) * | 1988-02-29 | 1989-10-31 | Nec Corp | （１＋ｎ）ヒットレス回線切替装置 |
| JPH0290811A (ja) * | 1988-09-28 | 1990-03-30 | Fujitsu Ltd | 周波数位相同期回路 |
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