JP2669060B2 - フェーズ・ロックド・ループ回路 - Google Patents
フェーズ・ロックド・ループ回路Info
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- JP2669060B2 JP2669060B2 JP1155318A JP15531889A JP2669060B2 JP 2669060 B2 JP2669060 B2 JP 2669060B2 JP 1155318 A JP1155318 A JP 1155318A JP 15531889 A JP15531889 A JP 15531889A JP 2669060 B2 JP2669060 B2 JP 2669060B2
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- Japan
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- output
- input
- pulse
- signal
- circuit
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は任意のくり返し周期をもつ標準入力パルス信
号（例;1T〜4T）と倍速入力パルス信号（例;T/2〜2T）
の両方からクロック信号を抽出することができるPLL回
路に関するものである。
号（例;1T〜4T）と倍速入力パルス信号（例;T/2〜2T）
の両方からクロック信号を抽出することができるPLL回
路に関するものである。
従来の技術 従来、任意のくり返し周期をもつ標準入力パルス信号
と倍速入力パルス信号の両方の信号からクロック信号を
抽出するための入力信号のエッジを検出する必要がある
PLL回路としては第３図に例示するようなものが実用化
されている。以下図面を参照しながら説明する。第３図
において、1aは標準入力信号源、1bは倍速入力信号源、
2aと2bは入力信号を遅延させるための遅延器、３はEX.O
Rゲート、４は上記遅延器2aと2bとEX.ORゲート３および
切り換えスイッチ15で構成されたエッジ検出回路、８は
アナログスイッチ、９は上記４と８で構成された位相比
較器、10aは標準入力パルス信号時に上記位相比較器の
出力を平滑化させるためのローパスフィルタ（LPF）、1
0bは倍速入力パルス信号時に上記位相比較器の出力を平
滑化させるためのローパスフィルタ（LPF）、11は上記
位相比較器の出力をLPF10a,10bを介して得られた出力に
よって発振周波数が制御される電圧制御型発振器（VC
O）、15は上記遅延器2aか2bを選択するための切り換え
スイッチ、16は上記入力信号源1aか1bを選択するための
切り換えスイッチ、20はループフィルタのLPF10aか10b
を選択するための切り換えスイッチ、21は上記VCOの発
振周波数を変える手段として発振コンデンサ18か19を選
択するための切り換えスイッチである。以上のように構
成されたPLL回路について以下その動作について第３図
と第４図を参照しながら説明する。まず、標準入力動作
時には、第３図の切り換えスイッチ15と16と20および21
はそれぞれＡ側の状態にある。この場合第４図に示す任
意のくり返し周期をもつ標準入力信号源1aの標準入力信
号ａは入力端子T1に入力されるとともにその標準入力パ
ルス信号ａは直接EX.ORゲートへ入力さえる入力信号ａ
と遅延器2aを介して遅延された遅延入力信号ｂとに分か
れる。上記遅延入力信号ｂは遅延器2aで決定された遅延
時間（T/2）だけ入力信号ａより遅延され、EX.ORゲート
３へ入力される。EX.ORゲート３の出力には上記入力信
号ａと上記遅延入力信号ｂとのEX.OR動作結果が第４図
に示す様に固定時間幅TWcとして出力される。上記固定
時間幅TWcのＨの区間は位相比較間であるアナログスイ
ッチ８はオンとなりVCO11の出力信号である再生クロッ
クｆと入力信号ａとの位相差が位相比較器９の位相比較
器出力ｅとして出力端子T3へ出力される。また、固定時
間幅TWcのＬの区間はアナログスイッチ８がオフとな
り、出力端子T3からは出力信号を出力しない。そして、
出力端子T3に接続されたLPF10aは位相比較器９の出力を
平滑する。さらに上記LPF10aで平滑化された直流出力に
よってVCO11の周波数をコントロールすることによりPLL
回路を構成して出力端子T4から標準入力信号ａに対する
標準再生クロック信号ｆを抽出する。
と倍速入力パルス信号の両方の信号からクロック信号を
抽出するための入力信号のエッジを検出する必要がある
PLL回路としては第３図に例示するようなものが実用化
されている。以下図面を参照しながら説明する。第３図
において、1aは標準入力信号源、1bは倍速入力信号源、
2aと2bは入力信号を遅延させるための遅延器、３はEX.O
Rゲート、４は上記遅延器2aと2bとEX.ORゲート３および
切り換えスイッチ15で構成されたエッジ検出回路、８は
アナログスイッチ、９は上記４と８で構成された位相比
較器、10aは標準入力パルス信号時に上記位相比較器の
出力を平滑化させるためのローパスフィルタ（LPF）、1
0bは倍速入力パルス信号時に上記位相比較器の出力を平
滑化させるためのローパスフィルタ（LPF）、11は上記
位相比較器の出力をLPF10a,10bを介して得られた出力に
よって発振周波数が制御される電圧制御型発振器（VC
O）、15は上記遅延器2aか2bを選択するための切り換え
スイッチ、16は上記入力信号源1aか1bを選択するための
切り換えスイッチ、20はループフィルタのLPF10aか10b
を選択するための切り換えスイッチ、21は上記VCOの発
振周波数を変える手段として発振コンデンサ18か19を選
択するための切り換えスイッチである。以上のように構
成されたPLL回路について以下その動作について第３図
と第４図を参照しながら説明する。まず、標準入力動作
時には、第３図の切り換えスイッチ15と16と20および21
はそれぞれＡ側の状態にある。この場合第４図に示す任
意のくり返し周期をもつ標準入力信号源1aの標準入力信
号ａは入力端子T1に入力されるとともにその標準入力パ
ルス信号ａは直接EX.ORゲートへ入力さえる入力信号ａ
と遅延器2aを介して遅延された遅延入力信号ｂとに分か
れる。上記遅延入力信号ｂは遅延器2aで決定された遅延
時間（T/2）だけ入力信号ａより遅延され、EX.ORゲート
３へ入力される。EX.ORゲート３の出力には上記入力信
号ａと上記遅延入力信号ｂとのEX.OR動作結果が第４図
に示す様に固定時間幅TWcとして出力される。上記固定
時間幅TWcのＨの区間は位相比較間であるアナログスイ
ッチ８はオンとなりVCO11の出力信号である再生クロッ
クｆと入力信号ａとの位相差が位相比較器９の位相比較
器出力ｅとして出力端子T3へ出力される。また、固定時
間幅TWcのＬの区間はアナログスイッチ８がオフとな
り、出力端子T3からは出力信号を出力しない。そして、
出力端子T3に接続されたLPF10aは位相比較器９の出力を
平滑する。さらに上記LPF10aで平滑化された直流出力に
よってVCO11の周波数をコントロールすることによりPLL
回路を構成して出力端子T4から標準入力信号ａに対する
標準再生クロック信号ｆを抽出する。
次に倍速入力動作時には、第３図の切り換えスイッチ
15と16と20および21はそれぞれＢ側の状態にある。第５
図に倍速入力動作時におけるタイミングチャートを示
す。この場合第４図のタイミングチャートの動作状態と
異なるところとして、入力信号源は倍速入力信号源1bと
なり、遅延入力信号ｂは遅延器2bで決定された遅延時間
（T/4）だけ入力信号ａより遅延され、VCOの発振周波数
は発振用コンデンサC18より容量の小さい発振用デンサC
19を選択することにより標準入力動作時のVCO発振周波
数の２倍である２にされている。各動作タイミング
は第５図に示す通り第４図に比して全て２倍の動作速度
で動作しているだけのため、標準入力時と同じ動作をす
る各ブロック図に関しての動作説明は省略する。したが
って倍速入力動作時はVCOの発振周波数を２倍に高く
し、さらに遅延器とLPFを切り換えることにより標準入
力時の動作速度より２倍の動作速度で動作するPLL回路
を構成して出力端子T4から倍速再生クロック信号2fを抽
出するものであった。
15と16と20および21はそれぞれＢ側の状態にある。第５
図に倍速入力動作時におけるタイミングチャートを示
す。この場合第４図のタイミングチャートの動作状態と
異なるところとして、入力信号源は倍速入力信号源1bと
なり、遅延入力信号ｂは遅延器2bで決定された遅延時間
（T/4）だけ入力信号ａより遅延され、VCOの発振周波数
は発振用コンデンサC18より容量の小さい発振用デンサC
19を選択することにより標準入力動作時のVCO発振周波
数の２倍である２にされている。各動作タイミング
は第５図に示す通り第４図に比して全て２倍の動作速度
で動作しているだけのため、標準入力時と同じ動作をす
る各ブロック図に関しての動作説明は省略する。したが
って倍速入力動作時はVCOの発振周波数を２倍に高く
し、さらに遅延器とLPFを切り換えることにより標準入
力時の動作速度より２倍の動作速度で動作するPLL回路
を構成して出力端子T4から倍速再生クロック信号2fを抽
出するものであった。
発明が解決しようとする課題 以上のように構成されたPLL回路では、倍速入力動作
時における各ブロックの動作周波数は、標準入力動作時
に比較して確実に２倍以上の動作速度が必要となる。し
たがって標準時と兼用して倍速時に高い周波数で使用す
る場合、高い動作速度で安定なVCO,アナログスイッチ回
路等を得るには回路遅延時間等の問題が発生するために
非常に実現困難となる。
時における各ブロックの動作周波数は、標準入力動作時
に比較して確実に２倍以上の動作速度が必要となる。し
たがって標準時と兼用して倍速時に高い周波数で使用す
る場合、高い動作速度で安定なVCO,アナログスイッチ回
路等を得るには回路遅延時間等の問題が発生するために
非常に実現困難となる。
また、倍速力動作時のVCO発振周波数は標準入力動作
時の発振周波数より高くしなければならないため発振調
整用コンデンサ,LPF,切り換えスイッチ等の外付け部品
を追加する必要があり部品コストは高価なものとなるな
ど以上多くの欠点があった。
時の発振周波数より高くしなければならないため発振調
整用コンデンサ,LPF,切り換えスイッチ等の外付け部品
を追加する必要があり部品コストは高価なものとなるな
ど以上多くの欠点があった。
本発明は上記問題点に鑑みてなされたもので、標準動
作時にも倍速動作時にもVCOと入力パルス信号との位相
比較を可能にし、簡易な構成で低コストのPLL回路を提
供することを目的としている。
作時にも倍速動作時にもVCOと入力パルス信号との位相
比較を可能にし、簡易な構成で低コストのPLL回路を提
供することを目的としている。
課題を解決するための手段 上記問題点を解決するため、本発明のフェーズ・ロッ
クド・ループ回路は、標準動作時の入力パルス信号の最
小周期（Ｔ）の1/2幅となる第１のパルスを前記入力パ
ルス信号の両エッジの直後に出力し、倍速動作時には前
記第１のパルスの1/2幅（T/2）となる第２のパルスを入
力パルス信号の両エッジの直後に出力するエッジ検出回
路（４）と、標準動作時の入力信号の最小周期（Ｔ）を
一周期として発振する電圧制御型発振器（11）の出力が
アナログスイッチ（８）を介して入力されるループフィ
ルタ（10a）の出力信号によって前記電圧制御型発振器
の入力を制御するループと、前記電圧制御型発振器の反
転出力がデータ入力端（Ｄ）に入力され前記エッジ検出
回路の出力信号にクロック同期した第３のパルス（TW
d）を出力するＤ型フリップフロップ（６）と、入力さ
れる前記電圧制御型発振器の発振出力の２倍の周波数
（2f）を出力する逓倍回路とを具備し、標準動作時には
前記エッジ検出回路（４）の第１のパルス出力によって
前記アナログスイッチを開閉し、倍速同時には前記Ｄ型
フリップフロップ（６）の第３のパルス出力によって前
記アナログスイッチ（８）を開閉するように構成するも
のである。
クド・ループ回路は、標準動作時の入力パルス信号の最
小周期（Ｔ）の1/2幅となる第１のパルスを前記入力パ
ルス信号の両エッジの直後に出力し、倍速動作時には前
記第１のパルスの1/2幅（T/2）となる第２のパルスを入
力パルス信号の両エッジの直後に出力するエッジ検出回
路（４）と、標準動作時の入力信号の最小周期（Ｔ）を
一周期として発振する電圧制御型発振器（11）の出力が
アナログスイッチ（８）を介して入力されるループフィ
ルタ（10a）の出力信号によって前記電圧制御型発振器
の入力を制御するループと、前記電圧制御型発振器の反
転出力がデータ入力端（Ｄ）に入力され前記エッジ検出
回路の出力信号にクロック同期した第３のパルス（TW
d）を出力するＤ型フリップフロップ（６）と、入力さ
れる前記電圧制御型発振器の発振出力の２倍の周波数
（2f）を出力する逓倍回路とを具備し、標準動作時には
前記エッジ検出回路（４）の第１のパルス出力によって
前記アナログスイッチを開閉し、倍速同時には前記Ｄ型
フリップフロップ（６）の第３のパルス出力によって前
記アナログスイッチ（８）を開閉するように構成するも
のである。
作用 上記の構成により倍速動作時には、エッジ検出回路４
は入力パルス信号の両エッジで固定時間幅TWcの第２の
パルスを出力し、Ｄ−FF（Ｄ型フリップフロップ）６の
クロック入力端に入力され、VCO（電圧制御型発振器）1
1の発振出力ｆの反転出力（インバータ５の出力）はＤ
−FF6のデータ入力に入力される。これにより、Ｄ−FF6
の出力には固定時間幅TWcの第２のパルスのリーディン
グエッジに同期した可変時間幅TWdのパルスが出力され
る。アナログスイッチ８はこの出力によってスイッチン
グ制御され、位相比較出力T3の出力パルスのＨ区間とＬ
区間との時間差によって、VCO11の発振出力とエッジ検
出回路４の出力信号との位相比較がなされ、位相比較出
力T3の出力パルスをループフィルタ10aで平滑して、VCO
11の発振周波数を制御する。このようにして、アナログ
スイッチ８、ループフィルタ10aおよびVCO11で構成され
るループ中のVCO11の出力が入力パルス信号と同期さ
れ、VCO11の出力から標準再生クロック信号ｆが得ら
れ、VCO11の出力に接続された逓倍回路14の出力からは
倍速再生クロック信号2fが得られる。
は入力パルス信号の両エッジで固定時間幅TWcの第２の
パルスを出力し、Ｄ−FF（Ｄ型フリップフロップ）６の
クロック入力端に入力され、VCO（電圧制御型発振器）1
1の発振出力ｆの反転出力（インバータ５の出力）はＤ
−FF6のデータ入力に入力される。これにより、Ｄ−FF6
の出力には固定時間幅TWcの第２のパルスのリーディン
グエッジに同期した可変時間幅TWdのパルスが出力され
る。アナログスイッチ８はこの出力によってスイッチン
グ制御され、位相比較出力T3の出力パルスのＨ区間とＬ
区間との時間差によって、VCO11の発振出力とエッジ検
出回路４の出力信号との位相比較がなされ、位相比較出
力T3の出力パルスをループフィルタ10aで平滑して、VCO
11の発振周波数を制御する。このようにして、アナログ
スイッチ８、ループフィルタ10aおよびVCO11で構成され
るループ中のVCO11の出力が入力パルス信号と同期さ
れ、VCO11の出力から標準再生クロック信号ｆが得ら
れ、VCO11の出力に接続された逓倍回路14の出力からは
倍速再生クロック信号2fが得られる。
また、標準動作時には、エッジ検出回路４から出力さ
れる第１のパルスによって、アナログスイッチ８がスイ
ッチング制御され、アナログスイッチ８、ループフィル
タ10aおよびVCO11で構成されるループ中のVCO11の出力
が入力パルス信号と同期され、VCO11の出力から標準再
生クロック信号ｆが得られる。従って、標準動作時と倍
速動作時とでループフィルタ10aやVCO11の定数を変更す
ることなく、VCO11の出力と入力パルス信号との位相比
較がなされ、簡易な回路構成で標準再生クロック信号と
倍速再生クロック信号が安定に得られる。
れる第１のパルスによって、アナログスイッチ８がスイ
ッチング制御され、アナログスイッチ８、ループフィル
タ10aおよびVCO11で構成されるループ中のVCO11の出力
が入力パルス信号と同期され、VCO11の出力から標準再
生クロック信号ｆが得られる。従って、標準動作時と倍
速動作時とでループフィルタ10aやVCO11の定数を変更す
ることなく、VCO11の出力と入力パルス信号との位相比
較がなされ、簡易な回路構成で標準再生クロック信号と
倍速再生クロック信号が安定に得られる。
実施例 第１図は本発明の一実施例を示している。第１図にお
いて、第３図のPLL回路と異なるところは、LPF10bと切
り換えスイッチ21と20およびVCO発振用コンデンサ19が
除去され、その代わりＤ−FF（フリップ・フロップ）６
とインバータ５で構成された出力パルス制御回路17とエ
ッジ検出回路４の固定時間幅TWcとＤ−FF6の可変時間幅
TWdとを選択する切り換えスイッチ７と、さらに−90゜
位相器12とEX.ORゲート13で構成された逓倍回路14が追
加されている。第３図および第４図と同じ動作を期され
ているブロックには同一番号を付している。したがっ
て、第３図および第４図と同じ標準入力動作をする各ブ
ロック図および各タイミングに関しての動作説明は省略
する。
いて、第３図のPLL回路と異なるところは、LPF10bと切
り換えスイッチ21と20およびVCO発振用コンデンサ19が
除去され、その代わりＤ−FF（フリップ・フロップ）６
とインバータ５で構成された出力パルス制御回路17とエ
ッジ検出回路４の固定時間幅TWcとＤ−FF6の可変時間幅
TWdとを選択する切り換えスイッチ７と、さらに−90゜
位相器12とEX.ORゲート13で構成された逓倍回路14が追
加されている。第３図および第４図と同じ動作を期され
ているブロックには同一番号を付している。したがっ
て、第３図および第４図と同じ標準入力動作をする各ブ
ロック図および各タイミングに関しての動作説明は省略
する。
倍速入力動作時において、倍速入力信号源1bはエッジ
検出回路４の入力端子T1へ入力され、エッジ検出回路４
の出力端子T2には固定時間端ｃとして第２図に示すよう
に出力される。この固定時間幅ｃの信号はＤ−FF6のク
ロック端子へ入力される。
検出回路４の入力端子T1へ入力され、エッジ検出回路４
の出力端子T2には固定時間端ｃとして第２図に示すよう
に出力される。この固定時間幅ｃの信号はＤ−FF6のク
ロック端子へ入力される。
一方VCO出力信号ｆはインバータ５を介して上記Ｄ−F
F6のデータ入力端子へ反転入力されることにより、Ｄ−
FF6の出力Ｑには第２図に示す様な可変時間幅TWdとして
出力されるとともに、切り換えスイッチ７を介して位相
比較器９であるアナログスイッチ８へ入力される。上記
Ｄ−FF6の出力信号である可変時間幅TWdは上記固定時間
幅ｃの立ち上がりエッジに同期して、さらに入力信号ａ
に対しても完全に同期した信号となる。したがって入力
信号ａの位相が変化した場合、Ｄ−FF6のＱ出力である
第２図の可変時間幅TWdも入力信号ａの位相変化に追従
する。さらに可変時間幅TWdの出力パルス幅TWが変化す
ることにより、位相比較器９のアナログスイッチ８も追
従してオン／オフされるため入力信号ａとVCO11の出力
である再生クロック信号ｆとの位相差に対応した位相比
較器出力ｅが出力されPLL回路が構成される。さらに位
相ロックされた再生クロック信号ｆは直接EX.ORゲート1
3へ入力される信号ｆと、−90゜移相器12を介して入力
される信号ｇとに分かれ、−90゜位相器12とEX.ORゲー
ト13とで逓倍回路14が構成される。したがって出力端子
T5から倍速入力信号ａに同期した倍速再生クロック信号
2fが抽出される。
F6のデータ入力端子へ反転入力されることにより、Ｄ−
FF6の出力Ｑには第２図に示す様な可変時間幅TWdとして
出力されるとともに、切り換えスイッチ７を介して位相
比較器９であるアナログスイッチ８へ入力される。上記
Ｄ−FF6の出力信号である可変時間幅TWdは上記固定時間
幅ｃの立ち上がりエッジに同期して、さらに入力信号ａ
に対しても完全に同期した信号となる。したがって入力
信号ａの位相が変化した場合、Ｄ−FF6のＱ出力である
第２図の可変時間幅TWdも入力信号ａの位相変化に追従
する。さらに可変時間幅TWdの出力パルス幅TWが変化す
ることにより、位相比較器９のアナログスイッチ８も追
従してオン／オフされるため入力信号ａとVCO11の出力
である再生クロック信号ｆとの位相差に対応した位相比
較器出力ｅが出力されPLL回路が構成される。さらに位
相ロックされた再生クロック信号ｆは直接EX.ORゲート1
3へ入力される信号ｆと、−90゜移相器12を介して入力
される信号ｇとに分かれ、−90゜位相器12とEX.ORゲー
ト13とで逓倍回路14が構成される。したがって出力端子
T5から倍速入力信号ａに同期した倍速再生クロック信号
2fが抽出される。
発明の効果 以上の説明から明らかなように、本発明のフェーズ・
ロックド・ループ回路は、標準動作時と倍速動作時とで
ループフィルタやVCOの定数を変更することなく、VCO出
力と入力パルス信号との位相比較がなされ、簡易な回路
構成で標準再生クロック信号と倍速再生クロック信号が
安定に得られる格別な効果が得られるものである。
ロックド・ループ回路は、標準動作時と倍速動作時とで
ループフィルタやVCOの定数を変更することなく、VCO出
力と入力パルス信号との位相比較がなされ、簡易な回路
構成で標準再生クロック信号と倍速再生クロック信号が
安定に得られる格別な効果が得られるものである。
第１図は本発明の一実施例におけるPLL回路を示すブロ
ック図、第２図は本発明の一実施例におけるPLL回路の
倍速入力動作を説明するタイム・チャート、第３図は従
来のPLL回路を示すブロック図、第４図は従来のPLL回路
の標準入力動作を説明するタイム・チャート、第５図は
従来のPLL回路の倍速入力動作を説明するタイム・チャ
ートである。 1b……倍速入力信号源、2a,b……遅延器、４……エッジ
検出回路、６……Ｄ−FF（フリップ・プロップ）、17…
…出力パルス制御回路、８……アナログスイッチ、９…
…位相比較器、12……−90゜位相器、14……逓倍回路、
ｃ……固定時間幅TW、ｄ……可変時間幅TW、ｆ……標準
再生クロック信号、2f……倍速再生クロック信号。
ック図、第２図は本発明の一実施例におけるPLL回路の
倍速入力動作を説明するタイム・チャート、第３図は従
来のPLL回路を示すブロック図、第４図は従来のPLL回路
の標準入力動作を説明するタイム・チャート、第５図は
従来のPLL回路の倍速入力動作を説明するタイム・チャ
ートである。 1b……倍速入力信号源、2a,b……遅延器、４……エッジ
検出回路、６……Ｄ−FF（フリップ・プロップ）、17…
…出力パルス制御回路、８……アナログスイッチ、９…
…位相比較器、12……−90゜位相器、14……逓倍回路、
ｃ……固定時間幅TW、ｄ……可変時間幅TW、ｆ……標準
再生クロック信号、2f……倍速再生クロック信号。
Claims (1)
- 【請求項１】標準動作時の入力パルス信号の最小周期の
1/2幅となる第１のパルスを前記入力パルス信号の両エ
ッジの直後に出力し、倍速動作時には前記第１のパルス
の1/2幅となる第２のパルスを入力パルス信号の両エッ
ジの直後に出力するエッジ検出回路と、 標準動作時の入力信号の最小周期を一周期として発振す
る電圧制御型発振器の出力がアナログスイッチを介して
入力されるループフィルタの出力信号によって前記電圧
制御型発振器の入力を制御するループと、 前記電圧制御型発振器の反転出力がデータ入力端に入力
され前記エッジ検出回路の出力信号にクロック同期した
第３のパルスを出力するＤ型フリップフロップと、 入力される前記電圧制御型発振器の発振出力の２倍の周
波数を出力する逓倍回路とを具備し、 標準動作時には前記エッジ検出回路の第１のパルス出力
によって前記アナログスイッチを開閉し、倍速動作時に
は前記Ｄ型フリップフロップの第３のパルス出力によっ
て前記アナログスイッチを開閉することを特徴するフェ
ーズ・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155318A JP2669060B2 (ja) | 1989-06-16 | 1989-06-16 | フェーズ・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155318A JP2669060B2 (ja) | 1989-06-16 | 1989-06-16 | フェーズ・ロックド・ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319521A JPH0319521A (ja) | 1991-01-28 |
| JP2669060B2 true JP2669060B2 (ja) | 1997-10-27 |
Family
ID=15603266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155318A Expired - Fee Related JP2669060B2 (ja) | 1989-06-16 | 1989-06-16 | フェーズ・ロックド・ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669060B2 (ja) |
-
1989
- 1989-06-16 JP JP1155318A patent/JP2669060B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319521A (ja) | 1991-01-28 |
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