JP2532624B2 - フェ―ズ・ロックド・ル―プ回路 - Google Patents
フェ―ズ・ロックド・ル―プ回路Info
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- JP2532624B2 JP2532624B2 JP63299806A JP29980688A JP2532624B2 JP 2532624 B2 JP2532624 B2 JP 2532624B2 JP 63299806 A JP63299806 A JP 63299806A JP 29980688 A JP29980688 A JP 29980688A JP 2532624 B2 JP2532624 B2 JP 2532624B2
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- Japan
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- output
- input signal
- signal
- phase
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- Prior art date
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- Expired - Fee Related
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は任意のくり返し周期をもつ入力パルス信号か
らクロック信号を抽出することができるフェーズ・ロッ
クド・ループ（以下、PLLと称す）回路に関するもので
ある。
らクロック信号を抽出することができるフェーズ・ロッ
クド・ループ（以下、PLLと称す）回路に関するもので
ある。
従来の技術 従来、任意のくり返し周期をもつ入力パルス信号から
クロック信号を抽出するために入力信号のエッジを検出
する必要があるPLL回路としては第３図に回路構成図で
例示するようなものが実用化されている。
クロック信号を抽出するために入力信号のエッジを検出
する必要があるPLL回路としては第３図に回路構成図で
例示するようなものが実用化されている。
以下、図面を参照しながら説明する。第３図におい
て、１は入力信号源、９は入力信号を遅延させるための
遅延器、３はエクスクルーシブ・オア（EX−OR）ゲー
ト、４はアナログスイッチ、５はEX−ORゲート３とアナ
ログスイッチ４および遅延器９で構成された位相比較
器、６は上記位相比較器の出力を平滑化させるための低
域通過フィルタ（LPF）、８は上記位相比較器の出力をL
PFを介して得られた出力によって発振周波数が制御され
る電圧制御型発振器（VCO）である。
て、１は入力信号源、９は入力信号を遅延させるための
遅延器、３はエクスクルーシブ・オア（EX−OR）ゲー
ト、４はアナログスイッチ、５はEX−ORゲート３とアナ
ログスイッチ４および遅延器９で構成された位相比較
器、６は上記位相比較器の出力を平滑化させるための低
域通過フィルタ（LPF）、８は上記位相比較器の出力をL
PFを介して得られた出力によって発振周波数が制御され
る電圧制御型発振器（VCO）である。
このように構成されたPLL回路についてその動作を第
３図と第４図を参照しながら説明する。まず、任意のく
り返し周期をもつ第４図に示す入力信号（ａ）は入力端
子T1に入力されると、直接EX,ORゲート３へ入力される
信号（ａ）と遅延器９を介して遅延された遅延入力信号
（ｇ）とに分かれる。上記遅延入力信号（ｇ）は遅延器
９で決定された遅延時間（T/2）だけ入力信号（ａ）よ
り遅延され、EX−ORゲート３へ入力される。EX−ORゲー
ト３の出力には上記入力信号（ａ）と上記遅延入力信号
（ｇ）との排他的論理和の動作結果が第４図に示すよう
にパルス幅TWの固定時間幅信号（ｈ）の出力パルス制御
電圧として出力される。上記固定時間幅信号（ｈ）のＨ
の区間は位相比較器であるアナログスイッチ４はオンと
なり、VCO8の出力信号である再生クロック（ｅ）と入力
信号（ａ）との位相差が位相比較器５の位相比較器出力
（ｉ）として出力端子T3へ出力される。また、固定時間
幅信号（ｈ）のＬの区間は、アナログスイッチ４はオフ
でサンプルホールド動作をして、位相誤差電圧を保持し
て位相比較器５の位相比較器出力（ｉ）として出力端子
T3へ出力される。さらに上記LPF6で平滑化された直流出
力によってVCO8の周波数をコントロールすることにより
PLL回路を構成して出力端子T4から再生クロック（ｅ）
を抽出するものであった。
３図と第４図を参照しながら説明する。まず、任意のく
り返し周期をもつ第４図に示す入力信号（ａ）は入力端
子T1に入力されると、直接EX,ORゲート３へ入力される
信号（ａ）と遅延器９を介して遅延された遅延入力信号
（ｇ）とに分かれる。上記遅延入力信号（ｇ）は遅延器
９で決定された遅延時間（T/2）だけ入力信号（ａ）よ
り遅延され、EX−ORゲート３へ入力される。EX−ORゲー
ト３の出力には上記入力信号（ａ）と上記遅延入力信号
（ｇ）との排他的論理和の動作結果が第４図に示すよう
にパルス幅TWの固定時間幅信号（ｈ）の出力パルス制御
電圧として出力される。上記固定時間幅信号（ｈ）のＨ
の区間は位相比較器であるアナログスイッチ４はオンと
なり、VCO8の出力信号である再生クロック（ｅ）と入力
信号（ａ）との位相差が位相比較器５の位相比較器出力
（ｉ）として出力端子T3へ出力される。また、固定時間
幅信号（ｈ）のＬの区間は、アナログスイッチ４はオフ
でサンプルホールド動作をして、位相誤差電圧を保持し
て位相比較器５の位相比較器出力（ｉ）として出力端子
T3へ出力される。さらに上記LPF6で平滑化された直流出
力によってVCO8の周波数をコントロールすることにより
PLL回路を構成して出力端子T4から再生クロック（ｅ）
を抽出するものであった。
発明が解決しようとする課題 以上のように構成されたPLL回路では、固定の時間幅T
Wを作る際に、入力信号を遅延させる手段として遅延器
９に、外付けの固定遅延素子、又は遅延回路を必ず使用
しなければならない。外付けの固定遅延素子を使用した
場合は、その固定遅延素子の部品コストは高価なものと
なり、さらに高い周波数で使用すると遅延時間に対する
部品精度のばらつきが特性に直接大きく影響する。ま
た、遅延回路をICで構成した場合においても、上記と同
様に部品のばらつきを吸収するために、外付け部品を使
用して必ず微調整しなければならない。その上、DAT
（ディジタル・オーディオ・テープレコーダ）などにお
いてシリンダの直径が変わった場合とか、LP（ロングプ
レイ）モードで使用する場合などで、扱う入力信号に含
まれるクロック周波数が変わるたびに上記両方の遅延器
とも最適動作状態を確保するために遅延器を変更する
か、再調整をしなければならないなど、多くの欠点があ
った。
Wを作る際に、入力信号を遅延させる手段として遅延器
９に、外付けの固定遅延素子、又は遅延回路を必ず使用
しなければならない。外付けの固定遅延素子を使用した
場合は、その固定遅延素子の部品コストは高価なものと
なり、さらに高い周波数で使用すると遅延時間に対する
部品精度のばらつきが特性に直接大きく影響する。ま
た、遅延回路をICで構成した場合においても、上記と同
様に部品のばらつきを吸収するために、外付け部品を使
用して必ず微調整しなければならない。その上、DAT
（ディジタル・オーディオ・テープレコーダ）などにお
いてシリンダの直径が変わった場合とか、LP（ロングプ
レイ）モードで使用する場合などで、扱う入力信号に含
まれるクロック周波数が変わるたびに上記両方の遅延器
とも最適動作状態を確保するために遅延器を変更する
か、再調整をしなければならないなど、多くの欠点があ
った。
本発明は上記問題点に鑑みてなされたもので、入力信
号と電圧制御発振器との同期が安定に行われ、遅延器の
無調整化が可能なPLL回路を提供することを目的として
いる。
号と電圧制御発振器との同期が安定に行われ、遅延器の
無調整化が可能なPLL回路を提供することを目的として
いる。
課題を解決するための手段 本発明のフェーズ・ロックド・ループ回路は、電圧制
御発振器（８）の発振出力がアナログスイッチ（４）を
介して入力されるローパスフィルタ（６）の出力信号に
よって前記電圧制御発振器の入力電圧を制御するループ
と、前記電圧制御発振器の発振出力を90゜移相する移相
回路（７）と、入力信号源（１）からデータ入力端に入
力信号が与えられ、前記移相回路の出力信号に応じてク
ロック同期したパルスを出力するＤ−FF（２）とを備
え、前記Ｄ−FFの出力パルスと前記入力信号との排他的
論理和の出力によって前記アナログスイッチ（４）を開
閉する構成である。
御発振器（８）の発振出力がアナログスイッチ（４）を
介して入力されるローパスフィルタ（６）の出力信号に
よって前記電圧制御発振器の入力電圧を制御するループ
と、前記電圧制御発振器の発振出力を90゜移相する移相
回路（７）と、入力信号源（１）からデータ入力端に入
力信号が与えられ、前記移相回路の出力信号に応じてク
ロック同期したパルスを出力するＤ−FF（２）とを備
え、前記Ｄ−FFの出力パルスと前記入力信号との排他的
論理和の出力によって前記アナログスイッチ（４）を開
閉する構成である。
作用 この構成により、電圧制御発振器（８）の発振出力に
対する90゜位相分だけ入力信号を移相した出力パルス
（ｂ）がＤ−FF（２）の出力端に得られ、その出力パル
スと入力信号との排他的論理和の出力でアナログスイッ
チ（４）を開閉することによって、電圧制御発振器
（８）の発振出力と入力信号との位相比較がなされ、電
圧制御発振器を入力信号に同期させて発振させるように
制御される。
対する90゜位相分だけ入力信号を移相した出力パルス
（ｂ）がＤ−FF（２）の出力端に得られ、その出力パル
スと入力信号との排他的論理和の出力でアナログスイッ
チ（４）を開閉することによって、電圧制御発振器
（８）の発振出力と入力信号との位相比較がなされ、電
圧制御発振器を入力信号に同期させて発振させるように
制御される。
実施例 第１図は本発明の一実施例装置の回路図を示してい
る。第１図において、第３図のPLL回路と異なるところ
は、遅延器９が除去され、その代わり、Ｄ−FF（フリッ
プ・フロップ）２と90゜移相器７が追加され、さらにＤ
−FF2とEX−ORゲート３で出力パルス制御回路10が構成
されている。第３図と同じ動作を期されているブロック
には同一番号を付している。したがって、第３図と同じ
動作をする各ブロック図に関しての動作説明は省略す
る。入力信号（ａ）はＤ型フリップフロップ（以下、Ｄ
−FFという）のデータ入力端（以下、Ｄ入力という）と
EX−ORゲート３の入力とに同時に入力されるとともに、
VCO8の信号である再生クロック（ｅ）は90゜移相器によ
り90゜移相され上記Ｄ−FF2のクロック入力端子Ｃへ−9
0゜移相クロック（ｂ）として印加されることにより、
Ｄ−FF2のＱ出力は第２図に示すようなＤ−FF出力信号
（ｃ）となる。このＤ−FF出力信号（ｃ）と上記入力信
号（ａ）が入力されたEX−ORゲート３の出力は、出力パ
ルス制御回路10の出力端子T2へパルス幅TWの可変時間幅
信号（ｄ）として出力されるとともに、位相比較器５の
一部を構成するアナログスイッチ４へ入力される。上記
Ｄ−FF出力信号（ｃ）は−90゜移相クロック（ｂ）の立
ち上がりエッジに同期して入力信号（ａ）に対してT/2
遅延した信号となる。このT/2遅延時間は入力信号
（ａ）の立ち上がりエッジと−90゜移相クロック（ｂ）
の最初の立ち上がりエッジとの差が遅延時間となる。し
たがって入力信号（ａ）の位相が変化した場合、上記遅
延時間も変化するため、Ｄ−FF2のＱ出力（ｃ）と入力
信号（ａ）が入力された出力パルス制御回路10のEX−OR
3の出力である第２図の可変時間幅信号（ｄ）も入力信
号（ａ）の位相の変化に追従する。さらに可変時間幅信
号（ｄ）の出力パルス幅TWが変化することにより、位相
比較器５のアナログスイッチ４も追従してオン／オフさ
れるため、入力信号（ａ）とVCO8の出力である再生クロ
ック（ｅ）との位相差に対応した位相比較器出力（ｆ）
が出力され、PLL回路が構成される。したがって、出力
端子T4から入力信号に同期した再生クロック（ｅ）が抽
出される。
る。第１図において、第３図のPLL回路と異なるところ
は、遅延器９が除去され、その代わり、Ｄ−FF（フリッ
プ・フロップ）２と90゜移相器７が追加され、さらにＤ
−FF2とEX−ORゲート３で出力パルス制御回路10が構成
されている。第３図と同じ動作を期されているブロック
には同一番号を付している。したがって、第３図と同じ
動作をする各ブロック図に関しての動作説明は省略す
る。入力信号（ａ）はＤ型フリップフロップ（以下、Ｄ
−FFという）のデータ入力端（以下、Ｄ入力という）と
EX−ORゲート３の入力とに同時に入力されるとともに、
VCO8の信号である再生クロック（ｅ）は90゜移相器によ
り90゜移相され上記Ｄ−FF2のクロック入力端子Ｃへ−9
0゜移相クロック（ｂ）として印加されることにより、
Ｄ−FF2のＱ出力は第２図に示すようなＤ−FF出力信号
（ｃ）となる。このＤ−FF出力信号（ｃ）と上記入力信
号（ａ）が入力されたEX−ORゲート３の出力は、出力パ
ルス制御回路10の出力端子T2へパルス幅TWの可変時間幅
信号（ｄ）として出力されるとともに、位相比較器５の
一部を構成するアナログスイッチ４へ入力される。上記
Ｄ−FF出力信号（ｃ）は−90゜移相クロック（ｂ）の立
ち上がりエッジに同期して入力信号（ａ）に対してT/2
遅延した信号となる。このT/2遅延時間は入力信号
（ａ）の立ち上がりエッジと−90゜移相クロック（ｂ）
の最初の立ち上がりエッジとの差が遅延時間となる。し
たがって入力信号（ａ）の位相が変化した場合、上記遅
延時間も変化するため、Ｄ−FF2のＱ出力（ｃ）と入力
信号（ａ）が入力された出力パルス制御回路10のEX−OR
3の出力である第２図の可変時間幅信号（ｄ）も入力信
号（ａ）の位相の変化に追従する。さらに可変時間幅信
号（ｄ）の出力パルス幅TWが変化することにより、位相
比較器５のアナログスイッチ４も追従してオン／オフさ
れるため、入力信号（ａ）とVCO8の出力である再生クロ
ック（ｅ）との位相差に対応した位相比較器出力（ｆ）
が出力され、PLL回路が構成される。したがって、出力
端子T4から入力信号に同期した再生クロック（ｅ）が抽
出される。
発明の効果 以上の説明から明らかなように、本発明によれば、電
圧制御発振器の発振出力に対する90゜位相分だけ入力信
号を移相した出力パルスをＤ−FFによって作成し、その
出力パルスと入力信号との排他的論理和出力でアナログ
スイッチを開閉して、電圧制御発振器の発振出力と入力
信号との位相比較を行うことができる。そして、任意の
繰り返し周期をもつ入力信号であっても、電圧制御発振
器を入力信号に同期させて発振させることができ、入力
信号に同期したクロック信号を再生することができると
いう格別な効果が得られるものである。
圧制御発振器の発振出力に対する90゜位相分だけ入力信
号を移相した出力パルスをＤ−FFによって作成し、その
出力パルスと入力信号との排他的論理和出力でアナログ
スイッチを開閉して、電圧制御発振器の発振出力と入力
信号との位相比較を行うことができる。そして、任意の
繰り返し周期をもつ入力信号であっても、電圧制御発振
器を入力信号に同期させて発振させることができ、入力
信号に同期したクロック信号を再生することができると
いう格別な効果が得られるものである。
第１図は本発明の一実施例PLL回路のブロック図、第２
図は本発明の一実施例PLL回路の動作を説明するタイム
・チャート、第３図は従来のPLL回路を示すブロック
図、第４図は従来のPLL回路の動作を説明するタイム・
チャートである。 １……入力信号源、２……Ｄ−FF（フリップ・フロッ
プ）、３……EX−ORゲート、４……アナログスイッチ、
５……位相比較器、７……−90゜移相器、８……VCO
（電圧制御型発振器）、９……遅延器、10……出力パル
ス制御回路、（ａ）……入力信号、（ｂ）……−90゜移
相クロック、（ｄ）……可変時間幅信号、（ｅ）……再
生クロック、（ｈ）……固定時間幅信号。
図は本発明の一実施例PLL回路の動作を説明するタイム
・チャート、第３図は従来のPLL回路を示すブロック
図、第４図は従来のPLL回路の動作を説明するタイム・
チャートである。 １……入力信号源、２……Ｄ−FF（フリップ・フロッ
プ）、３……EX−ORゲート、４……アナログスイッチ、
５……位相比較器、７……−90゜移相器、８……VCO
（電圧制御型発振器）、９……遅延器、10……出力パル
ス制御回路、（ａ）……入力信号、（ｂ）……−90゜移
相クロック、（ｄ）……可変時間幅信号、（ｅ）……再
生クロック、（ｈ）……固定時間幅信号。
Claims (1)
- 【請求項１】電圧制御発振器の発振出力がアナログスイ
ッチを介して入力されるローパスフィルタの出力信号に
よって前記電圧制御発振器の入力電圧を制御するループ
と、前記電圧制御発振器の発振出力を90゜移相する移相
回路と、入力信号源からデータ入力端に入力信号が与え
られ、前記移相回路の出力信号に応じてクロック同期し
たパルスを出力するＤ−FFとを備え、前記Ｄ−FFの出力
パルスと前記入力信号との排他的論理和の出力によって
前記アナログスイッチを開閉することを特徴とするフェ
ーズ・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299806A JP2532624B2 (ja) | 1988-11-28 | 1988-11-28 | フェ―ズ・ロックド・ル―プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299806A JP2532624B2 (ja) | 1988-11-28 | 1988-11-28 | フェ―ズ・ロックド・ル―プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02145020A JPH02145020A (ja) | 1990-06-04 |
| JP2532624B2 true JP2532624B2 (ja) | 1996-09-11 |
Family
ID=17877156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299806A Expired - Fee Related JP2532624B2 (ja) | 1988-11-28 | 1988-11-28 | フェ―ズ・ロックド・ル―プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532624B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2661026B2 (ja) * | 1987-01-19 | 1997-10-08 | 松下電器産業株式会社 | データストローブ装置 |
-
1988
- 1988-11-28 JP JP63299806A patent/JP2532624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02145020A (ja) | 1990-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |