JP2840255B2 - 再生装置 - Google Patents
再生装置Info
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- JP2840255B2 JP2840255B2 JP63229285A JP22928588A JP2840255B2 JP 2840255 B2 JP2840255 B2 JP 2840255B2 JP 63229285 A JP63229285 A JP 63229285A JP 22928588 A JP22928588 A JP 22928588A JP 2840255 B2 JP2840255 B2 JP 2840255B2
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- Japan
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- frequency
- control
- clock
- phase
- loop
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は再生装置に関し、特には再生信号に位相同期
したクロックの発生に関するものである。
したクロックの発生に関するものである。
入力信号に位相同期したクロックを発生する装置とし
て、PLL回路は様々な用途に供されている。例えば、デ
イジタル信号を記録再生する装置、例えばデイジタルビ
デオテープレコーダ（Ｄ−VTR）等においては、再生信
号からデータを抽出する際に、再生信号に位相同期した
クロツクを再生することが不可欠である。
て、PLL回路は様々な用途に供されている。例えば、デ
イジタル信号を記録再生する装置、例えばデイジタルビ
デオテープレコーダ（Ｄ−VTR）等においては、再生信
号からデータを抽出する際に、再生信号に位相同期した
クロツクを再生することが不可欠である。
本明細書では、この様なＤ−VTRに適用されるPLL回路
を例にとって説明する。第３図はＤ−VTRに用いられる
従来の一般的なPLL回路の構成を示す図である。
を例にとって説明する。第３図はＤ−VTRに用いられる
従来の一般的なPLL回路の構成を示す図である。
図中、入力端子301に入力された再生信号から得たク
ロツクは位相比較器（PC）302において、電圧制御発振
器（VCO）304の出力であるクロツクC1と位相比較され、
位相比較電圧S1が出力される。位相比較電圧S1は、ルー
プフイルタ303により高周波成分がカツトされ、該ルー
プフイルタに303の出力には誤差電圧S2が生ずる。この
誤差電圧S2により上述の電圧制御発振器（VCO）304の出
力であるクロツクC1の周波数が制御される。
ロツクは位相比較器（PC）302において、電圧制御発振
器（VCO）304の出力であるクロツクC1と位相比較され、
位相比較電圧S1が出力される。位相比較電圧S1は、ルー
プフイルタ303により高周波成分がカツトされ、該ルー
プフイルタに303の出力には誤差電圧S2が生ずる。この
誤差電圧S2により上述の電圧制御発振器（VCO）304の出
力であるクロツクC1の周波数が制御される。
以上のような構成により、PLL回路は再生信号のクロ
ツク成分に位相同期したクロツクC1を出力端子305に出
力することが可能となり、このクロツクに従い再生信号
からデータが抽出されることになる。
ツク成分に位相同期したクロツクC1を出力端子305に出
力することが可能となり、このクロツクに従い再生信号
からデータが抽出されることになる。
ところで、上述の如きPLL回路をＤ−VTRのデータ抽出
用クロツクの形成用として用いる場合には広い周波数範
囲でロツクがかかる様ロツクレンジを広くする必要があ
る。これは、標準記録再生時とは異なる速度でテープを
搬送しつつ再生を行う場合、例えば所謂特殊再生（キユ
ー，レビユー等）や長時間モードの再生等を行う場合に
は、再生信号中のクロツク成分の周波数が変化するから
である。
用クロツクの形成用として用いる場合には広い周波数範
囲でロツクがかかる様ロツクレンジを広くする必要があ
る。これは、標準記録再生時とは異なる速度でテープを
搬送しつつ再生を行う場合、例えば所謂特殊再生（キユ
ー，レビユー等）や長時間モードの再生等を行う場合に
は、再生信号中のクロツク成分の周波数が変化するから
である。
ところが、ロークレンジを広げればPLLの安定性がそ
の分悪くなるという問題を含んでおり、Ｄ−VTR等に要
求されるジツタに対する安定性を確保しつつ、広い周波
数範囲に亘ってロツクレンジを確保するというのは困難
であった。
の分悪くなるという問題を含んでおり、Ｄ−VTR等に要
求されるジツタに対する安定性を確保しつつ、広い周波
数範囲に亘ってロツクレンジを確保するというのは困難
であった。
この発明は斯かる点に鑑みてなされたもので、再生信
号に位相同期したクロックを発生するに際し、広い周波
数範囲に亘って安定にクロックを発生可能な装置を提供
することを目的としている。
号に位相同期したクロックを発生するに際し、広い周波
数範囲に亘って安定にクロックを発生可能な装置を提供
することを目的としている。
［問題点を解決するための手段］ かかる目的下にあって、本発明では、回転ヘッドによ
り記録媒体から所定のデータを含む信号を再生する装置
であって、クロックを発生する制御発振手段と、前記再
生信号と前記クロックとの位相差を検出する位相差検出
手段と前記位相差検出手段の出力の高周波成分を除去す
る第１のループフィルタとを有し前記再生信号と前記ク
ロックとの位相差に基づき前記制御発振手段を制御する
位相制御ループと、目標周波数と前記クロックの周波数
との誤差を検出する周波数誤差検出手段と前記周波数誤
差検出手段の出力の高周波成分を除去すると共に前記所
定のデータの再生期間においてその出力をホールドする
第２のループフィルタとを有し前記目標周波数と前記ク
ロックとの周波数誤差に基づき前記制御発振手段を制御
する周波数制御ループと、前記回転ヘッドの回転位相に
同期した信号に応じて前記位相制御ループと周波数制御
ループとを制御する制御手段とを備え、前記制御手段
は、前記回転ヘッドによる前記所定のデータの再生期間
においては前記周波数制御ループによる制御動作を禁止
して前記位相制御ループにより前記制御発振手段を制御
し、前記回転ヘッドによる前記記録媒体からの信号再生
開始タイミングを含む前記所定のデータの再生期間以外
の所定期間においては前記位相制御ループによる制御動
作を禁止して前記周波数制御ループにより前記制御発振
手段を制御する構成とした。
り記録媒体から所定のデータを含む信号を再生する装置
であって、クロックを発生する制御発振手段と、前記再
生信号と前記クロックとの位相差を検出する位相差検出
手段と前記位相差検出手段の出力の高周波成分を除去す
る第１のループフィルタとを有し前記再生信号と前記ク
ロックとの位相差に基づき前記制御発振手段を制御する
位相制御ループと、目標周波数と前記クロックの周波数
との誤差を検出する周波数誤差検出手段と前記周波数誤
差検出手段の出力の高周波成分を除去すると共に前記所
定のデータの再生期間においてその出力をホールドする
第２のループフィルタとを有し前記目標周波数と前記ク
ロックとの周波数誤差に基づき前記制御発振手段を制御
する周波数制御ループと、前記回転ヘッドの回転位相に
同期した信号に応じて前記位相制御ループと周波数制御
ループとを制御する制御手段とを備え、前記制御手段
は、前記回転ヘッドによる前記所定のデータの再生期間
においては前記周波数制御ループによる制御動作を禁止
して前記位相制御ループにより前記制御発振手段を制御
し、前記回転ヘッドによる前記記録媒体からの信号再生
開始タイミングを含む前記所定のデータの再生期間以外
の所定期間においては前記位相制御ループによる制御動
作を禁止して前記周波数制御ループにより前記制御発振
手段を制御する構成とした。
［作用］ 上述の如く構成することにより、クロックの周波数が
変化した場合でも周波数制御ループにより目標周波数に
制御することにより、高い安定性をもつ位相制御ループ
による制御を行うことができる。これにより、広い周波
数範囲に亘って安定してクロックを発生することができ
た。
変化した場合でも周波数制御ループにより目標周波数に
制御することにより、高い安定性をもつ位相制御ループ
による制御を行うことができる。これにより、広い周波
数範囲に亘って安定してクロックを発生することができ
た。
以下、本発明の実施例について説明する。
第１図は本発明の一実施例としてのPLL回路の構成を
示す図で、Ｄ−VTRの再生信号からデータを抽出するた
めのクロツクを形成するためのものである。
示す図で、Ｄ−VTRの再生信号からデータを抽出するた
めのクロツクを形成するためのものである。
第１図において、入力端子101,位相比較器（PC）102,
ループフイルタ103,電圧制御発振器（VCO）105及び出力
端子106は従来のPLL回路と同様の構成となっており、こ
れらより構成されるループを以下データフエーズロツク
ループと呼ぶ。
ループフイルタ103,電圧制御発振器（VCO）105及び出力
端子106は従来のPLL回路と同様の構成となっており、こ
れらより構成されるループを以下データフエーズロツク
ループと呼ぶ。
また、基準周波数発振器（Ref.OSC）107,周波数位相
比較器（EPC）108及びループフイルタ109は、VCO105の
中心周波数をロツクするための回路であり、これらを含
むループを以下中心周波数ロツクループと呼ぶ。
比較器（EPC）108及びループフイルタ109は、VCO105の
中心周波数をロツクするための回路であり、これらを含
むループを以下中心周波数ロツクループと呼ぶ。
第１図のPLL回路は、第３図のPLL回路と同様の構成よ
りなるデータフエーズロツクループに、VCO105の中心周
波数を広いレンジで制御できるような中心周波数ロツク
ループを追加した構成となている。前述した様に再生信
号中のクロツク成分の周波数が異なる各モードに対応す
る周波数のクロツク信号を、基準周波数発振器107で発
生し、比較的広いレンジ（この例では標準再生時のクロ
ツク成分の周波数±数％以上）でロツク可能としてあ
る。即ち、VCO105の中心周波数を、各モードに対応する
クロツク周波数付近にロツクさせることで、ループフイ
ルタ103の時定数により決定されるロツクレンジを狭く
することで高安定化を図り、かつ、各モードにおけるク
ロツク成分の周波数の数％程度の変化に対応できる構成
となっている。
りなるデータフエーズロツクループに、VCO105の中心周
波数を広いレンジで制御できるような中心周波数ロツク
ループを追加した構成となている。前述した様に再生信
号中のクロツク成分の周波数が異なる各モードに対応す
る周波数のクロツク信号を、基準周波数発振器107で発
生し、比較的広いレンジ（この例では標準再生時のクロ
ツク成分の周波数±数％以上）でロツク可能としてあ
る。即ち、VCO105の中心周波数を、各モードに対応する
クロツク周波数付近にロツクさせることで、ループフイ
ルタ103の時定数により決定されるロツクレンジを狭く
することで高安定化を図り、かつ、各モードにおけるク
ロツク成分の周波数の数％程度の変化に対応できる構成
となっている。
以下、第１図各部の動作について説明する。
Ｄ−VTRの再生ヘツドからの再生信号から得たクロツ
クは、入力端子101に入力される。ここで上記再生信号
は、Ｄ−VTRでは通常複数のヘツドを切換えて再生した
信号を連続させたものであるので、ヘツド切換えタイミ
ングの前後には本来のデータパターン以外の信号を含む
部分があって、その部分で再生信号は非連続となってい
る。
クは、入力端子101に入力される。ここで上記再生信号
は、Ｄ−VTRでは通常複数のヘツドを切換えて再生した
信号を連続させたものであるので、ヘツド切換えタイミ
ングの前後には本来のデータパターン以外の信号を含む
部分があって、その部分で再生信号は非連続となってい
る。
そこでこのヘツド切換えタイミング信号に同期した信
号を入力端子110に入力し、ヘツド切換えタイミング前
後の所定の期間（本来のパターン以外の信号を含む期
間）は、スイツチ112,113を閉じる。これによりこの期
間はデータフエーズロツクループをカツトして中心周波
数ロツクループのみを有効動作させることにする。
号を入力端子110に入力し、ヘツド切換えタイミング前
後の所定の期間（本来のパターン以外の信号を含む期
間）は、スイツチ112,113を閉じる。これによりこの期
間はデータフエーズロツクループをカツトして中心周波
数ロツクループのみを有効動作させることにする。
この時、基準周波数発生回路107は、各モードに於い
て再生される信号中のクロツク成分の周波数に対応した
周波数のクロツク信号を発生している。これについては
後に詳述する。基準周波数発振回路107の出力は、VCO10
5の出力であるクロツクS15と、周波数位相比較器（FP
C）108で周波数および位相比較され、比較電圧S11を生
ずる。この比較電圧S11は抵抗及びコンデンサより構成
されるループフイルタ109により高周波成分がカツトさ
れ、出力には誤差電圧S13が生ずる。
て再生される信号中のクロツク成分の周波数に対応した
周波数のクロツク信号を発生している。これについては
後に詳述する。基準周波数発振回路107の出力は、VCO10
5の出力であるクロツクS15と、周波数位相比較器（FP
C）108で周波数および位相比較され、比較電圧S11を生
ずる。この比較電圧S11は抵抗及びコンデンサより構成
されるループフイルタ109により高周波成分がカツトさ
れ、出力には誤差電圧S13が生ずる。
この時、データフエーズロツクループ側はカツトされ
ているため、VCO105へは誤差電圧S13がそのまま入力さ
れることになり、VCO105中心周波数が、基準周波数発振
回路107の出力周波数にロツクされることとなる。
ているため、VCO105へは誤差電圧S13がそのまま入力さ
れることになり、VCO105中心周波数が、基準周波数発振
回路107の出力周波数にロツクされることとなる。
なお、FPCを用いたのはVCO105の全てのレンジでロツ
クする様にしたためである。ここでループフイルタ109
はサンプルホールド機能を有するものとし、スイツチ11
3がオフの（開成されている）間、出力電圧を保持する
ようにしてある。
クする様にしたためである。ここでループフイルタ109
はサンプルホールド機能を有するものとし、スイツチ11
3がオフの（開成されている）間、出力電圧を保持する
ようにしてある。
これにより、データフエーズロツクループが動作して
いる期間もVCO105の中心周波数は比較周波数発振回路10
7の発生するクロツク周波数付近にロツクされつづける
こととなる。なお、ここでVCO105としては標準クロツク
周波数（標準再生時の再生信号中のクロツク成分の周波
数）を中心とした広いレンジのものを用いる。
いる期間もVCO105の中心周波数は比較周波数発振回路10
7の発生するクロツク周波数付近にロツクされつづける
こととなる。なお、ここでVCO105としては標準クロツク
周波数（標準再生時の再生信号中のクロツク成分の周波
数）を中心とした広いレンジのものを用いる。
さて、入力再生信号中のヘツド切換え前後の期間を除
く本来のデータパターンを含む部分においては、スイツ
チ112,114を開成して、中心周波数ロツクループをオフ
にし、データフエーズロツクループのみを有効動作させ
る。入力端子101に入力された再生信号中のクロツク
は、位相比較器102でVCO105の出力であるクロツクS15と
位相比較され、位相比較電圧S10が出力される。位相比
較電圧S10は、ループフイルタ103により、高周波成分が
カツトされ、ループフイルタ103の出力には誤差電圧S12
が生ずる。この誤差電圧S12は加算回路104により、前述
の通り保持されている中心周波数ロツクループの出力誤
差電圧S13と加算され、VCO105の出力である再生クロツ
クS15の周波数を制御することとなる。ここでループフ
イルタ103内の時定数は、所望の安定度を得るため、ロ
ツクレンジを狭くするよう比較的大きく設定される。こ
の時、ループフイルタ103の出力誤差電圧S12の振幅は小
さなものとなるが、前述の通り、中心周波数ロツクルー
プの出力誤差電圧S13が加算され、VCO105の入力S14とな
るため、前述に各モードにおけるクロツク周波数の変化
には充分対応できることとなる。これらのループフイル
タ103,109、加算回路104、VCO105は本発明の制御発振回
路を構成する。なお、ループフイルタ103内のスイツチ1
11はロツクイン時には若干ロツクレンジを広くしてすば
やくロツクインするようにし、ロツクイン後はロツクレ
ンジを狭くして、高安定化を図るためのものである。
く本来のデータパターンを含む部分においては、スイツ
チ112,114を開成して、中心周波数ロツクループをオフ
にし、データフエーズロツクループのみを有効動作させ
る。入力端子101に入力された再生信号中のクロツク
は、位相比較器102でVCO105の出力であるクロツクS15と
位相比較され、位相比較電圧S10が出力される。位相比
較電圧S10は、ループフイルタ103により、高周波成分が
カツトされ、ループフイルタ103の出力には誤差電圧S12
が生ずる。この誤差電圧S12は加算回路104により、前述
の通り保持されている中心周波数ロツクループの出力誤
差電圧S13と加算され、VCO105の出力である再生クロツ
クS15の周波数を制御することとなる。ここでループフ
イルタ103内の時定数は、所望の安定度を得るため、ロ
ツクレンジを狭くするよう比較的大きく設定される。こ
の時、ループフイルタ103の出力誤差電圧S12の振幅は小
さなものとなるが、前述の通り、中心周波数ロツクルー
プの出力誤差電圧S13が加算され、VCO105の入力S14とな
るため、前述に各モードにおけるクロツク周波数の変化
には充分対応できることとなる。これらのループフイル
タ103,109、加算回路104、VCO105は本発明の制御発振回
路を構成する。なお、ループフイルタ103内のスイツチ1
11はロツクイン時には若干ロツクレンジを広くしてすば
やくロツクインするようにし、ロツクイン後はロツクレ
ンジを狭くして、高安定化を図るためのものである。
次に比較周波数発振回路109の構成について説明す
る。
る。
第２図は第１図中の基準周波数発振回路107の具体的
構成例を示す図である。入力端子201には再生時の各モ
ードを示すデータ、例えば通常再生，早送り再生，逆転
再生等のモードを示すデータが入力されている。このモ
ードを示すデータをデータ変換テーブル202に供給し、
該データ変換テーブル202から出力されたデータに従っ
て分周器203の分周比が設定される。この様に、モード
に従って設定された分周比ＮによりVCO207の出力は分周
器203で分周され、基準信号として入力端子204に入力さ
れる再生信号中の水平同期信号fHと、位相比較器205で
位相比較される。これに伴い、該位相比較器205は位相
比較電圧S20を出力する。位相比較電圧S20はループフイ
ルタ206により高周波成分をカツトされ、ループフイル
タ206の出力には誤差電圧S21が生じる。
構成例を示す図である。入力端子201には再生時の各モ
ードを示すデータ、例えば通常再生，早送り再生，逆転
再生等のモードを示すデータが入力されている。このモ
ードを示すデータをデータ変換テーブル202に供給し、
該データ変換テーブル202から出力されたデータに従っ
て分周器203の分周比が設定される。この様に、モード
に従って設定された分周比ＮによりVCO207の出力は分周
器203で分周され、基準信号として入力端子204に入力さ
れる再生信号中の水平同期信号fHと、位相比較器205で
位相比較される。これに伴い、該位相比較器205は位相
比較電圧S20を出力する。位相比較電圧S20はループフイ
ルタ206により高周波成分をカツトされ、ループフイル
タ206の出力には誤差電圧S21が生じる。
この期差電圧S21によりVCO207の出力であるクロツクS
23の周波数が制御される。これにより出力端子208に各
モードに対応した周波数の基準クロツクが出力される。
この基準クロツクは第１図のFPC108に供給されることに
なる。
23の周波数が制御される。これにより出力端子208に各
モードに対応した周波数の基準クロツクが出力される。
この基準クロツクは第１図のFPC108に供給されることに
なる。
以上のような構成のPLL回路によれば、第１図の出力
端子106から各モードに対応した周波数で、かつ再生信
号中のクロツク成分に位相同期した安定なクロツクが出
力されることとなる。
端子106から各モードに対応した周波数で、かつ再生信
号中のクロツク成分に位相同期した安定なクロツクが出
力されることとなる。
尚、上述の実施例に於いて、制御発振回路はデータフ
エーズロツクループのループフイルタと、中心周波数ロ
ツクループのループフイルタとを別途設ける構成とした
が、PC102の出力とFPC108の出力とを加算した後ループ
フイルタを通してVCO105に供給する構成とすることも可
能である。
エーズロツクループのループフイルタと、中心周波数ロ
ツクループのループフイルタとを別途設ける構成とした
が、PC102の出力とFPC108の出力とを加算した後ループ
フイルタを通してVCO105に供給する構成とすることも可
能である。
また、VCO105の中心周波数を高くし、分周器を介して
端子106への出力クロツクもしくはFPC108,PC102への入
力クロツクを形成する構成とすることも可能である。
端子106への出力クロツクもしくはFPC108,PC102への入
力クロツクを形成する構成とすることも可能である。
〔発明の効果〕 以上説明した様に、本発明によればロツク可能な入力
クロツクの周波数範囲を広く設定でき、かつ安定してク
ロックを発生可能な装置を得ることができる。
クロツクの周波数範囲を広く設定でき、かつ安定してク
ロックを発生可能な装置を得ることができる。
第１図は本発明の一実施例としてのPLL回路の構成を示
す図、 第２図は第１図中の基準周波数発振器の具体的な構成例
を示す図、 第３図は従来のPLL回路の構成例を示す図である。 図中101はクロツク入力端子、102は位相比較器、103,10
9はループフイルタ、104は加算回路、105は電圧制御発
振器、106は出力端子、107は基準周波数発振器、108は
周波数位相比較器、202はデータ変換テーブル、203は分
周器、204は基準信号入力端子、205は位相比較器、206
はループフイルタ、207は電圧制御発振器である。
す図、 第２図は第１図中の基準周波数発振器の具体的な構成例
を示す図、 第３図は従来のPLL回路の構成例を示す図である。 図中101はクロツク入力端子、102は位相比較器、103,10
9はループフイルタ、104は加算回路、105は電圧制御発
振器、106は出力端子、107は基準周波数発振器、108は
周波数位相比較器、202はデータ変換テーブル、203は分
周器、204は基準信号入力端子、205は位相比較器、206
はループフイルタ、207は電圧制御発振器である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 康之 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭63−58645（ＪＰ，Ａ) 特開 昭52−60052（ＪＰ，Ａ) 特開 昭55−149539（ＪＰ，Ａ) 特開 昭61−93719（ＪＰ，Ａ) 実開 昭62−47240（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/113
Claims (4)
- 【請求項１】回転ヘッドにより記録媒体から所定のデー
タを含む信号を再生する装置であって、 クロックを発生する制御発振手段と、 前記再生信号と前記クロックとの位相差を検出する位相
差検出手段と前記位相差検出手段の出力の高周波成分を
除去する第１のループフィルタとを有し前記再生信号と
前記クロックとの位相差に基づき前記制御発振手段を制
御する位相制御ループと、 目標周波数と前記クロックの周波数との誤差を検出する
周波数誤差検出手段と前記周波数誤差検出手段の出力の
高周波成分を除去すると共に前記所定のデータの再生期
間においてその出力をホールドする第２のループフィル
タとを有し前記目標周波数と前記クロックとの周波数誤
差に基づき前記制御発振手段を制御する周波数制御ルー
プと、 前記回転ヘッドの回転位相に同期した信号に応じて前記
位相制御ループと周波数制御ループとを制御する制御手
段とを備え、 前記制御手段は、前記回転ヘッドによる前記所定のデー
タの再生期間においては前記周波数制御ループによる制
御動作を禁止して前記位相制御ループにより前記制御発
振手段を制御し、前記回転ヘッドによる前記記録媒体か
らの信号再生開始タイミングを含む前記所定のデータの
再生期間以外の所定期間においては前記位相制御ループ
による制御動作を禁止して前記周波数制御ループにより
前記制御発振手段を制御することを特徴とする再生装
置。 - 【請求項２】互いに再生速度が異なる複数の再生モード
の間で前記目標周波数を変更する周波数設定手段を備
え、前記周波数制御ループは前記周波数設定手段により
設定された目標周波数と前記クロックとの周波数誤差に
基づいて前記制御発振手段を制御することを特徴とする
特許請求の範囲第（１）項記載の再生装置。 - 【請求項３】前記制御手段は、複数の前記回転ヘッドを
切り換え制御するためのヘッド切り換えタイミング信号
に応じて前記位相制御ループと前記周波数制御ループと
を制御することを特徴とする特許請求の範囲第（１）項
記載の再生装置。 - 【請求項４】前記第１のループフィルタの出力と前記第
２のループフィルタの出力とを加算する加算器を備え、
前記制御発振手段を前記加算器の出力により制御するこ
とを特徴とする特許請求の範囲第（１）項記載の再生装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229285A JP2840255B2 (ja) | 1988-09-13 | 1988-09-13 | 再生装置 |
| US07/815,907 US5157355A (en) | 1988-09-13 | 1991-12-31 | Phase-locked loop device having stability over wide frequency range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229285A JP2840255B2 (ja) | 1988-09-13 | 1988-09-13 | 再生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204801A Division JP2791309B2 (ja) | 1996-08-02 | 1996-08-02 | クロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276418A JPH0276418A (ja) | 1990-03-15 |
| JP2840255B2 true JP2840255B2 (ja) | 1998-12-24 |
Family
ID=16889726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229285A Expired - Lifetime JP2840255B2 (ja) | 1988-09-13 | 1988-09-13 | 再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2840255B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5260052A (en) * | 1975-11-12 | 1977-05-18 | Fujitsu Ltd | Phase control circuit featuring self-run frequency setting medium |
| JPS55149539A (en) * | 1979-05-10 | 1980-11-20 | Sony Corp | Pll circuit |
| JPS6193719A (ja) * | 1984-10-15 | 1986-05-12 | Canon Inc | 位相ロツクル−プ装置 |
| JPS6247240U (ja) * | 1985-09-11 | 1987-03-23 |
-
1988
- 1988-09-13 JP JP63229285A patent/JP2840255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0276418A (ja) | 1990-03-15 |
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Legal Events
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