JPH0360545A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
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- JPH0360545A JPH0360545A JP1197725A JP19772589A JPH0360545A JP H0360545 A JPH0360545 A JP H0360545A JP 1197725 A JP1197725 A JP 1197725A JP 19772589 A JP19772589 A JP 19772589A JP H0360545 A JPH0360545 A JP H0360545A
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- 238000001514 detection method Methods 0.000 claims abstract description 24
- 238000005070 sampling Methods 0.000 claims abstract description 17
- 230000010355 oscillation Effects 0.000 claims abstract description 5
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000010354 integration Effects 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル入力信号を記録できるＲ−ＤＡＴ
（ロータリヘッドを用いたディジタルオーディオチーブ
レコーダの略）やディジタル入力信号を再生できるディ
ジタルアンプなどのディジタル記録再生装置に用いるＰ
ＬＬ装置に関するものである。
（ロータリヘッドを用いたディジタルオーディオチーブ
レコーダの略）やディジタル入力信号を再生できるディ
ジタルアンプなどのディジタル記録再生装置に用いるＰ
ＬＬ装置に関するものである。
従来の技術
第６図は、この従来のＰＬＬ装置を使ったＲ−ＤＡＴの
ディジタル入力用ＰＬＬの構成図を示すものであシ、１
はＤＩＮ入力時の基準クロックを出力信号とする電圧制
御発振器（以下単にＶＣＯと記す）、２はディジタルイ
ンターフェースのためのディジタル入力データ（以下単
にＤＩＮと記す）とＶＣＯｌの出力信号を入力信号とし
て、誤差信号を出力信号とする位相比較器、３はＤＩＮ
とＶＣＯｌの出力信号を入力信号としてＦＬＬの同期検
出信号を出力信号とするＰＬＬ同期検出回路、４は位相
比較器２の出力信号を入力信号として、ＶＣＯｌの周波
数制御電圧を出力信号とするＬＰＦ、６はＰＬＬ同期検
出回路の出力信号を入力信号としてシステム制御信号を
出力信号とする機能ヲ含むシステムコントローラ、９は
水晶発振子、７は水晶発振子９の出力クロック信号とＶ
ＣＯｌの出力信号の２つの入力信号から１つの入力信号
を選択して出力信号とするセレクタ、８ばＤＩＮとセレ
クタ７の出力信号とシステムコントローラ６の出力信号
を入力信号とし、セレクタ７の選択信号とディジタル信
号である記録信号とディジタル信号であるソースモニタ
信号を出力信号とするＤＡＴ信号処理ブロックである。
ディジタル入力用ＰＬＬの構成図を示すものであシ、１
はＤＩＮ入力時の基準クロックを出力信号とする電圧制
御発振器（以下単にＶＣＯと記す）、２はディジタルイ
ンターフェースのためのディジタル入力データ（以下単
にＤＩＮと記す）とＶＣＯｌの出力信号を入力信号とし
て、誤差信号を出力信号とする位相比較器、３はＤＩＮ
とＶＣＯｌの出力信号を入力信号としてＦＬＬの同期検
出信号を出力信号とするＰＬＬ同期検出回路、４は位相
比較器２の出力信号を入力信号として、ＶＣＯｌの周波
数制御電圧を出力信号とするＬＰＦ、６はＰＬＬ同期検
出回路の出力信号を入力信号としてシステム制御信号を
出力信号とする機能ヲ含むシステムコントローラ、９は
水晶発振子、７は水晶発振子９の出力クロック信号とＶ
ＣＯｌの出力信号の２つの入力信号から１つの入力信号
を選択して出力信号とするセレクタ、８ばＤＩＮとセレ
クタ７の出力信号とシステムコントローラ６の出力信号
を入力信号とし、セレクタ７の選択信号とディジタル信
号である記録信号とディジタル信号であるソースモニタ
信号を出力信号とするＤＡＴ信号処理ブロックである。
以上のように構成された従来のＰＬＬ装置について動作
を説明する。ディジタル入力信号を記録する場合、ＤＩ
ＮとＶＣＯｌの出力信号を分周したクロック信号とを位
相比較器２で位相比較し、その誤差信号をＬＰＦ４で高
周波を除去しかつ積分した後、誤差電圧に変換し、誤差
電圧によシＶＣＯ１の発振周波数が制御されＰＬＬは同
期する。ｖＣｏｌの出力信号とＤＩＮを入力信号として
ＰＬＬ同期検出回路３でＰＬＬの同期が検出されるとシ
ステムコントローラ６が、ＤＡＴ信号処理ブロック８の
処理モードをアナログ入力信号の記録からディジタル入
力信号の記録に切・シ替えることによ、９ＤＡＴ信号処
理ブロック８は、セレクタ７を制御して、基準クロック
としてｖＣｏｌの出力信号を選択して記録を開始する。
を説明する。ディジタル入力信号を記録する場合、ＤＩ
ＮとＶＣＯｌの出力信号を分周したクロック信号とを位
相比較器２で位相比較し、その誤差信号をＬＰＦ４で高
周波を除去しかつ積分した後、誤差電圧に変換し、誤差
電圧によシＶＣＯ１の発振周波数が制御されＰＬＬは同
期する。ｖＣｏｌの出力信号とＤＩＮを入力信号として
ＰＬＬ同期検出回路３でＰＬＬの同期が検出されるとシ
ステムコントローラ６が、ＤＡＴ信号処理ブロック８の
処理モードをアナログ入力信号の記録からディジタル入
力信号の記録に切・シ替えることによ、９ＤＡＴ信号処
理ブロック８は、セレクタ７を制御して、基準クロック
としてｖＣｏｌの出力信号を選択して記録を開始する。
逆にＤＩＨのサンプリング周波数が変化するなどして、
ＰＬＬの同期はずれが起こるとシステムコントローラ６
は、ＤＡＴ信号処理ブロック８の処理モードをディジタ
ル記録からアナログ記録に切り替えることにより、ＤＡ
Ｔ信号処理ブロック８は、セレクタ７を制御して、基準
クロックとして水晶発振子９の出力信号を選択して記録
を開始する。
ＰＬＬの同期はずれが起こるとシステムコントローラ６
は、ＤＡＴ信号処理ブロック８の処理モードをディジタ
ル記録からアナログ記録に切り替えることにより、ＤＡ
Ｔ信号処理ブロック８は、セレクタ７を制御して、基準
クロックとして水晶発振子９の出力信号を選択して記録
を開始する。
発明が解決しようとする課題
しかしながら上記のような構成では、ＤＡＴ信号処理ブ
ロック８が、ディジタル入力信号記録モードの時にＤＩ
Ｈのサンプリング周波数が変化するなどして、ＰＬＬの
同期がはずれてから、ＤＡＴ信号処理ブロック８が、ア
ナログ入力信号記録モードに切り替わる１での間、ＤＡ
Ｔ信号処理ブロック８の基準クロックとして同期がはず
れたＶＣＯの出力クロックが入力されるため、基準クロ
ックの周波数が変動してし１う。従って、ＰＬＬの同期
がはずれてから、ＤＡＴ信号処理ブロック８がアナログ
入力信号記録モードに切や替わるまでの何フレームかの
間、ＤＡ前記録フォーマットと異なった信号が記録され
てし１うことと、ＤＩＮを復調した記録モニタ信号のジ
ッタが大きくなるという問題点を有していた。
ロック８が、ディジタル入力信号記録モードの時にＤＩ
Ｈのサンプリング周波数が変化するなどして、ＰＬＬの
同期がはずれてから、ＤＡＴ信号処理ブロック８が、ア
ナログ入力信号記録モードに切り替わる１での間、ＤＡ
Ｔ信号処理ブロック８の基準クロックとして同期がはず
れたＶＣＯの出力クロックが入力されるため、基準クロ
ックの周波数が変動してし１う。従って、ＰＬＬの同期
がはずれてから、ＤＡＴ信号処理ブロック８がアナログ
入力信号記録モードに切や替わるまでの何フレームかの
間、ＤＡ前記録フォーマットと異なった信号が記録され
てし１うことと、ＤＩＮを復調した記録モニタ信号のジ
ッタが大きくなるという問題点を有していた。
本発明はかかる点に鑑み、ＤＩＨのサンプリング周波数
が変化するなどして、ＰＬＬの同期がはずれてもＶＣＯ
の出力クロックの周波数を同期がはずれる前に固定する
ことで、ＤＡ前記録フォーマットに誤シのない記録をす
ることができ、ＤＩＮを復調したソースモニタ信号のジ
ッタをなくすことができるＰＬＬ装置を提供することを
目的とする。
が変化するなどして、ＰＬＬの同期がはずれてもＶＣＯ
の出力クロックの周波数を同期がはずれる前に固定する
ことで、ＤＡ前記録フォーマットに誤シのない記録をす
ることができ、ＤＩＮを復調したソースモニタ信号のジ
ッタをなくすことができるＰＬＬ装置を提供することを
目的とする。
課題を解決するための手段
上記の目的を達成するため、本発明の特許請求の範囲第
１項のＰＬＬ装置は、ＤＩＮの受信装置の基準クロック
を生成するＶＣＯと、ＰＬＬ同期情報を出力するＰＬＬ
同期検出回路と、ＤＩＨの受信制御を行なうシステムコ
ントローラとＰＬＬｐ−プの位相比較器とＬＰＦと前記
ＶＣＯの周波数制御電圧を保持するサンプルホールド回
路とＰＬＬの同期がはずれた時に前記サンプルホールド
回路をホールド状態にした後前記システムコントローラ
の指令によシサンプμ状態にするサンプルホールド制御
回路とを備えたことを特徴とするものである。
１項のＰＬＬ装置は、ＤＩＮの受信装置の基準クロック
を生成するＶＣＯと、ＰＬＬ同期情報を出力するＰＬＬ
同期検出回路と、ＤＩＨの受信制御を行なうシステムコ
ントローラとＰＬＬｐ−プの位相比較器とＬＰＦと前記
ＶＣＯの周波数制御電圧を保持するサンプルホールド回
路とＰＬＬの同期がはずれた時に前記サンプルホールド
回路をホールド状態にした後前記システムコントローラ
の指令によシサンプμ状態にするサンプルホールド制御
回路とを備えたことを特徴とするものである。
本発明の特許請求の範囲第２項のＰＬＬ装置は、ｖＣＯ
と、ＰＬＬ同期検出回路と、位相比較器と、ＬＰＦと、
サンプルホールド回路と、ＰＬＬが同期している時は、
前記サンプルホールド回路をサンプリング状態にし、Ｐ
ＬＬが同期状態よＪ ＰＬＬの同期はずれ時に前記サン
プルホールド回路をする一定時間ホー〃ド状態にした後
、前記サンプルホールド回路をサンプリング状態にする
サンプルホールド制御回路とを備えたことを特徴とする
ものである。
と、ＰＬＬ同期検出回路と、位相比較器と、ＬＰＦと、
サンプルホールド回路と、ＰＬＬが同期している時は、
前記サンプルホールド回路をサンプリング状態にし、Ｐ
ＬＬが同期状態よＪ ＰＬＬの同期はずれ時に前記サン
プルホールド回路をする一定時間ホー〃ド状態にした後
、前記サンプルホールド回路をサンプリング状態にする
サンプルホールド制御回路とを備えたことを特徴とする
ものである。
特許請求の範囲第３項のＰＬＬ装置は、特許請求の範囲
の第１項、第２項記載のサンプルホールド回路が、アナ
ログスイッチとＲＣ積分回路を備えたことを特徴とする
ものである。
の第１項、第２項記載のサンプルホールド回路が、アナ
ログスイッチとＲＣ積分回路を備えたことを特徴とする
ものである。
作 用
本発明は、上記した構成によう次のような作用を有する
。
。
特許請求の範囲第１項のＰＬＬ装置は、前記した構成に
よシディジタル信号入力時にＰＬＬの同期がはずれると
同時に、サンプルホールド回路によりＶＣＯの周波数制
御電圧をホールドして、システムコントローラが、受信
装置のモードを切シ替えて、基準クロックが水晶発振に
切ジ替わるとサンプルホールド回路を、サンプル状態に
して、ＰＬＬが同期すると再度ディジタル入力のモード
に受信装置を切シ替えるようにする。従ってＰＬＬの同
期がはずれても、受信装置の基準クロック周波数の変動
をなくすことができ、記録フォーマットに誤りがない記
録及びディジタル入力信号を復調したディジタル再生デ
ータのジッタをなくすことができる。
よシディジタル信号入力時にＰＬＬの同期がはずれると
同時に、サンプルホールド回路によりＶＣＯの周波数制
御電圧をホールドして、システムコントローラが、受信
装置のモードを切シ替えて、基準クロックが水晶発振に
切ジ替わるとサンプルホールド回路を、サンプル状態に
して、ＰＬＬが同期すると再度ディジタル入力のモード
に受信装置を切シ替えるようにする。従ってＰＬＬの同
期がはずれても、受信装置の基準クロック周波数の変動
をなくすことができ、記録フォーマットに誤りがない記
録及びディジタル入力信号を復調したディジタル再生デ
ータのジッタをなくすことができる。
特許請求の範囲第２項のＰＬＬ装置は前記した構成によ
υ特許請求の範囲第１項のＰＬＬ装置がＰＬＬの同期は
ずれ時に、サンプリングホールド回路のホールド解除を
システムコントローラが行なう代わシホールド時間をハ
ードウェアで設定してホールドして、一定時間後にホー
ルド解除を行なうことで、特許請求の範囲第１項のＰＬ
Ｌ装置と同様の作用効果が得られる。
υ特許請求の範囲第１項のＰＬＬ装置がＰＬＬの同期は
ずれ時に、サンプリングホールド回路のホールド解除を
システムコントローラが行なう代わシホールド時間をハ
ードウェアで設定してホールドして、一定時間後にホー
ルド解除を行なうことで、特許請求の範囲第１項のＰＬ
Ｌ装置と同様の作用効果が得られる。
特許請求の範囲第３項のＰＬＬ装置は、前記した構成に
よりサンプルホールド回路が、ＲＣ積分回路で構成され
ていて、低域フィルタとしての機能を兼ね備えているた
め特許請求の範囲第１項。
よりサンプルホールド回路が、ＲＣ積分回路で構成され
ていて、低域フィルタとしての機能を兼ね備えているた
め特許請求の範囲第１項。
第２項のＰＬＬ装置のＬＰＦの回路構成よりもＬＰＦの
回路構成を簡単にすることができるので、コストの削減
を図ることができる。
回路構成を簡単にすることができるので、コストの削減
を図ることができる。
実施例
第１図は、特許請求の範囲第１項の発明の実施例に釦け
るＰＬＬ装置を使ったＲ−ＤＡＴのディジタル入力用Ｐ
ＬＬの構成図を示したものである。
るＰＬＬ装置を使ったＲ−ＤＡＴのディジタル入力用Ｐ
ＬＬの構成図を示したものである。
１はＤＩＮ入力時の基準クロックを出力信号とするｖＣ
Ｏ１２はＤＩＮとｖＣＯｌの出力信号を入力信号として
、誤差信号を出力信号とする位相比較器、３はＤＩＮと
ＶＣＯｌの出力信号を入力信号としてＰＬＬの同期検出
信号を出力信号とするＰＬＬ同期検出回路、４は位相比
較器２の出力信号を入力信号として誤差電圧を出力信号
とするＬＰＦ、１６はＰＬＬ同期検出回路３の出力信号
を入力信号として、第１の制御信号と第２の制御信号を
出力信号とするシステムコントローラ、５はＬＰＦ４の
出力信号を入力信号として、ＰＬＬ同期検出回路３の出
力信号とシステムコントローラ１６の第１の制御信号の
２人力ＯＲゲートの出力信号をサンプリングとホールド
を切り替えるための入力信号とするサンプルホールド回
路、９は水晶発振子、７は水晶発振子９の出力クロック
信号とｖＣＯｌの出力信号の２つの入力信号から１つの
入力信号を選択して出力信号とするセレクタ、８はＤＩ
Ｎとセレクタ７の出力信号とシステムコントローラ１６
の第２の制御信号を入力信号とし、セレクタ７の選択信
号とディジタル信号である記録信号とディジタル信号で
あるソースモニタ信号を出力信号とするＤＡＴ信号処理
ブロックである。
Ｏ１２はＤＩＮとｖＣＯｌの出力信号を入力信号として
、誤差信号を出力信号とする位相比較器、３はＤＩＮと
ＶＣＯｌの出力信号を入力信号としてＰＬＬの同期検出
信号を出力信号とするＰＬＬ同期検出回路、４は位相比
較器２の出力信号を入力信号として誤差電圧を出力信号
とするＬＰＦ、１６はＰＬＬ同期検出回路３の出力信号
を入力信号として、第１の制御信号と第２の制御信号を
出力信号とするシステムコントローラ、５はＬＰＦ４の
出力信号を入力信号として、ＰＬＬ同期検出回路３の出
力信号とシステムコントローラ１６の第１の制御信号の
２人力ＯＲゲートの出力信号をサンプリングとホールド
を切り替えるための入力信号とするサンプルホールド回
路、９は水晶発振子、７は水晶発振子９の出力クロック
信号とｖＣＯｌの出力信号の２つの入力信号から１つの
入力信号を選択して出力信号とするセレクタ、８はＤＩ
Ｎとセレクタ７の出力信号とシステムコントローラ１６
の第２の制御信号を入力信号とし、セレクタ７の選択信
号とディジタル信号である記録信号とディジタル信号で
あるソースモニタ信号を出力信号とするＤＡＴ信号処理
ブロックである。
以上のように構成された本実施例のＰＬＬ装置について
、以下その動作を説明する。ＤＩＮとＤＡＴ信号処理ブ
ロック８の基準クロックの同期を、位相比較器２とＬＰ
Ｆ４とサンプルホールド回路５とｖＣＯｌで構成された
ＰＬＬで行なう。
、以下その動作を説明する。ＤＩＮとＤＡＴ信号処理ブ
ロック８の基準クロックの同期を、位相比較器２とＬＰ
Ｆ４とサンプルホールド回路５とｖＣＯｌで構成された
ＰＬＬで行なう。
ＤＡＴ信号処理ブロック８が、ディジタル入力信号の記
録モードの時に、ＤＩＨのサンプリング周波数が変化す
るなどの要因で、ＰＬＬ同期検出回路３によりＰＬＬの
同期外ずれが検出されると、即座にサンプルホールド回
路６で、ＬＰＦ４の周波数制御電圧をホールドし、ＶＣ
Ｏｌの出力クロック周波数を固定にする。同時にシステ
ムコントローラ１６は、ＤＡＴ信号処理ブロック８をア
ナログ入力信号録音にモードを切シ替えて、モードが切
９替わり、ＤＡＴ信号処理ブロック８がセレクタ了を制
御して基準クロックをＶＣＯ出力よシ水晶発振子出力に
すると、システムコントローラ１６は、サンプルホール
ド回′１ｌｌｒ５のホールドを解除しす、プル状態にし
、ＰＬＬが同期すると再びＤＡＴ信号処理ブロック８の
処理モードをディジタル入力信号録音モードにする。そ
のため、ＤＡＴ信号処理ブロック８ば、基準クロックを
、ｖｃ。
録モードの時に、ＤＩＨのサンプリング周波数が変化す
るなどの要因で、ＰＬＬ同期検出回路３によりＰＬＬの
同期外ずれが検出されると、即座にサンプルホールド回
路６で、ＬＰＦ４の周波数制御電圧をホールドし、ＶＣ
Ｏｌの出力クロック周波数を固定にする。同時にシステ
ムコントローラ１６は、ＤＡＴ信号処理ブロック８をア
ナログ入力信号録音にモードを切シ替えて、モードが切
９替わり、ＤＡＴ信号処理ブロック８がセレクタ了を制
御して基準クロックをＶＣＯ出力よシ水晶発振子出力に
すると、システムコントローラ１６は、サンプルホール
ド回′１ｌｌｒ５のホールドを解除しす、プル状態にし
、ＰＬＬが同期すると再びＤＡＴ信号処理ブロック８の
処理モードをディジタル入力信号録音モードにする。そ
のため、ＤＡＴ信号処理ブロック８ば、基準クロックを
、ｖｃ。
の出力クロックにして、ＤＩＮを復調して記録信号及び
ソースモニター信号を出力する。
ソースモニター信号を出力する。
以上のように本実施例によれば、ディジタル入力時に、
ＰＬＬの同期が外れると同時にＤＡＴ信号処理ブロック
８の基準クロックが水晶発振子９に切シ替わる１で、サ
ンプルホールド回路６によ！＋ＶＣＯ１の周波数制御電
圧をホールドして、ＶＣＯｌの周波数をＰＬＬの同期が
外れる前の周波数に固定することで、ＰＬＬの同期が外
れても、ＤＡＴの記録フォーマットに誤シがない記録及
びソースモニタ信号のジッタをなくすことができる。
ＰＬＬの同期が外れると同時にＤＡＴ信号処理ブロック
８の基準クロックが水晶発振子９に切シ替わる１で、サ
ンプルホールド回路６によ！＋ＶＣＯ１の周波数制御電
圧をホールドして、ＶＣＯｌの周波数をＰＬＬの同期が
外れる前の周波数に固定することで、ＰＬＬの同期が外
れても、ＤＡＴの記録フォーマットに誤シがない記録及
びソースモニタ信号のジッタをなくすことができる。
第２図は、特許請求の範囲第２項の発明の実施例にかけ
るＰＬＬ装置を使ったＲ−ＤＡＴのディジタル入力用Ｐ
ＬＬの構成図を示したものである。
るＰＬＬ装置を使ったＲ−ＤＡＴのディジタル入力用Ｐ
ＬＬの構成図を示したものである。
１はＤＩＮ入力時の基準クロックを出力信号とするｖＣ
Ｏ１２はＤＩＮ、！：ＶＣＯ１（７）出力信号ヲ入力信
号として、誤差信号を出力信号とする位相比較器、３は
ＤＩＮとｖＣｏｌの出力信号を入力信号として、ＰＬＬ
の同期検出信号を出力信号とするＰＬＬ同期検出回路、
４は位相比較器２の出力信号を入力信号として誤差電圧
を出力信号とするＬＰＦ、２６はＰＬＬ同期検出回路３
の出力信号を入力信号として、制御信号を出力するシス
テムコントローラ、１０はＰＬＬ同期検出回路の出力信
号を入力信号として、一定時間遅らせて出力する遅延回
路、６はＬＰＦ４の出力信号を入力信号としてＰＬＬ同
期検出回路３の出力信号と遅延回路１ｏの出力信号の２
人力ＥＸＮＯＲゲートの出力信号をサンプリングとホー
ルドを切シ替えるための入力信号とするサンプルホール
ド回路、９は水晶発振子、７は水晶発振子９の出力クロ
ック信号とＶＣＯｌの出力信号の２つの入力信号から１
つの入力信号を選択して出力信号とするセレクタ、５ｑ
ＤＩＮとセレクタ７の出力信号トシステムコントローラ
２６の出力信号を入力信号とし、セレクタ７の選択信号
とディジタル信号である記録信号とディジタル信号であ
るソースモニタ信号を出力信号とするＤＡＴ信号処理ブ
ロックである。
Ｏ１２はＤＩＮ、！：ＶＣＯ１（７）出力信号ヲ入力信
号として、誤差信号を出力信号とする位相比較器、３は
ＤＩＮとｖＣｏｌの出力信号を入力信号として、ＰＬＬ
の同期検出信号を出力信号とするＰＬＬ同期検出回路、
４は位相比較器２の出力信号を入力信号として誤差電圧
を出力信号とするＬＰＦ、２６はＰＬＬ同期検出回路３
の出力信号を入力信号として、制御信号を出力するシス
テムコントローラ、１０はＰＬＬ同期検出回路の出力信
号を入力信号として、一定時間遅らせて出力する遅延回
路、６はＬＰＦ４の出力信号を入力信号としてＰＬＬ同
期検出回路３の出力信号と遅延回路１ｏの出力信号の２
人力ＥＸＮＯＲゲートの出力信号をサンプリングとホー
ルドを切シ替えるための入力信号とするサンプルホール
ド回路、９は水晶発振子、７は水晶発振子９の出力クロ
ック信号とＶＣＯｌの出力信号の２つの入力信号から１
つの入力信号を選択して出力信号とするセレクタ、５ｑ
ＤＩＮとセレクタ７の出力信号トシステムコントローラ
２６の出力信号を入力信号とし、セレクタ７の選択信号
とディジタル信号である記録信号とディジタル信号であ
るソースモニタ信号を出力信号とするＤＡＴ信号処理ブ
ロックである。
以上のように構成された本実施例のＰＬＬ装置について
、以下その動作を説明する。動作内容については、第１
図の実施例と同一の働きをするブロックについては同一
の番号を付し、説明を省略し、相違点についてのみ詳し
く説明する。
、以下その動作を説明する。動作内容については、第１
図の実施例と同一の働きをするブロックについては同一
の番号を付し、説明を省略し、相違点についてのみ詳し
く説明する。
ディジタル入力時にＤＩＮのＰＬＬの同期が外れるとシ
ステムコントローラ２６はＤ Ａ Ｔ 信号処理ブロッ
ク８をアナログ入力記録モードに切す替え、サンプルホ
ール１回路６をホールドして、遅低回路１０と排他的論
理和のゲートによる制御で遅延回路１ｏで設定した遅延
時間の間、サンプルホーｌラド回路５をホールド状態に
して、ＶＣＯの周波数を固定し、時間がたつとサンプル
状態にして、ＰＬＬが同期すると再びディジタル入力の
記録モードに切り替える。なか、遅延時間は、システム
コントローラ２６が、ＤＡＴ信号処理ブロック８の処理
モードをディジタル入力記録よシアナログ入力記録に設
定して、ＤＡＴ信号処理ブロック８の処理モードがアナ
ログ入力記録に変わるまでの時間よシ長い時間に設定す
る。
ステムコントローラ２６はＤ Ａ Ｔ 信号処理ブロッ
ク８をアナログ入力記録モードに切す替え、サンプルホ
ール１回路６をホールドして、遅低回路１０と排他的論
理和のゲートによる制御で遅延回路１ｏで設定した遅延
時間の間、サンプルホーｌラド回路５をホールド状態に
して、ＶＣＯの周波数を固定し、時間がたつとサンプル
状態にして、ＰＬＬが同期すると再びディジタル入力の
記録モードに切り替える。なか、遅延時間は、システム
コントローラ２６が、ＤＡＴ信号処理ブロック８の処理
モードをディジタル入力記録よシアナログ入力記録に設
定して、ＤＡＴ信号処理ブロック８の処理モードがアナ
ログ入力記録に変わるまでの時間よシ長い時間に設定す
る。
以上のように本実施例によれば、第１図の実施例と同じ
ようにディジタル入力時にＰＬＬの同期が外れても、記
録フォーマットに誤シがない記録及びソースモニタ信号
のジッタをなくすことができる。
ようにディジタル入力時にＰＬＬの同期が外れても、記
録フォーマットに誤シがない記録及びソースモニタ信号
のジッタをなくすことができる。
第３図は、第１図、第２図にかけるサンプルホーＡ／ド
回路の一般に使われている回路構成を示したものである
。第３図にかいて４はＬＰＦ、１１２はＬＰＦの出力信
号を入力信号とするアナログスイッチ、１２はアナログ
スイッチの出力端子とＧＮＤ間に接続されたコンデンサ
、１はアナログスイッチの出力信号を入力信号とするｖ
ＣＯである。以下その動作を説明する。ＬＰＦ４の出力
であるＶＣＯｌの周波数制御電圧をサンプリングする場
合は、制御信号によシアナログスイッチ１１をＯＮして
コンデンサ１２にチャージしながらＶＣＯｌに制御電圧
を印加する。ホールドする場合はアナログスイッチをＯ
ＦＦ して、コンデンサ１２にチャージされた電圧で
ＶＣＯｌの周波数を固定させる。
回路の一般に使われている回路構成を示したものである
。第３図にかいて４はＬＰＦ、１１２はＬＰＦの出力信
号を入力信号とするアナログスイッチ、１２はアナログ
スイッチの出力端子とＧＮＤ間に接続されたコンデンサ
、１はアナログスイッチの出力信号を入力信号とするｖ
ＣＯである。以下その動作を説明する。ＬＰＦ４の出力
であるＶＣＯｌの周波数制御電圧をサンプリングする場
合は、制御信号によシアナログスイッチ１１をＯＮして
コンデンサ１２にチャージしながらＶＣＯｌに制御電圧
を印加する。ホールドする場合はアナログスイッチをＯ
ＦＦ して、コンデンサ１２にチャージされた電圧で
ＶＣＯｌの周波数を固定させる。
第４図は、特許請求の範囲第３項の発明の実施例に釦け
るサンプルホールド回路の回路構成を示したものである
。１４はＬＰＦ、１３はアナログスイッチであり、アナ
ログスイッチ１１の入力端子とＬＰＦ１４の出力端子の
間に抵抗１３が接続されている。１２はアナログスイッ
チ１１の出力端子とＧＮＤ間に接続されているコンデン
サ、１はアナログスイッチの出力信号を入力信号とする
ＶＣＯである。以下その動作を説明する。ＬＰＦ１４の
出力であるＶＣＯｌの周波数制御電圧をサンプリングす
る場合は、制御信号によシアナログスイッチ１１をＯＮ
Ｌ、コンデンサ１２にチャージしながら抵抗１３．コン
デンサ１２のＲＣ積分回路で、高周波ノイズを除去した
制御電圧をＶＣＯ１に印加する。ｖＣＯｌの周波数制御
電圧をホールドする場合は、制御信号でアナログスイッ
チをＯＦＦ して、コンデンサ１２にチャージされた
電圧で、ｖＣｏｌの周波数を固定させる。
るサンプルホールド回路の回路構成を示したものである
。１４はＬＰＦ、１３はアナログスイッチであり、アナ
ログスイッチ１１の入力端子とＬＰＦ１４の出力端子の
間に抵抗１３が接続されている。１２はアナログスイッ
チ１１の出力端子とＧＮＤ間に接続されているコンデン
サ、１はアナログスイッチの出力信号を入力信号とする
ＶＣＯである。以下その動作を説明する。ＬＰＦ１４の
出力であるＶＣＯｌの周波数制御電圧をサンプリングす
る場合は、制御信号によシアナログスイッチ１１をＯＮ
Ｌ、コンデンサ１２にチャージしながら抵抗１３．コン
デンサ１２のＲＣ積分回路で、高周波ノイズを除去した
制御電圧をＶＣＯ１に印加する。ｖＣＯｌの周波数制御
電圧をホールドする場合は、制御信号でアナログスイッ
チをＯＦＦ して、コンデンサ１２にチャージされた
電圧で、ｖＣｏｌの周波数を固定させる。
以上のように本実施例によれば、ＰＬＬ装置のサンプル
ホール１回路に抵抗を付加することでサンプルホールド
回路を低域フィルタとして兼用でき、第３図のＰＬＬ装
置のＬＰＦの回路構成よシもＬＰＦの回路構成を簡単に
することができるので、コストの削減ができる。
ホール１回路に抵抗を付加することでサンプルホールド
回路を低域フィルタとして兼用でき、第３図のＰＬＬ装
置のＬＰＦの回路構成よシもＬＰＦの回路構成を簡単に
することができるので、コストの削減ができる。
発明の詳細
な説明したように、特許請求の範囲第１項。
第２項の本発明によれば、ディジタル入力信号を記録再
生するための基準クロックを、ＶＣＯを使ったＰＬＬで
生成した場合、ＰＬＬの同期がぺすれても、ＶＣＯの周
波数が変動しないようにすることで記録フォーマットに
誤すがない記録及びジッターのないディジタル再生を行
なうことができ、その実用的効果は大きい。
生するための基準クロックを、ＶＣＯを使ったＰＬＬで
生成した場合、ＰＬＬの同期がぺすれても、ＶＣＯの周
波数が変動しないようにすることで記録フォーマットに
誤すがない記録及びジッターのないディジタル再生を行
なうことができ、その実用的効果は大きい。
また、特許請求の範囲第３項の本発明によれば、サンプ
ルホール１回路を低域フィルタとして兼用することで、
特許請求の範囲第１項、第２項のＰＬＬ装置のＬＰＦの
回路構成よシもＬＰＦの回路構成を簡単にすることがで
きるので、コストの削減を図ることができ、その実用的
効果は大きい。
ルホール１回路を低域フィルタとして兼用することで、
特許請求の範囲第１項、第２項のＰＬＬ装置のＬＰＦの
回路構成よシもＬＰＦの回路構成を簡単にすることがで
きるので、コストの削減を図ることができ、その実用的
効果は大きい。
第１図は本発明の実施例にかけるＰＬＬ装置を使ったＲ
−ＤＡＴのディジタル入力用ＰＬＬの構成図、第２図は
本発明の実施例に釦けるＰＬＬ装置を使ったＲ−ＤＡＴ
のディジタル入力用ＰＬＬの構成図、第３図は本発明に
適用できるサンプルホールド回路の構成図、第４図は本
発明の実施例に釦けるサンプｐホー〃ド回路の構成図、
第６図は従来のＰＬＬ装置を使ったＲ−ＤＡＴのディジ
タル入力用ＰＬＬの構成図である。 １・・・・・・ＶＣｏ、２・・・・・・位相比較器、３
・・・・・・ＰＩ、Ｉ。 同期検出回路、４・・・・・・ＬＰＦ、５・・・・・・
サンプルホール）’ ｎ路、ｓ ｅ １ｅ ｅ ２６・
・・・・・システムコントローラ、７・・・・・・セレ
クタ、８・・・・・・ＤＡＴ信ｉｔ理ブロック、９・・
・・・・水晶発振子、１０・・・・・・遅延回路、１１
・・・・・・アナログスイッチ、１２・・・・・・コン
デンサ、１３・・・・・・抵抗。
−ＤＡＴのディジタル入力用ＰＬＬの構成図、第２図は
本発明の実施例に釦けるＰＬＬ装置を使ったＲ−ＤＡＴ
のディジタル入力用ＰＬＬの構成図、第３図は本発明に
適用できるサンプルホールド回路の構成図、第４図は本
発明の実施例に釦けるサンプｐホー〃ド回路の構成図、
第６図は従来のＰＬＬ装置を使ったＲ−ＤＡＴのディジ
タル入力用ＰＬＬの構成図である。 １・・・・・・ＶＣｏ、２・・・・・・位相比較器、３
・・・・・・ＰＩ、Ｉ。 同期検出回路、４・・・・・・ＬＰＦ、５・・・・・・
サンプルホール）’ ｎ路、ｓ ｅ １ｅ ｅ ２６・
・・・・・システムコントローラ、７・・・・・・セレ
クタ、８・・・・・・ＤＡＴ信ｉｔ理ブロック、９・・
・・・・水晶発振子、１０・・・・・・遅延回路、１１
・・・・・・アナログスイッチ、１２・・・・・・コン
デンサ、１３・・・・・・抵抗。
Claims (3)
- （１）ディジタルインタフェースのためのディジタル入
力データを受信するために、前記ディジタル入力データ
にＰＬＬで同期したシンテム動作のための基準クロック
を発振するＰＬＬの構成要素としての電圧制御発振器と
、前記ディジタル入力データと前記電圧制御発振器の発
振クロックを入力として、前記基準クロック生成用ＰＬ
Ｌの同期検出を行ないＰＬＬ同期情報を出力するＰＬＬ
同期検出回路と、前記ＰＬＬ同期検出回路の出力である
ＰＬＬ同期情報を入力として、ＰＬＬ制御信号を出力す
るシステムコントローラと、前記ディジタル入力データ
と前記電圧制御発振器の発振クロックよりＰＬＬの位相
比較信号を出力する位相比較器と、前記位相比較信号を
入力として、高周波成分を除去する低域通過フィルタと
、前記低域通過フィルタの出力信号を入力として、前記
電圧制御発振器の周波数制御電圧を出力するサンプルホ
ールド回路と、前記ＰＬＬ同期検出回路の出力信号であ
るＰＬＬ同期情報がＰＬＬの同期を示している時は前記
サンプルホールド回路をサンプリング状態にし、ＰＬＬ
が同期状態より、ＰＬＬの同期が外れた時に前記サンプ
ルホールド回路をホールド状態にした後、前記システム
コントローラの出力のＰＬＬ制御信号の指令により、前
記サンプルホールド回路をサンプリング状態にするサン
プルホールド制御回路とを備えたことを特徴とするＰＬ
Ｌ装置。 - （２）特許請求の範囲第１項記載の電圧制御発振器と、
ＰＬＬ同期検出回路と、位相比較器と、低域通過フィル
タと、サンプルホールド回路とを備え、前記ＰＬＬ同期
検出回路の出力であるＰＬＬ同期情報が、ＰＬＬの同期
を示している時は、前記サンプルホールド回路をサンプ
リング状態にし、ＰＬＬが同期状態よりＰＬＬの同期が
外れた時に、前記サンプルホールド回路をある一定時間
ホールド状態にした後、前記サンプルホールド回路をサ
ンプリング状態にするサンプルホールド制御回路とを備
えたことを特徴とするＰＬＬ装置。 - （３）サンプルホールド回路は、入力信号を制御信号に
よりＣＮまたはＯＦＦするアナログスイッチと、前記ア
ナログスイッチの出力に接続されたＲＣ積分回路とを備
えたことを特徴とする特許請求の範囲第１項又は第２項
記載のＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197725A JP2833033B2 (ja) | 1989-07-28 | 1989-07-28 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197725A JP2833033B2 (ja) | 1989-07-28 | 1989-07-28 | Ｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360545A true JPH0360545A (ja) | 1991-03-15 |
| JP2833033B2 JP2833033B2 (ja) | 1998-12-09 |
Family
ID=16379308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197725A Expired - Fee Related JP2833033B2 (ja) | 1989-07-28 | 1989-07-28 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833033B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11505104B2 (en) | 2019-06-11 | 2022-11-22 | Ts Tech Co., Ltd. | Seat |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133730A (ja) * | 1986-11-26 | 1988-06-06 | Canon Inc | 通信装置 |
-
1989
- 1989-07-28 JP JP1197725A patent/JP2833033B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133730A (ja) * | 1986-11-26 | 1988-06-06 | Canon Inc | 通信装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11505104B2 (en) | 2019-06-11 | 2022-11-22 | Ts Tech Co., Ltd. | Seat |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833033B2 (ja) | 1998-12-09 |
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