JP2833033B2 - Ｐｌｌ装置 - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル入力信号を記録できるR-DAT
（ロータリヘッドを用いたディジタルオーディオテープ
レコーダの略）やディジタル入力信号を再生できるディ
ジタルアンプなどのディジタル記録再生装置に用いるPL
L装置に関するものである。
（ロータリヘッドを用いたディジタルオーディオテープ
レコーダの略）やディジタル入力信号を再生できるディ
ジタルアンプなどのディジタル記録再生装置に用いるPL
L装置に関するものである。
従来の技術 第５図は、この従来のPLL装置を使ったR-DATのディジ
タル入力用PLLの構成図を示すものであり、１はDIN入力
時の基準クロックを出力信号とする電圧制御発振器（以
下単にVCOと記す）、２はディジタルインターフェース
のためのディジタル入力データ（以下単にDINと記す）
とVCO1の出力信号を入力信号として、誤差信号を出力信
号とする位相比較器、３はDINとVCO1の出力信号を入力
信号としてPLLの同期検出信号を出力信号とするPLL同期
検出回路、４は位相比較器２の出力信号を入力信号とし
て、VCO1の周波数制御電圧を出力信号とするLPF、６はP
LL同期検出回路の出力信号を入力信号としてシステム制
御信号を出力信号とする機能を含むシステムコントロー
ラ、９は水晶発振子、７は水晶発振子９の出力クロック
信号とVCO1の出力信号の２つの入力信号から１つの入力
信号を選択して出力信号とするセレクタ、８はDINとセ
レクタ７の出力信号とシステムコントローラ６の出力信
号を入力信号とし、セレクタ７の選択信号とディジタル
信号である記録信号とディジタル信号であるソースモニ
タ信号を出力信号とするDAT信号処理ブロックである。
タル入力用PLLの構成図を示すものであり、１はDIN入力
時の基準クロックを出力信号とする電圧制御発振器（以
下単にVCOと記す）、２はディジタルインターフェース
のためのディジタル入力データ（以下単にDINと記す）
とVCO1の出力信号を入力信号として、誤差信号を出力信
号とする位相比較器、３はDINとVCO1の出力信号を入力
信号としてPLLの同期検出信号を出力信号とするPLL同期
検出回路、４は位相比較器２の出力信号を入力信号とし
て、VCO1の周波数制御電圧を出力信号とするLPF、６はP
LL同期検出回路の出力信号を入力信号としてシステム制
御信号を出力信号とする機能を含むシステムコントロー
ラ、９は水晶発振子、７は水晶発振子９の出力クロック
信号とVCO1の出力信号の２つの入力信号から１つの入力
信号を選択して出力信号とするセレクタ、８はDINとセ
レクタ７の出力信号とシステムコントローラ６の出力信
号を入力信号とし、セレクタ７の選択信号とディジタル
信号である記録信号とディジタル信号であるソースモニ
タ信号を出力信号とするDAT信号処理ブロックである。
以上のように構成された従来のPLL装置について動作
を説明する。ディジタル入力信号を記録する場合、DIN
とVCO1の出力信号を分周したクロック信号とを位相比較
器２で位相比較し、その誤差信号をLPF4で高周波を除去
しかつ積分した後、誤差電圧に変換し、誤差電圧により
VCO1の発振周波数が制御されPLLは同期する。VCO1の出
力信号とDINを入力信号としてPLL同期検出回路３でPLL
の同期が検出されるとシステムコントローラ６が、DAT
信号処理ブロック８の処理モードをアナログ入力信号の
記録からディジタル入力信号の記録に切り替えることに
よりDAT信号処理ブロック８は、セレクタ７を制御し
て、基準クロックとしてVCO1の出力信号を選択して記録
を開始する。逆にDINのサンプリング周波数が変化する
などして、PLLの同期はずれが起こるとシステムコント
ローラ６は、DAT信号処理ブロック８の処理モードをデ
ィジタル記録からアナログ記録に切り替えることによ
り、DAT信号処理ブロック８は、セレクタ７を制御し
て、基準クロックとして水晶発振子９の出力信号を選択
して記録を開始する。
を説明する。ディジタル入力信号を記録する場合、DIN
とVCO1の出力信号を分周したクロック信号とを位相比較
器２で位相比較し、その誤差信号をLPF4で高周波を除去
しかつ積分した後、誤差電圧に変換し、誤差電圧により
VCO1の発振周波数が制御されPLLは同期する。VCO1の出
力信号とDINを入力信号としてPLL同期検出回路３でPLL
の同期が検出されるとシステムコントローラ６が、DAT
信号処理ブロック８の処理モードをアナログ入力信号の
記録からディジタル入力信号の記録に切り替えることに
よりDAT信号処理ブロック８は、セレクタ７を制御し
て、基準クロックとしてVCO1の出力信号を選択して記録
を開始する。逆にDINのサンプリング周波数が変化する
などして、PLLの同期はずれが起こるとシステムコント
ローラ６は、DAT信号処理ブロック８の処理モードをデ
ィジタル記録からアナログ記録に切り替えることによ
り、DAT信号処理ブロック８は、セレクタ７を制御し
て、基準クロックとして水晶発振子９の出力信号を選択
して記録を開始する。
発明が解決しようとする課題 しかしながら上記のような構成では、DAT信号処理ブ
ロック８が、ディジタル入力信号記録モードの時にDIN
のサンプリング周波数が変化するなどして、PLLの同期
がはずれてから、DAT信号処理ブロック８が、アナログ
入力信号記録モードに切り替わるまでの間、DAT信号処
理ブロック８の基準クロックとして同期がはずれたVCO
の出力クロックが入力されるため、基準クロックの周波
数が変動してしまう。従って、PLLの同期がはずれてか
ら、DAT信号処理ブロック８がアナログ入力信号記録モ
ードに切り替わるまでの何フレームかの間、DAT記録フ
ォーマットと異なった信号が記録されてしまうことと、
DINを復調した記録モニタ信号のジッタが大きくなると
いう問題点を有していた。
ロック８が、ディジタル入力信号記録モードの時にDIN
のサンプリング周波数が変化するなどして、PLLの同期
がはずれてから、DAT信号処理ブロック８が、アナログ
入力信号記録モードに切り替わるまでの間、DAT信号処
理ブロック８の基準クロックとして同期がはずれたVCO
の出力クロックが入力されるため、基準クロックの周波
数が変動してしまう。従って、PLLの同期がはずれてか
ら、DAT信号処理ブロック８がアナログ入力信号記録モ
ードに切り替わるまでの何フレームかの間、DAT記録フ
ォーマットと異なった信号が記録されてしまうことと、
DINを復調した記録モニタ信号のジッタが大きくなると
いう問題点を有していた。
本発明はかかる点に鑑み、DINのサンプリング周波数
が変化するなどして、PLLの同期がはずれてもVCOの出力
クロックの周波数を同期がはずれる前に固定すること
で、DAT記録フォーマットに誤りのない記録をすること
ができ、DINを復調したソースモニタ信号のジッタをな
くすことができるPLL装置を提供することを目的とす
る。
が変化するなどして、PLLの同期がはずれてもVCOの出力
クロックの周波数を同期がはずれる前に固定すること
で、DAT記録フォーマットに誤りのない記録をすること
ができ、DINを復調したソースモニタ信号のジッタをな
くすことができるPLL装置を提供することを目的とす
る。
課題を解決するための手段 上記の目的を達成するため、本発明の特許請求の範囲
第１項のPLL装置は、DINの受信装置の基準クロックを生
成するVCOと、PLL同期情報を出力するPLL同期検出回路
と、DINの受信制御を行なうシステムコントローラとPLL
ループの位相比較器とLPFと前記VCOの周波数制御電圧を
保持するサンプルホールド回路とPLLの同期がはずれた
時に前記サンプルホールド回路をホールド状態にした後
前記システムコントローラの指令によりサンプル状態に
するサンプルホールド制御回路とを備えたことを特徴と
するものである。
第１項のPLL装置は、DINの受信装置の基準クロックを生
成するVCOと、PLL同期情報を出力するPLL同期検出回路
と、DINの受信制御を行なうシステムコントローラとPLL
ループの位相比較器とLPFと前記VCOの周波数制御電圧を
保持するサンプルホールド回路とPLLの同期がはずれた
時に前記サンプルホールド回路をホールド状態にした後
前記システムコントローラの指令によりサンプル状態に
するサンプルホールド制御回路とを備えたことを特徴と
するものである。
本発明の特許請求の範囲第２項のPLL装置は、VCOと、
PLL同期検出回路と、位相比較器と、LPFと、サンプルホ
ールド回路と、PLLが同期している時は、前記サンプル
ホールド回路をサンプリング状態にし、PLLが同期状態
よりPLLの同期はずれ時に前記サンプルホールド回路を
する一定時間ホールド状態にした後、前記サンプルホー
ルド回路をサンプリング状態にするサンプルホールド制
御回路とを備えたことを特徴とするものである。
PLL同期検出回路と、位相比較器と、LPFと、サンプルホ
ールド回路と、PLLが同期している時は、前記サンプル
ホールド回路をサンプリング状態にし、PLLが同期状態
よりPLLの同期はずれ時に前記サンプルホールド回路を
する一定時間ホールド状態にした後、前記サンプルホー
ルド回路をサンプリング状態にするサンプルホールド制
御回路とを備えたことを特徴とするものである。
特許請求の範囲第３項のPLL装置は、特許請求の範囲
第１項，第２項記載のサンプルホールド回路が、アナロ
グスイッチとRC積分回路を備えたことを特徴とするもの
である。
第１項，第２項記載のサンプルホールド回路が、アナロ
グスイッチとRC積分回路を備えたことを特徴とするもの
である。
作用 本発明は、上記した構成により次のような作用を有す
る。
る。
特許請求の範囲第１項のPLL装置は、前記した構成に
よりディジタル信号入力時にPLLの同期がはずれると同
時に、サンプルホールド回路によりVCOの周波数制御電
圧をホールドして、システムコントローラが、受信装置
のモードを切り替えて、基準クロックが水晶発振に切り
替わるとサンプルホールド回路を、サンプル状態にし
て、PLLが同期すると再度ディジタル入力のモードに受
信装置を切り替えるようにする。従ってPLLの同期がは
ずれても、受信装置の基準クロック周波数の変動をなく
すことができ、記録フォーマットに誤りがない記録及び
ディジタル入力信号を復調したディジタル再生データの
ジッタをなくすことができる。
よりディジタル信号入力時にPLLの同期がはずれると同
時に、サンプルホールド回路によりVCOの周波数制御電
圧をホールドして、システムコントローラが、受信装置
のモードを切り替えて、基準クロックが水晶発振に切り
替わるとサンプルホールド回路を、サンプル状態にし
て、PLLが同期すると再度ディジタル入力のモードに受
信装置を切り替えるようにする。従ってPLLの同期がは
ずれても、受信装置の基準クロック周波数の変動をなく
すことができ、記録フォーマットに誤りがない記録及び
ディジタル入力信号を復調したディジタル再生データの
ジッタをなくすことができる。
特許請求の範囲第２項のPLL装置は前記した構成によ
り特許請求の範囲第１項のPLL装置がPLLの同期はずれ時
に、サンプリングホールド回路のホールド解除をシステ
ムコントローラが行なう代わりホールド時間をハードウ
ェアで設定してホールドして、一定時間後にホールド解
除を行なうことで、特許請求の範囲第１項のPLL装置と
同様の作用効果が得られる。
り特許請求の範囲第１項のPLL装置がPLLの同期はずれ時
に、サンプリングホールド回路のホールド解除をシステ
ムコントローラが行なう代わりホールド時間をハードウ
ェアで設定してホールドして、一定時間後にホールド解
除を行なうことで、特許請求の範囲第１項のPLL装置と
同様の作用効果が得られる。
特許請求の範囲第３項のPLL装置は、前記した構成に
よりサンプルホールド回路が、RC積分回路で構成されて
いて、低域フィルタとしての機能を兼ね備えているため
特許請求の範囲第１項，第２項のPLL装置のLPFの回路構
成よりもLPFの回路構成を簡単にすることができるの
で、コストの削減を図ることができる。
よりサンプルホールド回路が、RC積分回路で構成されて
いて、低域フィルタとしての機能を兼ね備えているため
特許請求の範囲第１項，第２項のPLL装置のLPFの回路構
成よりもLPFの回路構成を簡単にすることができるの
で、コストの削減を図ることができる。
実施例 第１図は、特許請求の範囲第１項の発明の実施例にお
けるPLL装置を使ったR-DATのディジタル入力用PLLの構
成図を示したものである。１はDIN入力時の基準クロッ
クを出力信号とするVCO、２はDINとVCO1の出力信号を入
力信号として、誤差信号を出力信号とする位相比較器、
３はDINとVCO1の出力信号を入力信号としてPLLの同期検
出信号を出力信号とするPLL同期検出回路、４は位相比
較器２の出力信号を入力信号として誤差電圧を出力信号
とするLPF、16はPLL同期検出回路３の出力信号を入力信
号として、第１の制御信号と第２の制御信号を出力信号
とするシステムコントローラ、５はLPF4の出力信号を入
力信号として、PLL同期検出回路３の出力信号とシステ
ムコントローラ16の第１の制御信号の２入力ORゲートの
出力信号をサンプリングとホールドを切り替えるための
入力信号とするサンプルホールド回路、９は水晶発振
子、７は水晶発振子９の出力クロック信号とVCO1の出力
信号の２つの入力信号から１つの入力信号を選択して出
力信号とするセレクタ、８はDINとセレクタ７の出力信
号とシステムコントローラ16の第２の制御信号を入力信
号とし、セレクタ７の選択信号とディジタル信号である
記録信号とディジタル信号であるソースモニタ信号を出
力信号とするDAT信号処理ブロックである。
けるPLL装置を使ったR-DATのディジタル入力用PLLの構
成図を示したものである。１はDIN入力時の基準クロッ
クを出力信号とするVCO、２はDINとVCO1の出力信号を入
力信号として、誤差信号を出力信号とする位相比較器、
３はDINとVCO1の出力信号を入力信号としてPLLの同期検
出信号を出力信号とするPLL同期検出回路、４は位相比
較器２の出力信号を入力信号として誤差電圧を出力信号
とするLPF、16はPLL同期検出回路３の出力信号を入力信
号として、第１の制御信号と第２の制御信号を出力信号
とするシステムコントローラ、５はLPF4の出力信号を入
力信号として、PLL同期検出回路３の出力信号とシステ
ムコントローラ16の第１の制御信号の２入力ORゲートの
出力信号をサンプリングとホールドを切り替えるための
入力信号とするサンプルホールド回路、９は水晶発振
子、７は水晶発振子９の出力クロック信号とVCO1の出力
信号の２つの入力信号から１つの入力信号を選択して出
力信号とするセレクタ、８はDINとセレクタ７の出力信
号とシステムコントローラ16の第２の制御信号を入力信
号とし、セレクタ７の選択信号とディジタル信号である
記録信号とディジタル信号であるソースモニタ信号を出
力信号とするDAT信号処理ブロックである。
以上のように構成された本実施例のPLL装置につい
て、以下その動作を説明する。DINとDAT信号処理ブロッ
ク８の基準クロックの同期を、位相比較器２とLPF4とサ
ンプルホールド回路５とVCO1で構成されたPLLで行な
う。DAT信号処理ブロック８が、ディジタル入力信号の
記録モードの時に、DINのサンプリング周波数が変化す
るなどの要因で、PLL同期検出回路３によりPLLの同期外
ずれが検出されると、即座にサンプルホールド回路５
で、LPF4の周波数制御電圧をホールドし、VCO1の出力ク
ロック周波数を固定にする。同時にシステムコントロー
ラ16は、DAT信号処理ブロック８をアナログ入力信号録
音にモードを切り替えて、モードが切り替わり、DAT信
号処理ブロック８がセレクタ７を制御して基準クロック
をVCO出力より水晶発振子出力にすると、システムコン
トローラ16は、サンプルホールド回路５のホールドを解
除しサンプル状態にし、PLLが同期すると再びDAT信号処
理ブロック８の処理モードをディジタル入力信号録音モ
ードにする。そのため、DAT信号処理ブロック８は、基
準クロックを、VCOの出力クロックにして、DINを復調し
て記録信号及びソースモニター信号を出力する。
て、以下その動作を説明する。DINとDAT信号処理ブロッ
ク８の基準クロックの同期を、位相比較器２とLPF4とサ
ンプルホールド回路５とVCO1で構成されたPLLで行な
う。DAT信号処理ブロック８が、ディジタル入力信号の
記録モードの時に、DINのサンプリング周波数が変化す
るなどの要因で、PLL同期検出回路３によりPLLの同期外
ずれが検出されると、即座にサンプルホールド回路５
で、LPF4の周波数制御電圧をホールドし、VCO1の出力ク
ロック周波数を固定にする。同時にシステムコントロー
ラ16は、DAT信号処理ブロック８をアナログ入力信号録
音にモードを切り替えて、モードが切り替わり、DAT信
号処理ブロック８がセレクタ７を制御して基準クロック
をVCO出力より水晶発振子出力にすると、システムコン
トローラ16は、サンプルホールド回路５のホールドを解
除しサンプル状態にし、PLLが同期すると再びDAT信号処
理ブロック８の処理モードをディジタル入力信号録音モ
ードにする。そのため、DAT信号処理ブロック８は、基
準クロックを、VCOの出力クロックにして、DINを復調し
て記録信号及びソースモニター信号を出力する。
以上のように本実施例によれば、ディジタル入力時
に、PLLの同期が外れると同時にDAT信号処理ブロック８
の基準クロックが水晶発振子９に切り替わるまで、サン
プルホールド回路５によりVCO1の周波数制御電圧をホー
ルドして、VCO1の周波数をPLLの同期が外れる前の周波
数に固定することで、PLLの同期が外れても、DATの記録
フォーマットに誤りがない記録及びソースモニタ信号の
ジッタをなくすことができる。
に、PLLの同期が外れると同時にDAT信号処理ブロック８
の基準クロックが水晶発振子９に切り替わるまで、サン
プルホールド回路５によりVCO1の周波数制御電圧をホー
ルドして、VCO1の周波数をPLLの同期が外れる前の周波
数に固定することで、PLLの同期が外れても、DATの記録
フォーマットに誤りがない記録及びソースモニタ信号の
ジッタをなくすことができる。
第２図は、特許請求の範囲第２項の発明の実施例にお
けるPLL装置を使ったR-DATのディジタル入力用PLLの構
成図を示したものである。１はDIN入力時の基準クロッ
クを出力信号とするVCO、２はDINとVCO1の出力信号を入
力信号として、誤差信号を出力信号とする位相比較器、
３はDINとVCO1の出力信号を入力信号として、PLLの同期
検出信号を出力信号とするPLL同期検出回路、４は位相
比較器２の出力信号を入力信号として誤差電圧を出力信
号とするLPF、26はPLL同期検出回路３の出力信号を入力
信号として、制御信号を出力するシステムコントロー
ラ、10はPLL同期検出回路の出力信号を入力信号とし
て、一定時間遅らせて出力する遅延回路、５はLPF4の出
力信号を入力信号としてPLL同期検出回路３の出力信号
と遅延回路10の出力信号の２入力EXNORゲートの出力信
号をサンプリングとホールドを切り替えるための入力信
号とするサンプルホールド回路、９は水晶発振子、７は
水晶発振子９の出力クロック信号とVCO1の出力信号の２
つの入力信号から１つの入力信号を選択して出力信号と
するセレクタ、８はDINとセレクタ７の出力信号とシス
テムコントローラ26の出力信号を入力信号とし、セレク
タ７の選択信号とディジタル信号である記録信号とディ
ジタル信号であるソースモニタ信号を出力信号とするDA
T信号処理ブロックである。
けるPLL装置を使ったR-DATのディジタル入力用PLLの構
成図を示したものである。１はDIN入力時の基準クロッ
クを出力信号とするVCO、２はDINとVCO1の出力信号を入
力信号として、誤差信号を出力信号とする位相比較器、
３はDINとVCO1の出力信号を入力信号として、PLLの同期
検出信号を出力信号とするPLL同期検出回路、４は位相
比較器２の出力信号を入力信号として誤差電圧を出力信
号とするLPF、26はPLL同期検出回路３の出力信号を入力
信号として、制御信号を出力するシステムコントロー
ラ、10はPLL同期検出回路の出力信号を入力信号とし
て、一定時間遅らせて出力する遅延回路、５はLPF4の出
力信号を入力信号としてPLL同期検出回路３の出力信号
と遅延回路10の出力信号の２入力EXNORゲートの出力信
号をサンプリングとホールドを切り替えるための入力信
号とするサンプルホールド回路、９は水晶発振子、７は
水晶発振子９の出力クロック信号とVCO1の出力信号の２
つの入力信号から１つの入力信号を選択して出力信号と
するセレクタ、８はDINとセレクタ７の出力信号とシス
テムコントローラ26の出力信号を入力信号とし、セレク
タ７の選択信号とディジタル信号である記録信号とディ
ジタル信号であるソースモニタ信号を出力信号とするDA
T信号処理ブロックである。
以上のように構成された本実施例のPLL装置につい
て、以下その動作を説明する。動作内容については、第
１図の実施例と同一の働きをするブロックについては同
一の番号を付し、説明を省略し、相違点についてのみ詳
しく説明する。
て、以下その動作を説明する。動作内容については、第
１図の実施例と同一の働きをするブロックについては同
一の番号を付し、説明を省略し、相違点についてのみ詳
しく説明する。
ディジタル入力時にDINのPLLの同期が外れるとシステ
ムコントローラ26はDAT信号処理ブロック８をアナログ
入力記録モードに切り替え、サンプルホールド回路５を
ホールドして、遅延回路10と排他的論理和のゲートによ
る制御で遅延回路10で設定した遅延時間の間、サンプル
ホールド回路５をホールド状態にして、VCOの周波数を
固定し、時間がたつとサンプル状態にして、PLLが同期
すると再びディジタル入力の記録モードに切り替える。
なお、遅延時間は、システムコントローラ26が、DAT信
号処理ブロック８の処理モードをディジタル入力記録よ
りアナログ入力記録に設定して、DAT信号処理ブロック
８の処理モードがアナログ入力記録に変わるまでの時間
より長い時間に設定する。
ムコントローラ26はDAT信号処理ブロック８をアナログ
入力記録モードに切り替え、サンプルホールド回路５を
ホールドして、遅延回路10と排他的論理和のゲートによ
る制御で遅延回路10で設定した遅延時間の間、サンプル
ホールド回路５をホールド状態にして、VCOの周波数を
固定し、時間がたつとサンプル状態にして、PLLが同期
すると再びディジタル入力の記録モードに切り替える。
なお、遅延時間は、システムコントローラ26が、DAT信
号処理ブロック８の処理モードをディジタル入力記録よ
りアナログ入力記録に設定して、DAT信号処理ブロック
８の処理モードがアナログ入力記録に変わるまでの時間
より長い時間に設定する。
以上のように本実施例によれば、第１図の実施例と同
じようにディジタル入力時にPLLの同期が外れても、記
録フォーマットに誤りがない記録及びソースモニタ信号
のジッタをなくすことができる。
じようにディジタル入力時にPLLの同期が外れても、記
録フォーマットに誤りがない記録及びソースモニタ信号
のジッタをなくすことができる。
第３図は、第１図，第２図におけるサンプルホールド
回路の一般に使われている回路構成を示したものであ
る。第３図において４はLPF、11はLPFの出力信号を入力
信号とするアナログスイッチ、12はアナログスイッチの
出力端子とGND間に接続されたコンデンサ、１はアナロ
グスイッチの出力信号を入力信号とするVCOである。以
下その動作を説明する。LPF4の出力であるVCO1の周波数
制御電圧をサンプリングする場合は、制御信号によりア
ナログスイッチ11をONしてコンデンサ12にチャージしな
がらVCO1に制御電圧を印加する。ホールドする場合はア
ナログスイッチをOFFして、コンデンサ12にチャージさ
れた電圧でVCO1の周波数を固定させる。
回路の一般に使われている回路構成を示したものであ
る。第３図において４はLPF、11はLPFの出力信号を入力
信号とするアナログスイッチ、12はアナログスイッチの
出力端子とGND間に接続されたコンデンサ、１はアナロ
グスイッチの出力信号を入力信号とするVCOである。以
下その動作を説明する。LPF4の出力であるVCO1の周波数
制御電圧をサンプリングする場合は、制御信号によりア
ナログスイッチ11をONしてコンデンサ12にチャージしな
がらVCO1に制御電圧を印加する。ホールドする場合はア
ナログスイッチをOFFして、コンデンサ12にチャージさ
れた電圧でVCO1の周波数を固定させる。
第４図は、特許請求の範囲第３項の発明の実施例にお
けるサンプルホールド回路の回路構成を示したものであ
る。14はLPF、13はアナログスイッチであり、アナログ
スイッチ11の入力端子とLPF14の出力端子の間に抵抗13
が接続されている。12はアナログスイッチ11の出力端子
とGND間に接続されているコンデンサ、１はアナログス
イッチの出力信号を入力信号とするVCOである。以下そ
の動作を説明する。LPF14の出力であるVCO1の周波数制
御電圧をサンプリングする場合は、制御信号によりアナ
ログスイッチ11をONし、コンデンサ12にチャージしなが
ら抵抗13,コンデンサ12のRC積分回路で、高周波ノイズ
を除去した制御電圧をVCO1に印加する。VCO1の周波数制
御電圧をホールドする場合は、制御信号でアナログスイ
ッチをOFFして、コンデンサ12にチャージされた電圧
で、VCO1の周波数を固定させる。
けるサンプルホールド回路の回路構成を示したものであ
る。14はLPF、13はアナログスイッチであり、アナログ
スイッチ11の入力端子とLPF14の出力端子の間に抵抗13
が接続されている。12はアナログスイッチ11の出力端子
とGND間に接続されているコンデンサ、１はアナログス
イッチの出力信号を入力信号とするVCOである。以下そ
の動作を説明する。LPF14の出力であるVCO1の周波数制
御電圧をサンプリングする場合は、制御信号によりアナ
ログスイッチ11をONし、コンデンサ12にチャージしなが
ら抵抗13,コンデンサ12のRC積分回路で、高周波ノイズ
を除去した制御電圧をVCO1に印加する。VCO1の周波数制
御電圧をホールドする場合は、制御信号でアナログスイ
ッチをOFFして、コンデンサ12にチャージされた電圧
で、VCO1の周波数を固定させる。
以上のように本実施例によれば、PLL装置のサンプル
ホールド回路に抵抗を付加することでサンプルホールド
回路を低域フィルタとして兼用でき、第３図のPLL装置
のLPFの回路構成よりもLPFの回路構成を簡単にすること
ができるので、コストの削減ができる。
ホールド回路に抵抗を付加することでサンプルホールド
回路を低域フィルタとして兼用でき、第３図のPLL装置
のLPFの回路構成よりもLPFの回路構成を簡単にすること
ができるので、コストの削減ができる。
発明の効果 以上説明したように、特許請求の範囲第１項，第２項
の本発明によれば、ディジタル入力信号を記録再生する
ための基準クロックを、VCOを使ったPLLで生成した場
合、PLLの同期がはずれても、PLL同期検出回路の出力に
より前記サンプルホールド回路を速やかにホールド動作
させて前記電圧制御発振器の発振周波数を同期状態のも
のと概ね変わらないようにできるので、次の同期引き込
み時間を短縮するとともに、出力信号は前記の固定周波
数発振器の出力を選択するように前記セレクタを切り替
えるので、ずれた周波数による記録パターンの異常など
の不具合を防止でき、また同期が外れてホールド状態の
ままでは再引き込みが出来なくなるのを防止するため所
定の時間後に再びサンプル動作させて同期引き込み状態
として回復動作および再同期への移行を容易にできる。
の本発明によれば、ディジタル入力信号を記録再生する
ための基準クロックを、VCOを使ったPLLで生成した場
合、PLLの同期がはずれても、PLL同期検出回路の出力に
より前記サンプルホールド回路を速やかにホールド動作
させて前記電圧制御発振器の発振周波数を同期状態のも
のと概ね変わらないようにできるので、次の同期引き込
み時間を短縮するとともに、出力信号は前記の固定周波
数発振器の出力を選択するように前記セレクタを切り替
えるので、ずれた周波数による記録パターンの異常など
の不具合を防止でき、また同期が外れてホールド状態の
ままでは再引き込みが出来なくなるのを防止するため所
定の時間後に再びサンプル動作させて同期引き込み状態
として回復動作および再同期への移行を容易にできる。
また、特許請求の範囲第３項の本発明によれば、サン
プルホールド回路を低域フィルタとして兼用すること
で、特許請求の範囲第１項，第２項のPLL装置のLPFの回
路構成よりもLPFの回路構成を簡単にすることができる
ので、コストの削減を図ることができ、その実用的効果
は大きい。
プルホールド回路を低域フィルタとして兼用すること
で、特許請求の範囲第１項，第２項のPLL装置のLPFの回
路構成よりもLPFの回路構成を簡単にすることができる
ので、コストの削減を図ることができ、その実用的効果
は大きい。
第１図は本発明の実施例におけるPLL装置を使ったR-DAT
のディジタル入力用PLLの構成図、第２図は本発明の実
施例におけるPLL装置を使ったR-DATのディジタル入力用
PLLの構成図、第３図は本発明に適用できるサンプルホ
ールド回路の構成図、第４図は本発明の実施例における
サンプルホールド回路の構成図、第５図は従来のPLL装
置を使ったR-DATのディジタル入力用PLLの構成図であ
る。 １……VCO、２……位相比較器、３……PLL同期検出回
路、４……LPF、５……サンプルホールド回路、6,16,26
……システムコントローラ、７……セレクタ、８……DA
T信号処理ブロック、９……水晶発振子、10……遅延回
路、11……アナログスイッチ、12……コンデンサ、13…
…抵抗。
のディジタル入力用PLLの構成図、第２図は本発明の実
施例におけるPLL装置を使ったR-DATのディジタル入力用
PLLの構成図、第３図は本発明に適用できるサンプルホ
ールド回路の構成図、第４図は本発明の実施例における
サンプルホールド回路の構成図、第５図は従来のPLL装
置を使ったR-DATのディジタル入力用PLLの構成図であ
る。 １……VCO、２……位相比較器、３……PLL同期検出回
路、４……LPF、５……サンプルホールド回路、6,16,26
……システムコントローラ、７……セレクタ、８……DA
T信号処理ブロック、９……水晶発振子、10……遅延回
路、11……アナログスイッチ、12……コンデンサ、13…
…抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 二階堂 正隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−133730（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/033 H03L 7/14
Claims (3)
- 【請求項１】ディジタルインタフェースを介して入力さ
れるディジタル入力データを受信するため前記ディジタ
ル入力データに同期したクロックを再生するPLLであっ
て、前記PLLの構成要素としての電圧制御発振器と、位
相比較器と、低域通過フィルタと、前記低域通過フィル
タの出力を伝達またはホールドして前記電圧制御発振器
に供給するサンプルホールド回路とPLL同期検出回路を
備え、またこれらとは別に所定の固定周波数で発振する
１または複数の固定周波数発振器と前記電圧制御発振器
および前記１または複数の固定周波数発振器の出力を選
択するセレクタとシステムコントローラを備え、通常モ
ードは前記サンプルホールド回路をサンプル動作させて
同期状態とし、通常モードから同期が外れる異常時への
移行においては、前記PLL同期検出回路の出力により前
記サンプルホールド回路を速やかにホールド動作させて
前記電圧制御発振器の発振周波数を同期状態のものと概
ね変わらないようにすると同時に、前記の固定周波数発
振器の出力を選択するように前記セレクタを切り替え、
同期外れが所定の時間継続する場合は前記サンプルホー
ルド回路を再びサンプル動作させて同期引き込み状態に
することを特徴とするPLL装置。 - 【請求項２】通常モードから同期が外れる異常時への移
行において、同期外れの後所定の時間遅延する遅延回路
を備え、前記遅延回路の出力で前記サンプルホールド回
路を再びサンプル動作させて同期引き込み状態にするこ
とを特徴とする特許請求の範囲第１項記載のPLL装置。 - 【請求項３】サンプルホールド回路は、入力信号を制御
信号によりONまたはOFFするアナログスイッチと、前記
アナログスイッチの出力に接続されたRC積分回路とを備
えたことを特徴とする特許請求の範囲第１項又は第２項
記載のPLL装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197725A JP2833033B2 (ja) | 1989-07-28 | 1989-07-28 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197725A JP2833033B2 (ja) | 1989-07-28 | 1989-07-28 | Ｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360545A JPH0360545A (ja) | 1991-03-15 |
| JP2833033B2 true JP2833033B2 (ja) | 1998-12-09 |
Family
ID=16379308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197725A Expired - Fee Related JP2833033B2 (ja) | 1989-07-28 | 1989-07-28 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833033B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11505104B2 (en) | 2019-06-11 | 2022-11-22 | Ts Tech Co., Ltd. | Seat |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133730A (ja) * | 1986-11-26 | 1988-06-06 | Canon Inc | 通信装置 |
-
1989
- 1989-07-28 JP JP1197725A patent/JP2833033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360545A (ja) | 1991-03-15 |
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