JPS63133730A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は送信側はデータ信号及び同期信号を特定のキャ
リア信号により変調し、該変調信号を送信し、受信側に
て該変調信号を復調してデータ信号及び同期信号に分離
する方式のネットワークシステムに接続される通信装置
に関するものである。

［従来の技術］ 一般的なローカルエリアネットワークシステム（ＬＡＮ
）は第４図（Ａ）に示す構成となっており、例えば３台
の通信制御装置（以下「ノード」と称す）５１〜５３を
通信媒体ｔある伝送路４０を介して互いに接続し、デー
タの通信を行なっている。ＬＡＮでは高速でデータ通信
を行なうので、伝送路４０上で伝送信号波形の歪みや信
号波形の減衰が生ずる。このため、伝送路４０の、ケー
ブル長文はシステムにより規定されており、例えば最大
３００ｍという様に予め規定されている。

ところが、システムによってはそれ以上のケーブル長を
必要とする場合も多く発生する。このため、この規定長
以上に延長する場合には波形整形及び信号増幅を行なう
リピータを設けることにより更に規定要分のケーブル長
を確保することができる。

このリピータを設けた場合のＬＡＮの例を第４図（Ｂ）
に示す。

図示の如く、第４図（Ａ）に示すＬＡＮの伝送路４０＃
６部にリピータ６０を設けることにより更に伝送路４１
を増設でき、伝送路４１にノード５４．５５を１妾続す
ることができる。ＬＡＮでは一本の伝送路を用いてデー
タとクロックを送受信するため、例えばＢｉ−Ｐｈａｓ
ｅ　Ｍａｒｋ変調方式を用い、クロック信号とデータ信
号とを重畳させて伝送している。このＢ１−１’ｈａｓ
ｅ　Ｍａｒｋ変調方式は、第５図に示すタイミングチャ
ートの如く、デーラダ“１°゛の場合は１ビツトの時間
幅を前半と後半に５０％ずつ分け、そのデータの直前の
レベルがｒＨｌの時にはｒＬ、Ｍｌ、直前のレベルが「
Ｌ」の時はｒＨ，ｔ、Ｊと変化させる。

一方、データ“Ｏ”の場合はその直前のレベルがｒＨＪ
の時にはｒＬ、ＬＪ、直前のレベルが「Ｌ」の時はｒＨ
，ＨＪと変化させる事により、データのビットの切れ目
に必ず変化点が入るので、クロックが容易に抽出できる
変調方式である。

この変調方式を用いて画像信号を伝送する場合、テレビ
ジョンの水平同期信号に相当する信号であるＨ３ＹＮＣ
信号は、第６図に示す様に送信すべきクロック信号の送
信を停止させる事によって重畳している。同図において
、Ｒ−ＤＡＴＡ信号はＢｉ−Ｐｈａｓａ　Ｍａｒｋ変調
された受信信号、ＶＩＤＥＯ信号及びＣＬＫ信号はＲ−
ＤＡＴＡ信号から同期分離抽出された画像データ信号と
クロック信号である。またＶ３ＹＮＣ信号は垂直同期信
号に相当する信号であり、Ｒ−ＤＡＴＡ信号の始まりか
ら立ち上がり、Ｈ５ＹＮＣ信号の数を所定の数だけ数え
て立ち下がる。

この変調信号よりデータ信号とクロック信号ＣＬＫとを
分離するにはＰＬＬ回路を用いるのが普通であり、この
一般的なＰＬＬ回路のブロック図を第７図に示す。図中
、ｆｉは入力信号の周波数、ｆｏはＶＣＯ（電圧制御発
振器）３の発振周波数である。位相比較器１で入力信号
とＶＣＯ出力の乗算を行なうと、その出力には（ｆｉ＋
ｆｏ）と（ｆｉ−ｆｏ）の成分が現われる。ローパスフ
ィルタ２で（ｆｉ＋ｆｏ）をろ波し、低域成分（ｆｉ−
ｆｏ）のみを増幅器４で増幅した電圧でｖＣＯ３の発振
周波数ｆＯを制御する。誤差電圧Ｖ（ｆｉ−ｆｏ）は、
ｆＯがｆｉに対して９００遅れ位相となる位相差を基準
に、それより進み位相の時は遅らせる方向に、また遅れ
位相の時は進ませる方向に作用するので、結局ｆｏがｆ
ｉに対して９０度遅れた所でロックが掛かる。

［発明が解決しようとする問題点１ 以上の構成を備えるフィードバックループ系において、
前述のような画像信号を伝送する場合の如く、人力信号
ｆｉが途切れるとどうなるかを考える。

この人力信号ｆｉが途切れる場合の各部の波形を第８図
（Ａ）、（Ｂ）に示す。第８図（Ａ）はフェージングな
どの様に、入力信号Ｖ（ｆｉ）が徐々に減衰して行く場
合である。この場合の乗算出力は、波形が徐々に減衰し
ていき、やがてｖＣＯ３はロックが外れてフリーラン周
波数で発振する様になる。

一方、第８図（Ｂ）は画像信号の伝送のように入力信号
が急に遮断される場合である。この場合の出力はＶ（ｆ
ｏ）と同じか、または逆相の波形が得られ、これはロー
パスフィルタを殆ど通過しないから、結局はｖＣＯ３は
やはりフリーラン周波数で発振するようになる。

そして次に、再び入力信号ｆｉが立ち上がった時には、
ｖＣＯ３の発振周波数はｆｉとは大幅にずれてしまって
いるのが普通である。

その理由は次の３点による。

（１）ｖＣＯ３のフリーラン周波数を温度変化も含めて
入力信号の周波数ｆｉに合わせておくのは難しい。

（２）一般にローパスフィルタ２の周波数特性はＰＬＬ
がロックインする時の応答速度を早めるために、（ｆｉ
＋ｆｏ）を完全に遮断してしまうのではなく、多少通過
させる様に設計するのが普通である。そのためロックが
外れると誤差電圧が大きくゆらいで、ｖＣＯ３の発振周
波数を大幅にゆさぶってしまうことが多い。

（３）ＰＬＬがロックした時の位相誤差を少なくするた
めに、ＰＬＬのループ利得は一般に数倍から１０数倍に
取られている。そのためロックが外れるとわずかな誤差
電圧が増幅されてｖＣＯを大きくゆさぶってしまう。

このため、伝送路を長く延長する必要がある時でもリピ
ータにこのＰＬＬ回路を使用する限りは、波形整形時の
歪みや、信号同期の遅れが避けられず、原理的にはリピ
ータを増設すれば、伝送路延長は自在であるはずである
が、実際にはリピータ３個（１２００ｍ）程度にまで延
長するのが限界となることが多い。

即ち、データの先頭には、少々削られてもいい様に予め
プリアンプルという無効データを付加しているので、こ
の部分はあまり問題ではないが、ＬＡＮで画像信号を送
る時には、同期信号を画像データに重畳するために、ク
ロックをバーストで停止させている。このため、第６図
に示すＲ−ＤＡＴＡがＨＳＹＮＣ部分で途切れた後の、
再同期引き込み部分（第６図矢印）のクロックの位相は
すぐにはロックが掛からず、乱れるのが普通である。従
って、リピータを何段も接続すると、クロックの先端の
乱れが増幅されていくので、同期が不安定となり、画像
が乱れてしまうという欠点があった。

［問題点を解決するための手段］ 本発明は上述の問題点を解決することを目的として成さ
れたもので、上述の問題点を解決する一手段として、例
えば本実施例は以下の構成を備える。

即ち、送信側装置に前記変調信号の送出を送／停するこ
とにより第２の同期信号を送出する手段を備え、受信側
装置に変調信号の有無を検出する検出回路と、変調信号
よりクロック信号を分離するためのＰＬＬ回路と、該Ｐ
ＬＬ回路の誤差電圧をサンプルホールドするサンプルホ
ールド回路とを備える。

［作用］ 以上の構成において、たとえ入力信号が遮断されても、
該入力の遮断を検出して、その誤差電圧をサンプルホー
ルドし、再び人力信号到来時に速やかに再同期すること
を可能としている。

［実施例］ 以下図面を参照して本発明に係る一実施例を詳説する。

第１図は本発明に係る一実施例のブロック図であり、図
中４０は伝送路、５０はノードであり、ノード５０には
ホスト３０が接続されている。本実施例ではホスト３０
として画像処理装置が接続されており、Ｄｉ−Ｐｈａｓ
ｅ　Ｍａｒｋ変調方式を用い、第６図に示す如く、Ｒ−
ＤＡＴＡ信号の送信／中断により第２のクロック信号（
Ｈ３ＹＮＣ）を送受している。

ノード５０はＲＯＭ１５に記憶されたプログラムに従い
ノード全体の制御を司どるプロセッサ回路（ＣＰＵ）９
、伝送路４０よりのＲ−ＤＡＴＡ信号を受信し、復調す
る受信回路２１、受信データを一時保持する受信バッフ
ァ２２、送信データを一時保持する送信バッファ２３、
送信データをＢｉ−Ｐｈａｓｅ　Ｍａｒｋ変調方式に従
って変調し、伝送路４０に送出する送信回路２４、ホス
ト３０とのインタフェースを司どるインタフェース回路
２５とにより構成されている。

本実施例の受信回路２１として用いられている第７図に
変わるＰＬＬ回路部の詳細を第２図に示す、第７図と同
一構成においては同一番号を付した。

第２図中、５はサンプルホールド回路、６はアナログス
イッチ、７はキャリア検出回路、８はＳ−Ｒラッチ回路
、９は第１図に示すＣＰＵ。

１０はポテンショメータ、１１．１４はインバータであ
る。

第２図に示すＰＬＬ回路部の動作を第３図のタイミング
チャートを参照して以下に説明する。

Ｂｉ−Ｐｈａｓｅ　Ｍａｒｋ変調された入力信号Ｒ−Ｄ
ＡＴＡが、位相比較器１とキャリア検出回路７に印加さ
れる。キャリア検出回路７はＡＭ放送で用いられる包絡
線検波回路等と同様にダイオードとコンデンサ及び抵抗
により構成される半波整流回路である。この検波出力を
、内蔵するコンパレータで２値化して出力する。この出
力でＳ−Ｒラッチ８をセットする。従ってＳ−Ｒラッチ
８の出力であるＶＳＹＮＣ信号はキャリアが、検出され
ると、即ちＲ−ＤＡＴＡが送られてくるときにＨ″とな
り、プロセッサ回路９にリセットされるまでその状態を
保つ。また、キャリア検出回路７の出力はインバータ１
４を介して、ＣＰＵ９の割込み入力線に印加されている
。この割込み人力ポートは、入力波形の立上がりエツジ
でＣＰＵ９に割込み動作（例外処理）を行なわせるもの
である。ＣＰＵ９においては、ホスト３０の仕様により
予め画像信号の水平走査線の数が一義的に定まり、この
割込み毎に水平同期信号Ｈ３ＹＮＣが送られてきたこと
になる。このため、この割込みの回数を数えて所定カウ
ント後に前記Ｓ−Ｒラッチ８をリセットするよう制御す
れば、このＳ−Ｒラッチ８の出力は垂直同期信号ＶＳＹ
ＮＣとなる。

Ｓ−Ｒラッチ８の出力であるＶＳＹＮＣ信号はアナログ
スイッチ６を駆動しており、ＶＳＹＮＣが“Ｈ″の時に
は信号線１２の信号がサンプルホールド回路５に接続さ
れ、”Ｌ″の時はポテンショメータ１０の出力がサンプ
ルホールド回路５に接続される様制御している。

キャリア検出回路７の出力はまた、インバータ１１を介
してサンプルホールド回路５を駆動している。このため
、サンプルホールド回路５は第３図に示すＨＳＹＮＣに
Ｓ（Ｓａｍｐｌｅ）及びＨ（Ｈｏｌｄ）の記号で示した
様に、＃御人力Ｈ５ＹＮＣが“Ｈ゛。

の時にサンプル、“Ｌ”の時にホールド状態となる。

一方、増幅器４の出力信号１２には第３図の誤差電圧と
して示した実線の波形が現われる。Ｒ−ＤＡＴＡにＨＳ
ＹＮＣを重畳したために、キャリアがバースト状に途切
れる部分では第３図■の様に誤差電圧が大きく変動して
いる。これは前述した通り、リップル成分の通過による
ゆらぎか増幅器４で増幅される事等によって起こる。

しかし、サンプルホールド回路５の出力では、ちょうど
その部分がＨ５ＹＮＣ信号によりホールド状態に制御さ
れるので、破線■で示す様にゆらぎ部分を削り、平滑化
することができる。その結果、従来のＰＬＬ回路の様に
直接■の信号をＶＣＯ３に印加した場合に比べて、サン
プルホールドした■の信号をＶＣＯ３に人力することが
でき、ＶＣＯ３の発振周波数の変動を低く抑えることが
できる。このため、次にキャリアが再開した時の収束時
間（ロックインタイム）が少なくて済む。ロックインタ
イムは通常のサーボモータ等の線形フィードバックルー
プにおいては、オフセット電圧（第３図△ｅに相当）の
大きさに比例するが、ＰＬＬループはロックイン状態は
線形だが、ロックアウト状態では非線形なので、計算に
よる予測は難しいが、ロックイン状態より数倍時間がか
かる事が実験的に確かめられている。これはロックアウ
ト状態ではｆｉとｆｏの位相関係が全く乱れているので
、ロックを引き込む力だけでなく、ある時はロックを外
す方向にも力が働くからである。

従って、第３図のオフセット電圧△ｅが、サンプルホー
ルド回路５を入れる事によって１／１゜程度に減少した
とすると、ロックインタイムは数１０分の１に改善され
る事を意味する。

以上述べた様に、サンプルホールド回路５をＰＬＬルー
プの中に入れる事によって、入力信号Ｒ−ＤＡＴＡがバ
ースト的に短時間欠落しても、ＰＬＬの動作を大幅に狂
わせてしまう様な事はなくなった。

しかし、画像の先端部でそれ以前にサンプル出来るデー
タが存在しない時、第３図に示す■は改善できない。そ
こで、本実施例においては、この様な事態にも対処する
ため、ポテンショメータ１０でロックイン状態の誤差電
圧を疑似的に作り出し、キャリアの来ない状態、即ちＶ
ＳＹＮＣが”Ｌ“の時には、アナログスイッチ６をポテ
ンショメータ１０側に接続し、ポテンショメータ１０よ
りの所定の誤差の電圧をＶＣＯ５に印加する種制御する
。これにより、画像先端部のロックインタイムも最小に
調節する事が可能になった。

また、以上の説明はアナログＰＬＬ回路に対する適用に
ついて述べて来たが、チャージポンプ形式のデジタルＰ
ＬＬ回路についても全く同様に通用可能である。

またバス結合方式のパケット交換によるＬＡＮにおいて
、パケットとパケットの切れ目において、本発明のＰＬ
Ｌ回路を通用する事も可能である。

以上説明した様に本実施例によれば、水平同期信号等を
Ｂｌ−Ｐｈａｓｅ　Ｍａｒｋ変調信号等に重畳させる場
合においても、クロック抽出用のＰＬＬ同期回路がロッ
クイン／ロックアウトを繰返すことにより、データの先
端部が欠落することが防止でき、ＬＡＮのリピータ等に
本実施例のＰＬＬ回路部を適用することにより、リピー
タの接続可能段数を大幅に増やすことができる。

このように、ＰＬＬ回路のロックインタイムが極めて短
くなったため、データ先端部の欠落も殆どなくなる。

［発明の効果］ 以上説明した様に本発明によれば、入力信号の遮断があ
っても、該・入力信号再到来時に速やかに再同期を取る
ことができ、使い易い通信装置が提供できる。

【図面の簡単な説明】

第１図は本発明に係る一実施例のブロック図、第２図は
第１図の受信回路のＰＬＬ回路部の詳細図、 第３図は本実施例の動作タイミングチャート、第４図（
Ａ）、（Ｂ）は一般的なＬＡＮ構成図、 第５図はＢｉ−Ｐｈａｓｅ　Ｍａｒｋ変調方式を説明す
るためのタイミングチャート、 第６図はＢｉ−Ｐｈａｓｅ　Ｍａｒｋ変調方式による画
像信号の伝送タイミングチャート、 動作タイミングチャートである。 図中、１・・・位相比較器、２・・・ローパスフィルタ
、３・・・ｖＣＯ１４・・・増幅器、５・・・サンプル
ホールド回路、６・・・アナログスイッチ、７・・・キ
ャリア検出回路、８・・・Ｓ−Ｒラッチ回路、９・・・
ＣＰＵ。 １０・・・ポテンショメータ、１５・・・ＲＯＭ、２１
・・・受信回路、３０・・・ホスト、４０．４１・・・
伝送路、５０〜５５・・・ノードである。 特許出願人　　　キャノン株式会社 第４図（Ａ） 第４図　（Ｂ） 第５図 Ｏ 第７図 第８図　（Ａ） 第８図　（Ｂ）

Claims (4)

【特許請求の範囲】
1. （１）送信側はデータ信号及び同期信号を特定のキャリ
   ア信号により変調し、該変調信号を送信し、受信側にて
   該変調信号を復調してデータ信号及び同期信号に分離す
   る方式のネットワークシステムに接続される通信装置で
   あつて、送信側装置に前記変調信号の送出を送／停する
   ことにより第２の同期信号を送出する手段を備え、受信
   側装置に変調信号の有無を検出する検出回路と、変調信
   号よりクロック信号を分離するためのＰＬＬ回路と、該
   ＰＬＬ回路の誤差電圧をサンプルホールドするサンプル
   ホールド回路とを備え、該サンプルホールド回路は前記
   検出手段の変調信号非検出時にホールドモードとなり、
   ＰＬＬ回路のＶＣＯの制御電圧をロックすることを特徴
   とする通信装置。
2. （２）更に通信開始時点にサンプルホールド回路に所定
   の電圧を印加してサンプルさせる初期手段を備えること
   を特徴とする特許請求の範囲第１項に記載の通信装置。
3. （３）変調信号は画像情報通信用信号であり、第２の同
   期信号は水平同期信号であることを特徴とする特許請求
   の範囲第１項又は第２項記載の通信装置。
4. （４）変調信号はパケット通信に用いられる信号であり
   、第２の同期信号はパケットの通信／非通信を示すこと
   を特徴とする特許請求の範囲第１項又は第２項記載の通
   信装置。