JPH0426243A - タイミングクロック抽出回路 - Google Patents
タイミングクロック抽出回路Info
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- JPH0426243A JPH0426243A JP2131512A JP13151290A JPH0426243A JP H0426243 A JPH0426243 A JP H0426243A JP 2131512 A JP2131512 A JP 2131512A JP 13151290 A JP13151290 A JP 13151290A JP H0426243 A JPH0426243 A JP H0426243A
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- 238000000605 extraction Methods 0.000 claims description 22
- 230000008929 regeneration Effects 0.000 claims 1
- 238000011069 regeneration method Methods 0.000 claims 1
- 230000004069 differentiation Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 239000000284 extract Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、タイミングクロック抽出回路に関する。より
詳細には、光通信の分野で使用されることが多い、２値
符号化されたＮ ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎｔｏ
Ｚｅｒｏ）信号からのタイミングクロックを抽出し、デ
ータの再生を行う識別再生器にクロック信号を供給する
タイミングクロック抽出回路に関する。
詳細には、光通信の分野で使用されることが多い、２値
符号化されたＮ ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎｔｏ
Ｚｅｒｏ）信号からのタイミングクロックを抽出し、デ
ータの再生を行う識別再生器にクロック信号を供給する
タイミングクロック抽出回路に関する。
従来の技術
ディジタル信号を光通信で伝送する場合、一般にＮＲＺ
信号が使用される。クロック信号を伴わないＮＲＺ信号
を再生する場合には、ＮＲＺ信号からクロック信号を抽
出しなければならない。第５図および第６図に、ＮＲＺ
信号から基本周波数成分を取り出すタイミングクロック
抽出回路を具備した従来の典型的なディジタル信号受信
回路のブロック図を示す。
信号が使用される。クロック信号を伴わないＮＲＺ信号
を再生する場合には、ＮＲＺ信号からクロック信号を抽
出しなければならない。第５図および第６図に、ＮＲＺ
信号から基本周波数成分を取り出すタイミングクロック
抽出回路を具備した従来の典型的なディジタル信号受信
回路のブロック図を示す。
第５図のディジタル信号受信回路は、信号入力端子１に
印加されるＮＲＺ信号をともに入力とする遅延回路２お
よび微分回路５と、微分回路５の出力を入力とする例え
ばＳＡＷフィルタである狭帯域フィルタ６と、狭帯域フ
ィルタ６の出力を入力とし、クロック信号を出力する増
幅器７とを具備する。また、遅延回路２の出力がデータ
入力端子りに接続され、増幅器７の出力がクロック入力
端子ＣＬＫに接続された識別再生器であるＤ型フリップ
−フロップ３を具備する。再生データは、Ｄ型フリップ
−フロップの出力端子Ｑに接続されたデータ出力端子４
から出力され、クロック信号は、クロック出力端子８か
ら出力される。
印加されるＮＲＺ信号をともに入力とする遅延回路２お
よび微分回路５と、微分回路５の出力を入力とする例え
ばＳＡＷフィルタである狭帯域フィルタ６と、狭帯域フ
ィルタ６の出力を入力とし、クロック信号を出力する増
幅器７とを具備する。また、遅延回路２の出力がデータ
入力端子りに接続され、増幅器７の出力がクロック入力
端子ＣＬＫに接続された識別再生器であるＤ型フリップ
−フロップ３を具備する。再生データは、Ｄ型フリップ
−フロップの出力端子Ｑに接続されたデータ出力端子４
から出力され、クロック信号は、クロック出力端子８か
ら出力される。
上記のディジタル信号受信回路は、信号入力端子１に印
加されたＮＲＺ信号を遅延回路２および微分回路５で処
理する。微分回路５で処理された信号は、狭帯域フィル
タ６はクロック成分が抽出され、増幅器７で増幅されて
Ｄ型フリップ−フロップ３のクロック入力端子ＣＬＫに
入力される。
加されたＮＲＺ信号を遅延回路２および微分回路５で処
理する。微分回路５で処理された信号は、狭帯域フィル
タ６はクロック成分が抽出され、増幅器７で増幅されて
Ｄ型フリップ−フロップ３のクロック入力端子ＣＬＫに
入力される。
一方、遅延回路２に入力された信号は、上記のクロック
入力端子ＣＬＫに入力されたクロック信号と位相が一致
するよう一定の遅れが付与され、Ｄ型フリップ−フロッ
プ３のデータ入力端子りに出力される。Ｄ型フリップ−
フロップ３は、上記のように入力されたクロック信号お
よびデータ信号をもとに再生データを出力する。
入力端子ＣＬＫに入力されたクロック信号と位相が一致
するよう一定の遅れが付与され、Ｄ型フリップ−フロッ
プ３のデータ入力端子りに出力される。Ｄ型フリップ−
フロップ３は、上記のように入力されたクロック信号お
よびデータ信号をもとに再生データを出力する。
一方、第６図のディジタル信号受信回路は、第５図のデ
ィジタル信号受信回路と比較して、信号入力端子１に印
加されるＮＲＺ信号が、直接り型フリップ−フロップ３
のデータ入力端子りに入力され、増幅器７で増幅された
クロック信号が、遅延回路２を経てＤ型フリップ−フロ
ップ３のクロック入力端子ＣＬＫに入力されるところが
異なる。
ィジタル信号受信回路と比較して、信号入力端子１に印
加されるＮＲＺ信号が、直接り型フリップ−フロップ３
のデータ入力端子りに入力され、増幅器７で増幅された
クロック信号が、遅延回路２を経てＤ型フリップ−フロ
ップ３のクロック入力端子ＣＬＫに入力されるところが
異なる。
このディジタル信号受信回路では、データ信号と位相が
一致するようにクロック信号を遅延させて、Ｄ型フリッ
プ−フロップ３に入力する。
一致するようにクロック信号を遅延させて、Ｄ型フリッ
プ−フロップ３に入力する。
上記のいずれのディジタル信号受信回路でも、遅延回路
２を調整し、入力データのほぼ中央でクロックが立ち上
がるようにしていた。
２を調整し、入力データのほぼ中央でクロックが立ち上
がるようにしていた。
発明が解決しようとする課題
上記従来の回路では、Ｄ型フリップ−フロップに入力さ
れるデータ信号とクロック信号の位相を合わせるために
、遅延回路の精密な調整が必要であった。また、調整後
も狭帯域フィルタ等の回路素子の、温度変動や電源変動
による位相のドリフト等により、位相がずれてしまう欠
点があった。
れるデータ信号とクロック信号の位相を合わせるために
、遅延回路の精密な調整が必要であった。また、調整後
も狭帯域フィルタ等の回路素子の、温度変動や電源変動
による位相のドリフト等により、位相がずれてしまう欠
点があった。
そこで本発明の目的は、上記従来技術の問題点を解決す
る、タイミングクロック抽出回路を提供することにある
。
る、タイミングクロック抽出回路を提供することにある
。
課題を解決するための手段
本発明に従うと、入力されたＮＲＺ信号からクロック信
号の抽出を行う微分回路ふよび狭帯域フィルタと、抽出
されたクロック信号を増幅する増幅器とを具備し、前記
ＮＲＺ信号からデータを再生する識別再生器にクロック
信号を供給するタイミングクロック抽出回路において、 前記クロック信号の位相を変更する位相シフト器と、前
記識別再生器の入力データの位相と出力データの位相と
を比較する位相比較器と、該位相比較器の出力と前記微
分回路の出力とを比較し、対応する入力ＮＲＺ信号の中
央に前記クロック信号の位相を設定するよう前記位相シ
フト器を制御する位相制御器とを具備することを特徴と
するタイミングクロック抽出回路が提供される。
号の抽出を行う微分回路ふよび狭帯域フィルタと、抽出
されたクロック信号を増幅する増幅器とを具備し、前記
ＮＲＺ信号からデータを再生する識別再生器にクロック
信号を供給するタイミングクロック抽出回路において、 前記クロック信号の位相を変更する位相シフト器と、前
記識別再生器の入力データの位相と出力データの位相と
を比較する位相比較器と、該位相比較器の出力と前記微
分回路の出力とを比較し、対応する入力ＮＲＺ信号の中
央に前記クロック信号の位相を設定するよう前記位相シ
フト器を制御する位相制御器とを具備することを特徴と
するタイミングクロック抽出回路が提供される。
作用
本発明のタイミングクロック抽出回路は、クロック信号
を供給する識別再生器の入出力データの位相を比較し、
この比較結果と、微分回路で得られた基準となる、入力
データの立上がり／立下がりエツジ検出信号とを位相制
御器でさらに比較する。これで得られた位相誤差信号を
位相シフト器に与え、識別クロックの位相が常に識別入
力データの中央に設定されるよう制御する。
を供給する識別再生器の入出力データの位相を比較し、
この比較結果と、微分回路で得られた基準となる、入力
データの立上がり／立下がりエツジ検出信号とを位相制
御器でさらに比較する。これで得られた位相誤差信号を
位相シフト器に与え、識別クロックの位相が常に識別入
力データの中央に設定されるよう制御する。
以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。
実施例
第り図に、本発明のタイミングクロック抽出回路を具備
するディジタル信号受信回路のブロック図を示す。第１
図のディジタル信号受信回路は、信号入力端子１に印加
されるＮＲＺ信号を入力とするＤ型フリップ−フロップ
３および微分回路５と、微分回路５の出力を入力とする
狭帯域フィルタ６と、狭帯域フィルタ６の出力を増幅し
て、クロック信号を出力する増幅器７とを具備する。増
幅器７の出力は位相シフト器１１により、位相を調整さ
れて出力される。また、Ｄ型フリップ−フロップ３０入
力信号右よび出力信号の位相の差を求める位相比較器９
と、位相比較器９の出力と微分回路５の出力とを比較し
、その結果により位相シフト器１１を制御する位相制御
器１０を具備する。
するディジタル信号受信回路のブロック図を示す。第１
図のディジタル信号受信回路は、信号入力端子１に印加
されるＮＲＺ信号を入力とするＤ型フリップ−フロップ
３および微分回路５と、微分回路５の出力を入力とする
狭帯域フィルタ６と、狭帯域フィルタ６の出力を増幅し
て、クロック信号を出力する増幅器７とを具備する。増
幅器７の出力は位相シフト器１１により、位相を調整さ
れて出力される。また、Ｄ型フリップ−フロップ３０入
力信号右よび出力信号の位相の差を求める位相比較器９
と、位相比較器９の出力と微分回路５の出力とを比較し
、その結果により位相シフト器１１を制御する位相制御
器１０を具備する。
上記ディジタル信号受信回路では、Ｄ型フリップ−フロ
ップ３以外の要素で本発明のタイミングクロック抽出回
路を構成している。本発明のタイミングクロック抽出回
路は、以下のように動作する。まず、信号入力端子１に
印加されたＮＲＺ信号の立上がり／立下がりエツジを微
分回路５が検出し、クロック周波数スペクトラム成分を
取り出す。次に、微分回路５の出力から狭帯域フィルタ
６でクロック信号を抽出して増幅器７で増幅し、位相シ
フト器１１を経てＤ型フリップ−フロップ３のクロック
入力端子ＣＬＫに入力する。微分回路５の出力は、位相
制御器１０へも入力される。
ップ３以外の要素で本発明のタイミングクロック抽出回
路を構成している。本発明のタイミングクロック抽出回
路は、以下のように動作する。まず、信号入力端子１に
印加されたＮＲＺ信号の立上がり／立下がりエツジを微
分回路５が検出し、クロック周波数スペクトラム成分を
取り出す。次に、微分回路５の出力から狭帯域フィルタ
６でクロック信号を抽出して増幅器７で増幅し、位相シ
フト器１１を経てＤ型フリップ−フロップ３のクロック
入力端子ＣＬＫに入力する。微分回路５の出力は、位相
制御器１０へも入力される。
位相比較器９では、Ｄ型フリップフロップ３の入力デー
タの位相と出力データの位相とを比較し、その差を求め
て位相制御器１０へ出力する。位相制御器１０では、上
記の微分回路５の出力を参照信号として位相誤差を検出
し、それを補正するよう位相シフト器１１を制御する。
タの位相と出力データの位相とを比較し、その差を求め
て位相制御器１０へ出力する。位相制御器１０では、上
記の微分回路５の出力を参照信号として位相誤差を検出
し、それを補正するよう位相シフト器１１を制御する。
従って、本発明のタイミングクロック抽出回路を使用す
ると、識別クロックの位相は常に識別入力データの中央
に設定される。
ると、識別クロックの位相は常に識別入力データの中央
に設定される。
第２図を参照して、本発明のタイミングクロック抽出回
路のより具体的な構成を説明する。第２図は、第１図の
ディジタル信号受信回路のタイミングクロック抽出回路
部分をより具体的に示した図である。従って、基本的な
構成は、第１図の回路と等しいので説明を省略する。第
２図の回路では、微分回路５を入力信号のタイムスロッ
トの半分に相当する遅延素子５０とＥＸ−ＯＲ５１で実
現している。また、狭帯域フィルタ６にはＳＡＷフィル
タを使用し、増幅器７にはリミッタアンプを使用してい
る。また、位相比較器９はＥＸ−ＯＲで実現し、位相制
御器１０にはオペレーションアンプを用い、位相シフト
器１１は電圧制御型としている。
路のより具体的な構成を説明する。第２図は、第１図の
ディジタル信号受信回路のタイミングクロック抽出回路
部分をより具体的に示した図である。従って、基本的な
構成は、第１図の回路と等しいので説明を省略する。第
２図の回路では、微分回路５を入力信号のタイムスロッ
トの半分に相当する遅延素子５０とＥＸ−ＯＲ５１で実
現している。また、狭帯域フィルタ６にはＳＡＷフィル
タを使用し、増幅器７にはリミッタアンプを使用してい
る。また、位相比較器９はＥＸ−ＯＲで実現し、位相制
御器１０にはオペレーションアンプを用い、位相シフト
器１１は電圧制御型としている。
第３図および第４図を参照して、上記の回路の動作を説
明する。第３図および第４図では、第２図の回路中にお
いてアルファベット記号で示した位置の信号を、対応す
るアルファベット記号のグラフで示している。第３図は
、上記の回路において、識別クロックが、Ｄ型フリップ
−フロップの入力データの各ビットの中央に位置したと
きのタイミングチャートである。識別クロック信号ｅが
、Ｄ型フリップ−フロップ３の入力データｄの各ビット
の中央に位置すると、再生データ信号はｆのようになる
。このとき、位相比較器（ＥＸ−ＯＲ）９の出力はｇの
ようになり、微分回路５の出力Ｃとｇの信号の平均レベ
ルは等しいため、位相制御器（オペレーションアンプ）
１０の出力電圧はゼロとなる。従って、位相シフト器１
１は動作せず、クロック位相は最適点に保持される。
明する。第３図および第４図では、第２図の回路中にお
いてアルファベット記号で示した位置の信号を、対応す
るアルファベット記号のグラフで示している。第３図は
、上記の回路において、識別クロックが、Ｄ型フリップ
−フロップの入力データの各ビットの中央に位置したと
きのタイミングチャートである。識別クロック信号ｅが
、Ｄ型フリップ−フロップ３の入力データｄの各ビット
の中央に位置すると、再生データ信号はｆのようになる
。このとき、位相比較器（ＥＸ−ＯＲ）９の出力はｇの
ようになり、微分回路５の出力Ｃとｇの信号の平均レベ
ルは等しいため、位相制御器（オペレーションアンプ）
１０の出力電圧はゼロとなる。従って、位相シフト器１
１は動作せず、クロック位相は最適点に保持される。
一方、第４図に上記の回路において、識別クロックが、
Ｄ型フリップ−フロップの入力データの各ビットの中央
からずれた場合のタイミングチャートを示す。このとき
には、位相比較器（ＥＸ−ＯＲ）９の出力はｇのように
なり、微分回路５の出力Ｃとｇの信号の平均レベルは異
なる。従って、位相制御器（オペレーションアンプ）１
０から位相シフト器１１へ電圧が与えられ、クロック位
相が、最適点に位置するよう動作する。
Ｄ型フリップ−フロップの入力データの各ビットの中央
からずれた場合のタイミングチャートを示す。このとき
には、位相比較器（ＥＸ−ＯＲ）９の出力はｇのように
なり、微分回路５の出力Ｃとｇの信号の平均レベルは異
なる。従って、位相制御器（オペレーションアンプ）１
０から位相シフト器１１へ電圧が与えられ、クロック位
相が、最適点に位置するよう動作する。
以上により、本発明のクロックタイミング抽出回路では
、クロック位相の自動制御が可能となる。
、クロック位相の自動制御が可能となる。
尚、本実施例では、微分回路に遅延素子およびＥＸ−Ｏ
Ｒを使用したが、微分回路は、エツジ検出ができるもの
ならＥＸ−ＯＲに限られるものではなく、例えば、Ｒ３
形フリップフロップでもよい。また、狭帯域のフィルタ
はＳＡＷフィルタζ。
Ｒを使用したが、微分回路は、エツジ検出ができるもの
ならＥＸ−ＯＲに限られるものではなく、例えば、Ｒ３
形フリップフロップでもよい。また、狭帯域のフィルタ
はＳＡＷフィルタζ。
限らず、ＬＣフィルタや誘電体共擾器フィルタ１もよい
。
。
発明の詳細
な説明したように、本発明のクロックタイミング抽出回
路では、識別クロックの位相調整を自動的に制御する。
路では、識別クロックの位相調整を自動的に制御する。
従って、従来行っていた出荷１の調整・検査工程が不要
になる。また、温度および電源変動等に対しても補償機
能を備えているため、経年変化に対して信頼性に優れて
いる。本発明のタイミングクロック抽出回路は、光通信
等に用いられる中継器に使用すれば特に効果的である
になる。また、温度および電源変動等に対しても補償機
能を備えているため、経年変化に対して信頼性に優れて
いる。本発明のタイミングクロック抽出回路は、光通信
等に用いられる中継器に使用すれば特に効果的である
第１図は、本発明のタイミングクロック抽出回路を具備
するディジタル信号受信回路の一例のブロック図であり
、 第２図は、第」図のディジタル信号受信回路において、
本発明のタイミングクロック抽出回路のより具体的な構
成を示したブロック図であり、第３図および第４図は、
第２図のディジタル信号受信回路のタイミングチャート
であり、第５図および第６図は、それぞれ従来のタイミ
ングクロック抽出回路を具備するディジタル信号受信回
路の一例のブロック図である。 〔主な参照番号〕 １・・・信号入力端子、 ２・・・遅延回路、 ３・・・Ｄ型フリップ−フロップ、 ４・・・データ出力端子、 ５・・・微分回路、 ６・・・狭帯域フィルタ、 ７・・・増幅器、 ９・・・位相比較器、 １０・・・位相制御器、 １１・・・位相シフト器 特許出願人 住友電気工業株式会社
するディジタル信号受信回路の一例のブロック図であり
、 第２図は、第」図のディジタル信号受信回路において、
本発明のタイミングクロック抽出回路のより具体的な構
成を示したブロック図であり、第３図および第４図は、
第２図のディジタル信号受信回路のタイミングチャート
であり、第５図および第６図は、それぞれ従来のタイミ
ングクロック抽出回路を具備するディジタル信号受信回
路の一例のブロック図である。 〔主な参照番号〕 １・・・信号入力端子、 ２・・・遅延回路、 ３・・・Ｄ型フリップ−フロップ、 ４・・・データ出力端子、 ５・・・微分回路、 ６・・・狭帯域フィルタ、 ７・・・増幅器、 ９・・・位相比較器、 １０・・・位相制御器、 １１・・・位相シフト器 特許出願人 住友電気工業株式会社
Claims (1)
- 【特許請求の範囲】 入力されたＮＲＺ信号からクロック信号の抽出を行う微
分回路および狭帯域フィルタと、抽出されたクロック信
号を増幅する増幅器とを具備し、前記ＮＲＺ信号からデ
ータを再生する識別再生器にクロック信号を供給するタ
イミングクロック抽出回路において、 前記クロック信号の位相を変更する位相シフト器と、前
記識別再生器の入力データの位相と出力データの位相と
を比較する位相比較器と、該位相比較器の出力と前記微
分回路の出力とを比較し、対応する入力ＮＲＺ信号の中
央に前記クロック信号の位相を設定するよう前記位相シ
フト器を制御する位相制御器とを具備することを特徴と
するタイミングクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131512A JPH0426243A (ja) | 1990-05-22 | 1990-05-22 | タイミングクロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131512A JPH0426243A (ja) | 1990-05-22 | 1990-05-22 | タイミングクロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426243A true JPH0426243A (ja) | 1992-01-29 |
Family
ID=15059773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131512A Pending JPH0426243A (ja) | 1990-05-22 | 1990-05-22 | タイミングクロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
| CN101958712A (zh) * | 2010-11-10 | 2011-01-26 | 南京大学 | 无相位差的模拟锁相环电路 |
-
1990
- 1990-05-22 JP JP2131512A patent/JPH0426243A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
| CN101958712A (zh) * | 2010-11-10 | 2011-01-26 | 南京大学 | 无相位差的模拟锁相环电路 |
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