JP3306393B2 - インタフェース回路 - Google Patents
インタフェース回路Info
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Description
ータの伝送を行う際、受信側で伝送信号を取り込んで復
調するインタフェース回路に関する。
オーディオテープレコーダ等のデジタルオーディオ機器
間で所定のフォーマットに従うデータの伝送を行う場
合、伝送信号の受信側では、機器を伝送信号に同期させ
ると共に、受信した伝送信号をその機器に対応するフォ
ーマットに復調するインタフェース回路が構成される。
このインタフェース回路によれば、それぞれの機器内で
用いられる信号のフォーマットが異なる場合でも、互い
にデータの受け渡しが可能となる。
ンタフェース回路のブロック図である。送信側の機器か
ら送られてくる伝送信号DINは、例えばEIAJ(日
本電子機械工業会)の規格に従い、4ビットの固定信号
部分及び28ビットのデータ部分の合計32ビット単位
で構成されており、この32ビット単位のデジタル信号
が連続している。この伝送信号DINは、まず入力アン
プ1に取り込まれ、所定のレベルまで増幅された後に受
信回路2に与えられる。入力アンプ1は、送信側から受
信側までの伝送経路で減衰する伝送信号をデジタル信号
としての取扱いが可能なレベルまで増幅すると共に、波
形整形して矩形波を得るためのもので、帰還抵抗が付加
されたインバータにより構成される。受信回路2におい
ては、バイフェーズ符号に変調された伝送信号DINの
データ部分のビットの切り換わりが検波され、その切り
換わりのタイミングに一致したデータクロックDCKが
取り出される。このデータクロックDCKは、位相ロッ
クループ3の基準クロックとなり、この位相ロックルー
プ3がデータクロックDCKに同期したシステムクロッ
クBCKを発生する。一方復調回路4は、受信回路2か
ら伝送信号DINを受け取り、位相ロックループ3から
与えられる基準クロックBCKに基づいて、伝送信号D
INを受信側の機器に対応するフォーマットへ復調する
と共に、伝送信号DINに対して各ビットのパリティチ
ェック等の処理を施す。従って、復調回路4では、伝送
信号DIN(システムクロックBKC)に同期して処理
動作が行われ、所望のフォーマットのオーディオ信号A
DSがオーディオアンプ等、次段の回路へと出力する。
である。入力側INには、直流成分を取り除くコンデン
サ11が接続され、このコンデンサ11がインバータ1
2の入力に接続される。インバータ12の出力は、帰還
抵抗13を介してインバータ12の入力に接続されると
共に、インバータ14を通して出力側OUTに与えられ
る。これにより、インバータ12の入力電位がインバー
タ12の閾値電位となり、入力電位の僅かな変動でイン
バータ12が反転するため、コンデンサ11に与えられ
る信号のレベル変動が増幅され、出力側OUTから矩形
波を成す電源電位レベルの信号を得ることができる。
は、複数の入力アンプが並列に設けられ、これらを選択
的に動作させており、非選択の入力アンプでは入力側が
フローティング状態となる。このような入力アンプの場
合、インバータ12の状態が非常に不安定であることか
ら、僅かなノイズに反応して出力が反転する場合や、他
の入力アンプからのクロストークの影響を受ける場合が
あり、インタフェース回路を誤動作させる原因となる。
そこで、インバータ12の入力に抵抗15を介して電源
電位を与えることで、インバータの入力電位をインバー
タ12の閾値電位より僅かに高くしてインバータ12を
安定な状態としている。
送経路での減衰や遅延の影響により立ち上がり及び立ち
下がりが緩慢となり、完全な矩形波を成していない。そ
こで、インバータ12の入力電位を閾値電位より高くし
てインバータ12の動作の中心点を変更すると、図5に
示すように、入力アンプ1の入力側に与えられる伝送信
号DIN1と出力側から得られる伝送信号DIN2とで
デューティ比が一致しなくなる。即ち、入力アンプ1で
は、インバータ12の出力電位が出力側インバータ14
の閾値電位Vthを超えたときに出力を立ち下げ、逆に閾
値電位Vthより下がったときに出力を立ち上げるように
構成されるため、インバータ12の動作の中心点が変わ
ると、伝送信号の立ち上がり及び立ち下がりの遅れの分
だけデューティ比が変化することになる。
受信回路2においては、伝送信号DINの立ち上がりや
立ち下がりのタイミングでデータクロックDCKを得て
おり、与えられる伝送信号DINのデューティ比が変化
すれば、伝送信号DINに対するデータクロックDCK
のタイミングも変化することになる。このため、位相ロ
ックループ3の動作が不安定となり、ジッタを増加させ
る要因となっている。
号のデューティ比の変化を抑圧する入力アンプを提供す
ることを目的とする。
解決するためになされたもので、その特徴とするとここ
ろは、送信側機器より送出される伝送信号を取り込ん
で、所定のフォーマットの信号に復調するインタフェー
ス回路において、複数の伝送信号がそれぞれ入力される
複数の入力アンプと、上記複数の入力アンプのうちの一
つを選択する選択信号を与える選択手段と、上記複数の
入力アンプに接続され、選択された入力アンプから入力
される信号に対して復調処理を施す復調回路と、上記伝
送信号に対する上記復調回路の動作の同期を判定してロ
ック検知信号を出力するロック検知回路と、を備え、上
記複数の入力アンプは、入力側に一定の電位が供給され
ると共に、この一定電位の供給が上記ロック検知信号及
び上記選択信号に応答して停止されることにある。
される複数の入力アンプのうち、選択された入力アンプ
において、復調回路の動作が伝送信号に同期した後に
は、入力側の一定電位の供給を停止するようにしたこと
で、受信回路の動作中には入力アンプの入力側の動作の
中心点が閾値電位となる。このため、入力アンプを構成
するインバータの出力側から得られる信号は、入力側に
与えられる信号とデューティ比が一致する。
回路に用いる入力アンプの回路図であり、図2は、本発
明のインタフェース回路の構成図である。これらの図に
おいて、受信回路21、位相ロックループ22及び復調
回路23は、図3と同一構成を成し、入力アンプ20か
ら与えられる伝送信号DINを受信回路21に取り込
み、この受信回路21で伝送信号DINに同期したデー
タクロックDCKを得て位相ロックループ22に与える
と共に、伝送信号DINの信号成分を復調回路2に与え
るように構成される。
1が接続され、このコンデンサ31にインバータ32の
入力が接続されると共に、インバータ32の出力が帰還
抵抗33を介して入力に接続され、さらにインバータ3
2の出力がインバータ34を通して出力側に与えられ
る。そして、インバータ32の入力には、抵抗35及び
スイッチ36を介して電源電位が与えられ、このスイッ
チ36が後述するロック検知回路24から与えられるロ
ック検知信号LDSに従って開閉制御される。
属して設けられ、復調回路2で行われるパリティチェッ
クの結果に数回連続してエラーが生じなかった場合に位
相ロックループ22がロックしたと判定し、入力アンプ
20のスイッチ36をオフするロック検知信号LDSを
出力するように構成される。即ち、位相ロックループ2
2がロックするまでの期間ではシステムクロックBCK
そのものが安定しておらず、伝送信号DINのデューテ
ィ比が変化しても影響がないため、入力アンプ20のス
イッチ36をオンしてインバータ32の動作の中心点を
閾値電位より高くしている。そして、位相ロックループ
22がロックしたことが検知されると、スイッチ36を
オフしてインバータ32の動作の中心点を閾値電位とし
て入力アンプ20の入力側と出力側とでデューティ比を
一致させることで、伝送信号DINに対するデータクロ
ックDCKのタイミングのずれをなくすようにしてい
る。
周波数を2.8MHzとしたとき、スイッチ36がオン
している場合には、基準となるデータクロックDCKと
位相ロックループ22で得るシステムクロックBCKと
のタイミングのずれは平均で2.5nsecとなるのに
対して、スイッチ36がオフした場合には平均で1.8
nsecとなることが確認されている。従って、位相ロ
ックループ22の動作がより安定になり、ジッタを減少
させてインタフェース回路の精度を向上できる。
を検知する方法としては、復調回路23の動作状態より
判定する他に、位相ロックループ22を構成する位相比
較器の出力から判定する方法も可能である。この場合、
ロック検知回路は、位相ロックループ22に付属して設
けられる。
アンプを並列に設け、それらを選択的に動作させるよう
にしたことにある。例えば、図2に示すように、受信回
路21に2つの入力アンプ20a、20bを接続し、伝
送信号DINa、DINbを入力アンプ20a、20b
の一方に選択的に与えることで、インタフェース回路に
2系統の入力を設定することができる。この場合、伝送
信号が与えられない入力アンプ20a、20bでは、入
力側がフローティング状態となるが、それぞれのスイッ
チ36がオンしてインバータ32の入力側に抵抗35を
介して電源電位が与えらており、インバータ32は安定
した状態となる。そして、各入力アンプ20a、20b
に対して外部で作成される選択制御信号CRSを与え、
伝送信号が与えられる入力アンプ20a、20bのみが
ロック検知信号LDSに応答するようにすることで、非
選択状態の入力アンプ20a、20bの誤動作が確実に
防止される。
動作が立ち上がった後に、入力アンプを構成するインバ
ータの動作の中心点を閾値電位に一致させることで、入
力される伝送信号に対してデューティー比が一致した伝
送信号を得ることができる。そして、この入力アンプを
複数並列に接続し、選択的に動作させれば、位相ロック
ループに安定した基準クロックを与えることができるた
め、ジッタが抑圧されて復調回路での復調処理の際にエ
ラーが発生しにくくなり、信頼性を向上することができ
る。
る。
ある。
る。
の回路図である。
である。
Claims (2)
- 【請求項1】 送信側機器より送出される伝送信号を取
り込んで、所定のフォーマットの信号に復調するインタ
フェース回路において、複数の伝送信号がそれぞれ入力
される複数の入力アンプと、上記複数の入力アンプのう
ちの一つを選択する選択信号を与える選択手段と、上記
複数の入力アンプに接続され、選択された入力アンプか
ら入力される信号に対して復調処理を施す復調回路と、
上記伝送信号に対する上記復調回路の動作の同期を判定
してロック検知信号を出力するロック検知回路と、を備
え、上記複数の入力アンプは、入力側に一定の電位が供
給されると共に、この一定電位の供給が上記ロック検知
信号及び上記選択信号に応答して停止されることを特徴
とするインタフェース回路。 - 【請求項2】 上記複数の入力アンプは、上記伝送信号
の信号成分を取り出すコンデンサと、このコンデンサを
通して上記伝送信号の信号成分を入力側に受ける第1の
インバータと、この第1のインバータの出力を入力に帰
還する帰還抵抗と、上記第1のインバータの判定レベル
を超える一定電位を所定の抵抗を通して上記第1のイン
バータの入力側に与えるスイッチ手段と、上記第1のイ
ンバータの出力を上記復調回路に伝える第2のインバー
タと、を備えたことを特徴とする請求項1に記載のイン
タフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29002199A JP3306393B2 (ja) | 1992-11-05 | 1999-10-12 | インタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29002199A JP3306393B2 (ja) | 1992-11-05 | 1999-10-12 | インタフェース回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4295853A Division JP3048769B2 (ja) | 1992-11-05 | 1992-11-05 | 入力アンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000188618A JP2000188618A (ja) | 2000-07-04 |
JP3306393B2 true JP3306393B2 (ja) | 2002-07-24 |
Family
ID=17750775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29002199A Expired - Lifetime JP3306393B2 (ja) | 1992-11-05 | 1999-10-12 | インタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3306393B2 (ja) |
-
1999
- 1999-10-12 JP JP29002199A patent/JP3306393B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000188618A (ja) | 2000-07-04 |
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