JP3306393B2 - インタフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の機器間でデ
ータの伝送を行う際、受信側で伝送信号を取り込んで復
調するインタフェース回路に関する。

【０００２】

【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間で所定のフォーマットに従うデータの伝送を行う場
合、伝送信号の受信側では、機器を伝送信号に同期させ
ると共に、受信した伝送信号をその機器に対応するフォ
ーマットに復調するインタフェース回路が構成される。
このインタフェース回路によれば、それぞれの機器内で
用いられる信号のフォーマットが異なる場合でも、互い
にデータの受け渡しが可能となる。

【０００３】図３は、受信側機器で伝送信号を受けるイ
ンタフェース回路のブロック図である。送信側の機器か
ら送られてくる伝送信号ＤＩＮは、例えばＥＩＡＪ（日
本電子機械工業会）の規格に従い、４ビットの固定信号
部分及び２８ビットのデータ部分の合計３２ビット単位
で構成されており、この３２ビット単位のデジタル信号
が連続している。この伝送信号ＤＩＮは、まず入力アン
プ１に取り込まれ、所定のレベルまで増幅された後に受
信回路２に与えられる。入力アンプ１は、送信側から受
信側までの伝送経路で減衰する伝送信号をデジタル信号
としての取扱いが可能なレベルまで増幅すると共に、波
形整形して矩形波を得るためのもので、帰還抵抗が付加
されたインバータにより構成される。受信回路２におい
ては、バイフェーズ符号に変調された伝送信号ＤＩＮの
データ部分のビットの切り換わりが検波され、その切り
換わりのタイミングに一致したデータクロックＤＣＫが
取り出される。このデータクロックＤＣＫは、位相ロッ
クループ３の基準クロックとなり、この位相ロックルー
プ３がデータクロックＤＣＫに同期したシステムクロッ
クＢＣＫを発生する。一方復調回路４は、受信回路２か
ら伝送信号ＤＩＮを受け取り、位相ロックループ３から
与えられる基準クロックＢＣＫに基づいて、伝送信号Ｄ
ＩＮを受信側の機器に対応するフォーマットへ復調する
と共に、伝送信号ＤＩＮに対して各ビットのパリティチ
ェック等の処理を施す。従って、復調回路４では、伝送
信号ＤＩＮ（システムクロックＢＫＣ）に同期して処理
動作が行われ、所望のフォーマットのオーディオ信号Ａ
ＤＳがオーディオアンプ等、次段の回路へと出力する。

【０００４】図４は、入力アンプ１の構成を示す回路図
である。入力側ＩＮには、直流成分を取り除くコンデン
サ１１が接続され、このコンデンサ１１がインバータ１
２の入力に接続される。インバータ１２の出力は、帰還
抵抗１３を介してインバータ１２の入力に接続されると
共に、インバータ１４を通して出力側ＯＵＴに与えられ
る。これにより、インバータ１２の入力電位がインバー
タ１２の閾値電位となり、入力電位の僅かな変動でイン
バータ１２が反転するため、コンデンサ１１に与えられ
る信号のレベル変動が増幅され、出力側ＯＵＴから矩形
波を成す電源電位レベルの信号を得ることができる。

【０００５】ところで、通常のインタフェース回路で
は、複数の入力アンプが並列に設けられ、これらを選択
的に動作させており、非選択の入力アンプでは入力側が
フローティング状態となる。このような入力アンプの場
合、インバータ１２の状態が非常に不安定であることか
ら、僅かなノイズに反応して出力が反転する場合や、他
の入力アンプからのクロストークの影響を受ける場合が
あり、インタフェース回路を誤動作させる原因となる。
そこで、インバータ１２の入力に抵抗１５を介して電源
電位を与えることで、インバータの入力電位をインバー
タ１２の閾値電位より僅かに高くしてインバータ１２を
安定な状態としている。

【０００６】

【発明が解決しようとする課題】通常の伝送信号は、伝
送経路での減衰や遅延の影響により立ち上がり及び立ち
下がりが緩慢となり、完全な矩形波を成していない。そ
こで、インバータ１２の入力電位を閾値電位より高くし
てインバータ１２の動作の中心点を変更すると、図５に
示すように、入力アンプ１の入力側に与えられる伝送信
号ＤＩＮ１と出力側から得られる伝送信号ＤＩＮ２とで
デューティ比が一致しなくなる。即ち、入力アンプ１で
は、インバータ１２の出力電位が出力側インバータ１４
の閾値電位Ｖthを超えたときに出力を立ち下げ、逆に閾
値電位Ｖthより下がったときに出力を立ち上げるように
構成されるため、インバータ１２の動作の中心点が変わ
ると、伝送信号の立ち上がり及び立ち下がりの遅れの分
だけデューティ比が変化することになる。

【０００７】入力アンプ１から伝送信号ＤＩＮを受ける
受信回路２においては、伝送信号ＤＩＮの立ち上がりや
立ち下がりのタイミングでデータクロックＤＣＫを得て
おり、与えられる伝送信号ＤＩＮのデューティ比が変化
すれば、伝送信号ＤＩＮに対するデータクロックＤＣＫ
のタイミングも変化することになる。このため、位相ロ
ックループ３の動作が不安定となり、ジッタを増加させ
る要因となっている。

【０００８】そこで本発明は、入力信号に対する出力信
号のデューティ比の変化を抑圧する入力アンプを提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするとここ
ろは、送信側機器より送出される伝送信号を取り込ん
で、所定のフォーマットの信号に復調するインタフェー
ス回路において、複数の伝送信号がそれぞれ入力される
複数の入力アンプと、上記複数の入力アンプのうちの一
つを選択する選択信号を与える選択手段と、上記複数の
入力アンプに接続され、選択された入力アンプから入力
される信号に対して復調処理を施す復調回路と、上記伝
送信号に対する上記復調回路の動作の同期を判定してロ
ック検知信号を出力するロック検知回路と、を備え、上
記複数の入力アンプは、入力側に一定の電位が供給され
ると共に、この一定電位の供給が上記ロック検知信号及
び上記選択信号に応答して停止されることにある。

【００１０】本発明によれば、入力側に一定電位が供給
される複数の入力アンプのうち、選択された入力アンプ
において、復調回路の動作が伝送信号に同期した後に
は、入力側の一定電位の供給を停止するようにしたこと
で、受信回路の動作中には入力アンプの入力側の動作の
中心点が閾値電位となる。このため、入力アンプを構成
するインバータの出力側から得られる信号は、入力側に
与えられる信号とデューティ比が一致する。

【００１１】

【発明の実施の形態】図１は、本発明のインタフェース
回路に用いる入力アンプの回路図であり、図２は、本発
明のインタフェース回路の構成図である。これらの図に
おいて、受信回路２１、位相ロックループ２２及び復調
回路２３は、図３と同一構成を成し、入力アンプ２０か
ら与えられる伝送信号ＤＩＮを受信回路２１に取り込
み、この受信回路２１で伝送信号ＤＩＮに同期したデー
タクロックＤＣＫを得て位相ロックループ２２に与える
と共に、伝送信号ＤＩＮの信号成分を復調回路２に与え
るように構成される。

【００１２】出力アンプ２０は、入力側にコンデンサ３
１が接続され、このコンデンサ３１にインバータ３２の
入力が接続されると共に、インバータ３２の出力が帰還
抵抗３３を介して入力に接続され、さらにインバータ３
２の出力がインバータ３４を通して出力側に与えられ
る。そして、インバータ３２の入力には、抵抗３５及び
スイッチ３６を介して電源電位が与えられ、このスイッ
チ３６が後述するロック検知回路２４から与えられるロ
ック検知信号ＬＤＳに従って開閉制御される。

【００１３】ロック検知回路２４は、復調回路２３に付
属して設けられ、復調回路２で行われるパリティチェッ
クの結果に数回連続してエラーが生じなかった場合に位
相ロックループ２２がロックしたと判定し、入力アンプ
２０のスイッチ３６をオフするロック検知信号ＬＤＳを
出力するように構成される。即ち、位相ロックループ２
２がロックするまでの期間ではシステムクロックＢＣＫ
そのものが安定しておらず、伝送信号ＤＩＮのデューテ
ィ比が変化しても影響がないため、入力アンプ２０のス
イッチ３６をオンしてインバータ３２の動作の中心点を
閾値電位より高くしている。そして、位相ロックループ
２２がロックしたことが検知されると、スイッチ３６を
オフしてインバータ３２の動作の中心点を閾値電位とし
て入力アンプ２０の入力側と出力側とでデューティ比を
一致させることで、伝送信号ＤＩＮに対するデータクロ
ックＤＣＫのタイミングのずれをなくすようにしてい
る。

【００１４】測定によれば、システムクロックＢＣＫの
周波数を２．８ＭＨｚとしたとき、スイッチ３６がオン
している場合には、基準となるデータクロックＤＣＫと
位相ロックループ２２で得るシステムクロックＢＣＫと
のタイミングのずれは平均で２．５ｎｓｅｃとなるのに
対して、スイッチ３６がオフした場合には平均で１．８
ｎｓｅｃとなることが確認されている。従って、位相ロ
ックループ２２の動作がより安定になり、ジッタを減少
させてインタフェース回路の精度を向上できる。

【００１５】尚、位相ロックループ２２がロックしたの
を検知する方法としては、復調回路２３の動作状態より
判定する他に、位相ロックループ２２を構成する位相比
較器の出力から判定する方法も可能である。この場合、
ロック検知回路は、位相ロックループ２２に付属して設
けられる。

【００１６】本発明の特徴とするところは、複数の入力
アンプを並列に設け、それらを選択的に動作させるよう
にしたことにある。例えば、図２に示すように、受信回
路２１に２つの入力アンプ２０ａ、２０ｂを接続し、伝
送信号ＤＩＮａ、ＤＩＮｂを入力アンプ２０ａ、２０ｂ
の一方に選択的に与えることで、インタフェース回路に
２系統の入力を設定することができる。この場合、伝送
信号が与えられない入力アンプ２０ａ、２０ｂでは、入
力側がフローティング状態となるが、それぞれのスイッ
チ３６がオンしてインバータ３２の入力側に抵抗３５を
介して電源電位が与えらており、インバータ３２は安定
した状態となる。そして、各入力アンプ２０ａ、２０ｂ
に対して外部で作成される選択制御信号ＣＲＳを与え、
伝送信号が与えられる入力アンプ２０ａ、２０ｂのみが
ロック検知信号ＬＤＳに応答するようにすることで、非
選択状態の入力アンプ２０ａ、２０ｂの誤動作が確実に
防止される。

【００１７】

【発明の効果】本発明によれば、インタフェース回路の
動作が立ち上がった後に、入力アンプを構成するインバ
ータの動作の中心点を閾値電位に一致させることで、入
力される伝送信号に対してデューティー比が一致した伝
送信号を得ることができる。そして、この入力アンプを
複数並列に接続し、選択的に動作させれば、位相ロック
ループに安定した基準クロックを与えることができるた
め、ジッタが抑圧されて復調回路での復調処理の際にエ
ラーが発生しにくくなり、信頼性を向上することができ
る。

【図面の簡単な説明】

【図１】 本発明に用いる入力アンプの示す回路図であ
る。

【図２】 本発明のインタフェース回路のブロック図で
ある。

【図３】 従来のインタフェース回路のブロック図であ
る。

【図４】 インタフェース回路に内蔵される入力アンプ
の回路図である。

【図５】 入力アンプの入力信号及び出力信号の波形図
である。

【符号の説明】

１、２０、２０ａ、２０ｂ 入力アンプ ２、２１ 受信回路 ３、２２ 位相ロックループ ４、２３ 復調回路 ２４ ロック検知回路 １１、３１ コンデンサ １２、１４、３２、３４ インバータ １３、１５、３３、３５ 抵抗３６ スイッチ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 送信側機器より送出される伝送信号を取
   り込んで、所定のフォーマットの信号に復調するインタ
   フェース回路において、複数の伝送信号がそれぞれ入力
   される複数の入力アンプと、上記複数の入力アンプのう
   ちの一つを選択する選択信号を与える選択手段と、上記
   複数の入力アンプに接続され、選択された入力アンプか
   ら入力される信号に対して復調処理を施す復調回路と、
   上記伝送信号に対する上記復調回路の動作の同期を判定
   してロック検知信号を出力するロック検知回路と、を備
   え、上記複数の入力アンプは、入力側に一定の電位が供
   給されると共に、この一定電位の供給が上記ロック検知
   信号及び上記選択信号に応答して停止されることを特徴
   とするインタフェース回路。
2. 【請求項２】 上記複数の入力アンプは、上記伝送信号
   の信号成分を取り出すコンデンサと、このコンデンサを
   通して上記伝送信号の信号成分を入力側に受ける第１の
   インバータと、この第１のインバータの出力を入力に帰
   還する帰還抵抗と、上記第１のインバータの判定レベル
   を超える一定電位を所定の抵抗を通して上記第１のイン
   バータの入力側に与えるスイッチ手段と、上記第１のイ
   ンバータの出力を上記復調回路に伝える第２のインバー
   タと、を備えたことを特徴とする請求項１に記載のイン
   タフェース回路。