JPS61194941A - タイミング抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、受信信号からタイミング信号を抽出するタイ
ミング抽出回路に関する。さらに詳しくは、半二重通信
に用いられるデータ伝送用機器に用いられ、データ信号
の標本化および再生を行うための標本化クロック信号を
受信信号から抽出する回路に関する。

〔概要〕

本発明は、送信切り換え時に受信バーストの先頭ビット
を誤りなく受信するため、次の受信バーストが到来する
まで前の受信バーストから抽出されたタイミングクロッ
ク信号と同位相の標本化クロック信号を発生し続けるタ
イミング抽出回路において、 上記タイミングクロック信号が安定に出力されるまで、
上記タイミングクロック信号と上記標本化クロック信号
との位相合わせを禁止することにより、 ジッタが少なく定常的に安定した標本化クロッり信号を
出力するものである。

〔従来の技術〕

データ伝送用機器が比較的長い伝送距離でベースバンド
伝送を行う場合に、受信部では、線路等化回路により線
路での損失を等化し、自動利得制御回路でデータ信号を
一定の振幅に保ち、さらに同調回路によりデータ信号の
タイミング成分を抽出し、このタイミング成分からタイ
ミングクロック信号を得る。そして、このタイミングク
ロック信号を標本化クロックとしてデータ信号の再生を
行う。

また、二線の伝送線路で半二重のベースバンド伝送を行
う場合には、送信切り換え時に受信信号（受信バースト
）の先頭ビットを誤りなく受信するため、ディジタル位
相制御回路が必要となる。

受信バーストが終了してから次の受信バーストの先頭ビ
ットが到来するまでの間に、遅延量としてＮ／データ伝
送速度（ただしＮは自然数）の条件が満足されていると
きには、受信バースト信号の先頭ビットを、ディジタル
位相制御回路に保存されている位相で標本化できるから
である。

〔発明が解決しようとする問題点〕

しかし、ディジタル位相制御回路の位相保存性は、受信
データの周波数とディジタル位相制御回路の基本クロッ
ク信号との周波数ずれにより、原理的に劣化する。さら
に、受信バーストの終了部分で標本化クロック信号のジ
ッタが増加している場合には、次の受信バーストの先頭
ピントの標本化クロック信号として正しい位相を与える
ことができず、データ誤りの発生原因となる。

したがって、タイミング抽出回路は、ジッタの少ない標
本化クロック信号を出力することが望ましい。ジッタを
減少させるためには、タイミング抽出回路に含まれる同
調回路のＱ値を高くすればよい。しかし、同調回路のＱ
値を高くすると、必然的に同調回路出力の立ち上がり応
答が遅くなる傾向がある。立ち上がり応答が遅い場合に
は、同調回路出力振幅が基準レベルに達していないとき
に、同調回路出力に接続されているコンパレータ回路の
オフセット等で、その出力のジッタが太きくなる。すな
わち、同調回路のＱ値を高くすると、タイミング抽出回
路の動作が不安定となる欠点がある。

本発明は、ジッタが少なく定常的に安定した標本化クロ
ック信号を得ることのできるタイミング抽出回路を提供
することを目的とする。

〔問題点を解決するための手段〕

本発明のタイミング抽出回路は、受信バーストからタイ
ミング成分を抽出する同調回路と、この同調回路が抽出
したタイミング成分からタイミングクロック信号を生成
するコンパレータ回路と、このタイミングクロック信号
と同位相の標本化クロック信号を入力し、次の受信バー
ストによるタイミングクロック信号が入力されるまで自
走するディジタル位相制御回路とを備えたタイミング抽
出回路において、上記同調回路の出力振幅が小さい期間
は、上記タイミングクロック信号の上記ディジタル位相
制御回路への入力を禁止する手段を備えたことを特徴と
する。

〔作用〕

本発明のタイミング抽出回路は、受信バーストに対する
同調回路の出力振幅が基準レベルに達するまでの時間が
経過するまで、コンパレータ回路の出力信号のディジタ
ル位相制御回路への入力を禁止する。すなわち、同調回
路の出力が安定になってから、標本化クロック信号の位
相をタイミングクロック信号の位相に合わせる。

〔実施例〕

次に、本発明のタイミング抽出回路の実施例について、
図面を参照して詳細に説明する。

第１図は本発明実施例タイミング抽出回路のブロック構
成図であり、第２図はそのタイミング抽出回路の動作の
タイムチャートである。

自動利得制御回路１は、同調回路２およびバースト検出
回路４に接続される。同調回路２はコンパレータ回路３
に接続される。バースト検出回路４は遅延回路５に接続
される。コンパレータ回路３および遅延回路５は論理積
回路６に接続される。

論理積回路６はディジタル位相制御回路７の二方の入力
に接続される。ディジタル位相制御回路７の出力は、デ
ィジタル位相制御回路７のもう一方の入力に接続される
。

自動利得制御回路１は、伝送線路長が変わっても受信信
号を一定の振幅の信号に増幅する。すなわち、受信バー
ストである信号Ａを線路等化し、振幅が一定の信号Ｂを
出力する。同調回路２は、信号Ｂのタイミング成分を抽
出し、正弦波の信号Ｃを出力する。ここで、同調回路２
のＱ値を高く設定しているため、信号Ｃは立ち上がり応
答の遅い波形となる。コンパレータ回路３は、信号Ｃか
ら矩形波のタイミングクロック信号りを生成する。

このタイミングクロック信号りは、同調回路２の出力し
た信号Ｃの立ち上がり応答の遅い部分に、かなり多くの
ジッタを含んでいる。しかし、信号Ｃが基準レベルに達
すると、ジッタはかなり少な（なる。すなわち、ディジ
タル位相制御回路７が自走を行う受信バーストの終了部
では、信号Ｃが基準レベルに達し、標本化クロック信号
のジッタは少ない。

バースト検出回路４は、信号Ｂをトリガとして、受信バ
ースト（信号Ａ）を検出し、信号Ｅを出力する。遅延回
路５は、信号Ｅを一定時間遅延させて、信号Ｆを出力す
る。

論理積回路６は、信号りと信号Ｆとの論理積をとり、信
号Ｇを出力する。したがって、同調回路２の出力した信
号Ｃの立ち上がり応答の遅い部分、すなわち、コンパレ
ータ回路３の出力した信号りのジッタを多く含んでいる
部分は、信号Ｇには含まれない。

ディジタル位相制御回路７は、その出力信号、すなわち
標本化クロック信号Ｈの位相を、信号Ｇの位相に合わせ
る。さらに、ディジタル位相制御回路７は、次の受信バ
ーストによる信号Ｇが入力されるまで、この位相を保存
して標本化クロック信号Ｈを出力する。

このタイミング抽出回路では、信号りのうちのジッタを
多く含んでいる部分を、ディジタル位相制御回路７に入
力していない。このため、ディジタル位相制御回路７に
入力される信号りの時間が短く、ディジタル位相制御回
路７の自走時間が従来に比べて少し長（なる。しかし、
ジッタの少ない安定した信号を用いているので、自走区
間でのディジタル位相制御回路７の劣化はほとんどない
。

したがって、結果的には、ディジタル位相制御回路７の
出力する標本化クロック信号Ｈは、ジッタの少ない信号
となる。

〔発明の効果〕

以上説明したように、本発明のタイミング抽出回路は、
同調回路出力の立ち上がり応答に制約されることなしに
、この同調回路のＱ値を高くすることができ、この結果
、ジッタの少ない安定な標本化クロック信号を得ること
ができる。

したがって、本発明のタイミング抽出回路は、半二重通
信を行うデータ通信用機器に用いて大きな効果がある。

特に、受信と送信とを交互に行い、そのバースト間の時
間差が一定であるような半二重通信を行う場合に大きな
効果がある。

【図面の簡単な説明】

第１図は本発明実施例タイミング抽出回路のブロック構
成図。 第２図は動作を示すタイムチャート。 １・・・自動利得制御回路、２・・・同調回路、３・・
・コンパレータ回路、４・・・バースト検出回路、５・
・・遅延回路、６・・・論理積回路、７・・・ディジタ
ル位相制御回路。

Claims (1)

【特許請求の範囲】
1. （１）受信バーストからタイミング成分を抽出する同調
   回路と、 この同調回路が抽出したタイミング成分からタイミング
   クロック信号を生成するコンパレータ回路と、 このタイミングクロック信号と同位相の標本化クロック
   信号を入力し、次の受信バーストによるタイミングクロ
   ック信号が入力されるまで自走するディジタル位相制御
   回路と を備えたタイミング抽出回路において、 上記同調回路の出力振幅が小さい期間は、上記タイミン
   グクロック信号の上記ディジタル位相制御回路への入力
   を禁止する手段 を備えたことを特徴とするタイミング抽出回路。