JPH063900B2 - タイミング抽出回路 - Google Patents

タイミング抽出回路

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JPH063900B2
JPH063900B2 JP62198311A JP19831187A JPH063900B2 JP H063900 B2 JPH063900 B2 JP H063900B2 JP 62198311 A JP62198311 A JP 62198311A JP 19831187 A JP19831187 A JP 19831187A JP H063900 B2 JPH063900 B2 JP H063900B2
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JP
Japan
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circuit
clock signal
timing
signal
phase control
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JP62198311A
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末男 近内
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は受信信号からタイミング信号を抽出するタイミ
ング抽出回路に関するもので、さらに詳しくは、半二重
通信に使用されるデータ伝送用機器に用いられ、データ
信号の標本化および再生を行うための標本化クロック信
号を受信信号から抽出するタイミング抽出回路に関する
ものである。
〔従来の技術〕
データ伝送用機器が比較的長い伝送距離でベースバンド
伝送を行う場合に、受信部では、線路等化回路により線
路での損失を等化し、自動利得制御回路でデータ信号を
一定の振幅に保ち、さらに同調回路によりデータ信号の
タイミング成分を抽出し、このタイミング成分からタイ
ミングクロック信号を得る。そして、このタイミングク
ロック信号を標本化クロックとしてデータ信号の再生を
行う。
また、二線の伝送線路で半二重のベースバンド伝送を行
う場合には、送信切り換え時に受信信号(受信バース
ト)の先頭ビットを誤りなく受信するため、ディジタル
位相制御回路が必要となる。受信バーストが終了してか
ら次の受信バーストの先頭ビットが到来するまでの間
に、遅延量としてN/データ伝送速度(ただしNは自然
数)の条件が満足されているときには、受信バースト信
号の先頭ビットを、ディジタル位相制御回路に保存され
ている位相で標本化できるからである。
〔発明が解決しようとする問題点〕
上述した従来のディジタル位相制御回路の位相保存性
は、受信データの周波数とディジタル位相制御回路の基
本クロック信号との周波数ずれにより、原理的に劣化す
る。さらに、受信バーストの終了部分で標本化クロック
信号のジッタが増加している場合には、次の受信バース
トの先頭ビットの標本化クロック信号として正しい位相
を与えることができず、データ誤りの発生原因となる。
したがって、タイミング抽出回路は、ジッタの少ない標
本化クロック信号を出力することが望ましい。
そして、このジッタを減少させるためには、タイミング
抽出回路に含まれる同調回路のQ値を高くするととも
に、ディジタル位相制御回路の自走区間を短くすればよ
い。しかし、同調回路のQ値を高くすると、必然的に同
調回路出力の立ち上がり応答が遅くなる傾向がある。立
ち上がり応答が遅い場合には、同調回路出力振幅が基準
レベルに達していないときに、同調回路出力に接続され
ているコンパレータ回路のオフセット等で、その出力の
ジッタが大きくなる。すなわち、同調回路のQ値を高く
すると、タイミング抽出回路の動作が不安定になるとい
う問題点があった。
〔問題点を解決するための手段〕
本発明のタイミング抽出回路は、受信バーストからタイ
ミング成分を抽出する同調回路と、この同調回路が抽出
したタイミング成分からタイミングクロック信号を生成
するコンパレータ回路と、このコンパレータ回路により
生成したタイミングクロック信号と同位相の標本化クロ
ック信号を入力し次の受信バーストによるタイミングク
ロック信号が入力されるまで自走するディジタル位相制
御回路と、上記同調回路の出力振幅が小さい期間は上記
タイミングクロック信号の上記ディジタル位相制御回路
への入力を禁止する回路とを備えたタイミング抽出回路
において、受信バーストが無くなっても上記同調回路の
振幅が基準レベルに達している期間は上記タイミングク
ロック信号を上記ディジタル位相制御回路へ入力する手
段を備えてなるようにしたものである。
〔作用〕
本発明においては、受信バーストが無くなっても同調回
路の出力振幅が基準レベルに達している間は、コンパレ
ータ回路の出力信号をディジタル位相制御回路へ入力す
る。すなわち、同調回路の出力が安定な間は、標本化ク
ロック信号の位相をタイミングクロック信号の位相に合
わせる。
〔実施例〕
以下、図面に基づき本発明の実施例を詳細に説明する。
第1図は本発明の一実施例を示すブロック図である。
図において、1は自動利得制御回路、2はこの自動利得
制御回路1の出力を入力とし受信バーストからタイミン
グ成分を抽出する同調回路、3はこの同調回路2の出力
を入力とし同調回路2が抽出したタイミング成分からタ
イミングクロック信号を生成するコンパレータ回路、4
は自動利得制御回路1の出力を入力とし受信バーストを
検出するバースト検出回路、5はこのバースト検出回路
4の出力を入力とし一定時間遅延させる遅延回路、6は
この遅延回路5の出力を入力とし一定時間引き伸す引き
伸し回路、7はこの引き伸し回路6の出力とコンパレー
タ回路3の出力を入力とする論理積回路で、この論理積
回路7の出力端はディジタル位相制御回路8の一方の入
力端に接続され、このディジタル位相制御回路8の出力
端はディジタル位相制御回路8の他方の入力端に接続さ
れている。
そして、引き伸し回路6は受信バーストが無くなっても
同調回路2の出力振幅が大きい期間はタイミングクロッ
ク信号をディジタル位相制御回路8へ入力する手段を構
成し、また、論理積回路7は同調回路2の出力振幅が小
さい期間は上記タイミングクロック信号のディジタル位
相制御回路8への入力を禁止する回路を構成し、さら
に、ディジタル位相制御回路8はコンパレータ回路3に
より生成したタイミングクロック信号と同位相の標本化
クロック信号を入力し次の受信バーストによるタイミン
グクロック信号が入力するまで自走するように構成され
ている。
第2図は第1図の動作説明に供するタイムチャートで、
(a),(b)・・・・(i)は各部の信号を示し、信号(a)は受
信バーストである信号、信号(d)はタイミングクロック
信号、(i)は標本化クロック信号を示す。
つぎに第1図に示す実施例の動作を第2図を参照して説
明する。
まず、自動利得制御回路1は、伝送線路長が変わっても
受信信号を一定の振幅の信号に増幅する。すなわち、受
信バーストである信号a(第2図(a)参照)を線路等化
し、振幅が一定の信号b(第2図(b)参照)を出力す
る。そして、同調回路2は、信号bのタイミング成分を
抽出し、正弦波の信号c(第2図(c)参照)を出力す
る。ここで、同調回路2のQ値を高く設定しているた
め、信号cは立ち上がり応答の遅い波形となる。コンパ
レータ回路3は、この信号cから矩形波のタイミングク
ロック信号d(第2図(d)参照)を生成する。このタイ
ミングクロック信号dは、同調回路2の出力した信号c
の立ち上がり応答の遅い部分に、かなり多くのジッタを
含んでいる。しかし、信号cが基準レベルに達すると、
ジッタはかなり少なくなる。すなわち、ディジタル位相
制御回路8が自走を行う受信バーストの終了部では、信
号cが基準レベルに達し、標本化クロック信号のジッタ
は少ない。また、受信バーストが無くなっても同調回路
2はエネルギーを保持しているため、信号cは一定時間
基準レベルを満足している。
つぎに、バースト検出回路4は信号bをトリガとして、
受信バースト(信号a)を検出し、信号e(第2図(e)
参照)を出力する。そして、遅延回路5はこの信号eを
一定時間遅延させて信号f(第2図(f)参照)を出力す
る。また、引き伸し回路6はこの信号fを一定時間引き
伸して信号g(第2図(g)参照)を出力する。
論理積回路7はコンパレータ回路3からのタイミングク
ロック信号dと引き伸し回路6よりの信号gとの論理積
をとり、信号h(第2図(h)参照)を出力する。したが
って、同調回路2の出力した信号eが基準レベルに達し
ている部分、すなわち、バーストが無くなってもコンパ
レータ回路3の出力したタイミングクロック信号dのジ
ッタが少い部分は信号hに含まれている。
ディジタル位相制御回路8は、その出力信号、すなわ
ち、標本化クロック信号i(第2図(i)参照)の位相を
信号hの位相に合わせる。さらに、このディジタル位相
制御回路8は、次の受信バーストによる信号が入力され
るまで、この位相を保存して標本化クロック信号iを出
力する。
そして、受信バーストが無くなっても、このタイミング
抽出回路では、タイミングクロック信号dのうちジッタ
が少い部分をディジタル位相制御回路8に入力してい
る。このため、ディジタル位相制御回路8に入力される
タイミングクロック信号dの時間が長く、ディジタル位
相制御回路8の自走時間が従来に比べて短くなる。した
がって、結果的にはディジタル位相制御回路8の出力す
る標本化クロック信号hはジッタの少ない信号となる。
このように、本発明は、送信切り換え時に受信バースト
の先頭ビットを誤りなく受信するため、次の受信バース
トが到来するまで前の受信バーストから抽出されたタイ
ミングクロック信号dと同位相の標本化クロック信号i
を発生し続けるタイミング抽出回路において、受信バー
ストが無くなっても上記タイミングクロック信号dが安
定に出力されている間は、上記タイミングクロック信号
dと上記標本化クロック信号iとの位相合わせを行うこ
とにより、ディジタル位相制御回路8の自走区間を短く
し、ジッタが少なく定常的に安定した標本化クロック信
号iを出力するものである。
〔発明の効果〕
以上説明したように、本発明は、同調回路の出力が安定
な間は標本化クロック信号の位相をタイミングクロック
信号の位相に合わせるようにすることにより、ディジタ
ル位相制御回路の自走区間を短くすることができ、この
結果、ジッタの少ない安定な標本化クロック信号を得る
ことができる。
したがって、本発明によれば、半二重通信を行うデータ
通信用機器に用いて大きな効果がある。特に受信と送信
とを交互に行い、そのバースト間の時間差が一定である
ような半二重通信を行う場合に顕著な効果を発揮する。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の動作説明に供すタイムチャートである。 2・・・・同調回路、3・・・・コンパレータ回路、6
・・・・引き伸し回路、7・・・・論理積回路、8・・
・・ディジタル位相制御回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】受信バーストからタイミング成分を抽出す
    る同調回路と、この同調回路が抽出したタイミング成分
    からタイミングクロック信号を生成するコンパレータ回
    路と、このコンパレータ回路により生成したタイミング
    クロック信号と同位相の標本化クロック信号を入力し次
    の受信バーストによるタイミングクロック信号が入力さ
    れるまで自走するディジタル位相制御回路と、前記同調
    回路の出力振幅が小さい期間は前記タイミングクロック
    信号の前記ディジタル位相制御回路への入力を禁止する
    回路とを備えたタイミング抽出回路において、受信バー
    ストが無くなっても前記同調回路の出力振幅が基準レベ
    ルに達している期間は前記タイミングクロック信号を前
    記ディジタル位相制御回路へ入力する手段を備えてなる
    ことを特徴とするタイミング抽出回路。
JP62198311A 1987-08-10 1987-08-10 タイミング抽出回路 Expired - Lifetime JPH063900B2 (ja)

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JP62198311A JPH063900B2 (ja) 1987-08-10 1987-08-10 タイミング抽出回路

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JPS6442949A JPS6442949A (en) 1989-02-15
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AU9052591A (en) * 1990-11-16 1992-06-11 Schering Corporation Method for increasing and activating monocytes and neutrophils and for inducing maturation of myeloid cells with interleukin-5
JP6369435B2 (ja) 2015-09-28 2018-08-08 株式会社デンソー 受信機

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