JP2501173B2 - 多段再生中継装置 - Google Patents
多段再生中継装置Info
- Publication number
- JP2501173B2 JP2501173B2 JP5147317A JP14731793A JP2501173B2 JP 2501173 B2 JP2501173 B2 JP 2501173B2 JP 5147317 A JP5147317 A JP 5147317A JP 14731793 A JP14731793 A JP 14731793A JP 2501173 B2 JP2501173 B2 JP 2501173B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pll
- stage
- jitter
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（フェーズ ロッ
ク ループ）を用いた多段再生中継装置に係り、特に多
段接続された装置のシステムの立上り時間を短くすると
ともに、データのジッタの抑圧効果を合わせ持つ、多段
再生中継装置に関する。
ク ループ）を用いた多段再生中継装置に係り、特に多
段接続された装置のシステムの立上り時間を短くすると
ともに、データのジッタの抑圧効果を合わせ持つ、多段
再生中継装置に関する。
【０００２】
【従来の技術】従来の例では、アンシィ／アイ・イー・
イー・イー・スタンダード ８０２・５−１９８５第８
０頁から８２頁（ＡＮＳＩ／ＩＥＥＥ，ｓｔｄ８０２・
５−１９８５ ＰＰ．８０−８２）において、ＰＬＬの
バンド幅について論じられている。
イー・イー・スタンダード ８０２・５−１９８５第８
０頁から８２頁（ＡＮＳＩ／ＩＥＥＥ，ｓｔｄ８０２・
５−１９８５ ＰＰ．８０−８２）において、ＰＬＬの
バンド幅について論じられている。
【０００３】これによれば、ビットレートの１％にＰＬ
Ｌのバンド幅を決めているが、中継動作によるデータの
遅延については全く配慮されていなかった。
Ｌのバンド幅を決めているが、中継動作によるデータの
遅延については全く配慮されていなかった。
【０００４】
【発明が解決しようとする課題】上記従来技術は、中継
動作による論理遅延によって、ジッタの累積の仕方に差
のあることが、配慮されておらず、特に遅延の大きな装
置に於いて、ＰＬＬの同期引込み時間を早め、システム
の立上げ時間を短くしようとする時に、ジッタの累積と
言う問題につき当たってしまうことがあり、このため
に、中継する台数に制限を与えなければならなくなった
り、又、システムの立上げ時間を大きくせざるを得なく
なったりの不都合があった。
動作による論理遅延によって、ジッタの累積の仕方に差
のあることが、配慮されておらず、特に遅延の大きな装
置に於いて、ＰＬＬの同期引込み時間を早め、システム
の立上げ時間を短くしようとする時に、ジッタの累積と
言う問題につき当たってしまうことがあり、このため
に、中継する台数に制限を与えなければならなくなった
り、又、システムの立上げ時間を大きくせざるを得なく
なったりの不都合があった。
【０００５】又、ＰＬＬの同期引込み時間を長くするこ
とはＰＬＬのバンド幅を狭めることと等価であり、この
ために、ＰＬＬに使用する電圧制御発振器（ＶＣＯ）の
キャプチャレンジがせばまり、特別に安定度（温度や電
圧変動に対して）の高い効果なＰＬＬを採用する必要性
があった。
とはＰＬＬのバンド幅を狭めることと等価であり、この
ために、ＰＬＬに使用する電圧制御発振器（ＶＣＯ）の
キャプチャレンジがせばまり、特別に安定度（温度や電
圧変動に対して）の高い効果なＰＬＬを採用する必要性
があった。
【０００６】本発明の目的は、前記問題を総合的に解決
するものであり、ＰＬＬのバンド幅（応答時間）と、デ
ータ遅延の関係を明らかにして、ジッタの累積量をおさ
え、システムの立上げ時間を早めることにある。
するものであり、ＰＬＬのバンド幅（応答時間）と、デ
ータ遅延の関係を明らかにして、ジッタの累積量をおさ
え、システムの立上げ時間を早めることにある。
【０００７】
【課題を解決するための手段】上記目的は、ＰＬＬのバ
ンド幅と、中継動作時の論理動作によるデータ遅延をジ
ッタの累積の少ない所に設定することにより達成され
る。
ンド幅と、中継動作時の論理動作によるデータ遅延をジ
ッタの累積の少ない所に設定することにより達成され
る。
【０００８】中継動作時の論理動作によるデータ遅延量
は、通信を行なう形式によって、ほぼ決められる。一本
の通信線路をシリアルなデータを伝送するために、たと
えば、通信相手のアドレスを解釈する数バイトのデータ
は一旦自分の論理部に取り込んでから、判定が行なわれ
る。このような動作がプロトコルの複雑さに伴い増加
し、益々データ遅延が増える傾向にある。一つの定まっ
た通信プロトコルでは、このデータ遅延は一定の値をも
つから、システムになった時の各中継装置は、同一の遅
延をデータに与えながら次から次へとデータを送って行
く。このデータの遅延に対してＰＬＬのバンド幅を決め
ることにより、全体として、ジッタの累積の少ない、そ
して、システムの立上げ時間の早いシステムの構成が可
能となる。
は、通信を行なう形式によって、ほぼ決められる。一本
の通信線路をシリアルなデータを伝送するために、たと
えば、通信相手のアドレスを解釈する数バイトのデータ
は一旦自分の論理部に取り込んでから、判定が行なわれ
る。このような動作がプロトコルの複雑さに伴い増加
し、益々データ遅延が増える傾向にある。一つの定まっ
た通信プロトコルでは、このデータ遅延は一定の値をも
つから、システムになった時の各中継装置は、同一の遅
延をデータに与えながら次から次へとデータを送って行
く。このデータの遅延に対してＰＬＬのバンド幅を決め
ることにより、全体として、ジッタの累積の少ない、そ
して、システムの立上げ時間の早いシステムの構成が可
能となる。
【０００９】
【作用】多段再生中継装置においては、中継装置間を接
続するケーブルの帯域制限や、受信アンプ回路の帯域制
限によって符号間干渉を起こし、ジッタが発生する。こ
のジッタは、データのもつ周波数成分のかたよりによ
り、定常的な位相オフセットとなって表われる。これを
パターンジッタと呼ぶ。パターンジッタは、長い周期で
データが繰り返す時に最も大きくなり、一般的には、
“１”データと“０”データの長周期での繰返し時に最
大となる。ＰＬＬは、このパターン変動によって引き起
こされた位相オフセットに対して追従するように動作す
る。この追従する速さは、ＰＬＬのバンド幅に依存し、
このバンド幅によって決まる応答時間をτとすると、ジ
ッタのピーク値は、中継段１段通過するたびにτだけ遅
延する。中継装置は、データを遅延させて後段へ伝える
ため、この遅延量がＰＬＬの応答時間と同じくなった時
に最大のジッタ累積が発生し、誤動作することになる。
従って、データの遅延とＰＬＬの応答時間の遅れを一致
させないような所にＰＬＬの応答時間を合わせれば、ジ
ッタの累積をおさえ、誤動作を防止できることになる。
続するケーブルの帯域制限や、受信アンプ回路の帯域制
限によって符号間干渉を起こし、ジッタが発生する。こ
のジッタは、データのもつ周波数成分のかたよりによ
り、定常的な位相オフセットとなって表われる。これを
パターンジッタと呼ぶ。パターンジッタは、長い周期で
データが繰り返す時に最も大きくなり、一般的には、
“１”データと“０”データの長周期での繰返し時に最
大となる。ＰＬＬは、このパターン変動によって引き起
こされた位相オフセットに対して追従するように動作す
る。この追従する速さは、ＰＬＬのバンド幅に依存し、
このバンド幅によって決まる応答時間をτとすると、ジ
ッタのピーク値は、中継段１段通過するたびにτだけ遅
延する。中継装置は、データを遅延させて後段へ伝える
ため、この遅延量がＰＬＬの応答時間と同じくなった時
に最大のジッタ累積が発生し、誤動作することになる。
従って、データの遅延とＰＬＬの応答時間の遅れを一致
させないような所にＰＬＬの応答時間を合わせれば、ジ
ッタの累積をおさえ、誤動作を防止できることになる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、中継段１０を示し、図２は通信回線７を
介して複数の中継段１０が接続されている状態を示す。
通信回線７としては、同軸ケーブルや、ツイスト ペア
ケーブルや、光ファイバなどが用いられる。
する。図１は、中継段１０を示し、図２は通信回線７を
介して複数の中継段１０が接続されている状態を示す。
通信回線７としては、同軸ケーブルや、ツイスト ペア
ケーブルや、光ファイバなどが用いられる。
【００１１】各中継段１０は通信回線７を介して、受信
データを入力する。受信データは図３に示される受信波
形のように歪んでいる。これを受信回路（図示せず）に
より再生し、この再生データがＰＬＬ５および論理遅延
６に入力される。ＰＬＬ５は、後に図５にて説明するよ
うに、再生データのパルス変調に用いられているクロッ
クを抽出するための回路である。又、論理遅延６は、中
継段の処理装置等（図示せず）に再生データを取り込む
ための入力ラッチ等の論理回路が相当する。この論理遅
延６は、再生データを一時保持し、中継するため、遅延
ｔを生じさせる。論理遅延６を経たデータは、後段に伝
送するために、データ再同期部９でＰＬＬ５で再生され
たクロックで再クロックキングされて、通信回路７へ送
出される。本実施例では、この時使われるＰＬＬの動作
応答時間（閉ループ応答時間）τを、論理遅延時間ｔと
一致させないようにして、ジッタの累積を少なくおさえ
る。ＰＬＬの動作応答時間τは、図４において説明する
ようにＰＬＬの周波数特性によって定まる。また、論理
遅延６の遅延時間は、論理遅延６内のラッチ等の保持論
理から、いつ再生データを読みだして出力するかによっ
て定めることができる。
データを入力する。受信データは図３に示される受信波
形のように歪んでいる。これを受信回路（図示せず）に
より再生し、この再生データがＰＬＬ５および論理遅延
６に入力される。ＰＬＬ５は、後に図５にて説明するよ
うに、再生データのパルス変調に用いられているクロッ
クを抽出するための回路である。又、論理遅延６は、中
継段の処理装置等（図示せず）に再生データを取り込む
ための入力ラッチ等の論理回路が相当する。この論理遅
延６は、再生データを一時保持し、中継するため、遅延
ｔを生じさせる。論理遅延６を経たデータは、後段に伝
送するために、データ再同期部９でＰＬＬ５で再生され
たクロックで再クロックキングされて、通信回路７へ送
出される。本実施例では、この時使われるＰＬＬの動作
応答時間（閉ループ応答時間）τを、論理遅延時間ｔと
一致させないようにして、ジッタの累積を少なくおさえ
る。ＰＬＬの動作応答時間τは、図４において説明する
ようにＰＬＬの周波数特性によって定まる。また、論理
遅延６の遅延時間は、論理遅延６内のラッチ等の保持論
理から、いつ再生データを読みだして出力するかによっ
て定めることができる。
【００１２】以下、図３から図１２を用いてＰＬＬの動
作応答時間τと論理遅延ｔとを違えたことによるジッタ
の抑圧効果を説明する。
作応答時間τと論理遅延ｔとを違えたことによるジッタ
の抑圧効果を説明する。
【００１３】図３は、ジッタの発生原理を示したもので
ある。中継段１０の処理装置内で扱われるデータは、Ｎ
ＲＺ（ノンリターン ツウ ゼロ）であるが、シリアル
な、データ伝送を行なうために、クロック成分を含む形
式に変調が行なわれる。この変調されたデータは、通信
回線７を経由して遠方の次段の中継段に伝えられる。こ
の変調されたデータは、通信回線により、帯域制限を受
け、図３に示す受信データ波形のように歪んでしまう。
これを受信器により、再生すると、“０”データの位相
Φ0と、“１”データのΦ1との間に位相差ができる。こ
の位相の変化を縦軸にとって表したものが、図４であ
る。図４に示すように、連続した“０”データから連続
した“１”データへの変化により、データの位相がΦ0
からΦ1へと急激に変化することがわかる。
ある。中継段１０の処理装置内で扱われるデータは、Ｎ
ＲＺ（ノンリターン ツウ ゼロ）であるが、シリアル
な、データ伝送を行なうために、クロック成分を含む形
式に変調が行なわれる。この変調されたデータは、通信
回線７を経由して遠方の次段の中継段に伝えられる。こ
の変調されたデータは、通信回線により、帯域制限を受
け、図３に示す受信データ波形のように歪んでしまう。
これを受信器により、再生すると、“０”データの位相
Φ0と、“１”データのΦ1との間に位相差ができる。こ
の位相の変化を縦軸にとって表したものが、図４であ
る。図４に示すように、連続した“０”データから連続
した“１”データへの変化により、データの位相がΦ0
からΦ1へと急激に変化することがわかる。
【００１４】データを受信する装置は、この再生された
データからクロックを抽出し、再生データをサンプリン
グして、元のＮＲＺデータに復調し、論理動作を行なう
ものである。
データからクロックを抽出し、再生データをサンプリン
グして、元のＮＲＺデータに復調し、論理動作を行なう
ものである。
【００１５】一般にクロックの抽出は、ＬＣのタンク回
路かＰＬＬが使われる。本発明は、ＰＬＬを用いたクロ
ック抽出についてのものであり、以降全てＰＬＬについ
てのみ説明する。図５にＰＬＬ回路の構成を示す。ＰＬ
Ｌは、位相比較器１、ループフィルタ２、増幅器３、電
圧制御発振器４から構成される。位相比較器１の入力に
は、図３で説明した再生データ波形がＤＡＴＡ入力へ入
力され、もう一方の入力には、電圧制御発振器４のクロ
ック出力が入力される。位相比較器１は、これら２つの
入力の差をパルス幅として出力し、これがループフィル
タ２へ加えられる。ループフィルタ２は、パルス幅を電
圧に変換し、増幅器３で増幅し、電圧制御発振器４を制
御する。このような動作を行ないつつ、ＰＬＬは、ＤＡ
ＴＡ入力へ入って来る再生データ波形に位相を合わせる
ように、動作する。ＰＬＬのこの位相合わせをするため
の動作速度は、図６に示すＰＬＬの閉ループ周波数特性
によって決まる。この図６のゲインが３ｄｂ落ちる点を
ＰＬＬの閉ループ周波数帯域と呼び、ｆTで表すことが
できる。図６のように平坦な周波数特性をもったＰＬＬ
においては、動作応答時間τとｆTの間に次の数１が近
似的に適用できる。
路かＰＬＬが使われる。本発明は、ＰＬＬを用いたクロ
ック抽出についてのものであり、以降全てＰＬＬについ
てのみ説明する。図５にＰＬＬ回路の構成を示す。ＰＬ
Ｌは、位相比較器１、ループフィルタ２、増幅器３、電
圧制御発振器４から構成される。位相比較器１の入力に
は、図３で説明した再生データ波形がＤＡＴＡ入力へ入
力され、もう一方の入力には、電圧制御発振器４のクロ
ック出力が入力される。位相比較器１は、これら２つの
入力の差をパルス幅として出力し、これがループフィル
タ２へ加えられる。ループフィルタ２は、パルス幅を電
圧に変換し、増幅器３で増幅し、電圧制御発振器４を制
御する。このような動作を行ないつつ、ＰＬＬは、ＤＡ
ＴＡ入力へ入って来る再生データ波形に位相を合わせる
ように、動作する。ＰＬＬのこの位相合わせをするため
の動作速度は、図６に示すＰＬＬの閉ループ周波数特性
によって決まる。この図６のゲインが３ｄｂ落ちる点を
ＰＬＬの閉ループ周波数帯域と呼び、ｆTで表すことが
できる。図６のように平坦な周波数特性をもったＰＬＬ
においては、動作応答時間τとｆTの間に次の数１が近
似的に適用できる。
【００１６】
【数１】 τ＝１／２πｆT
【００１７】図７にＰＬＬを縦列に多段接続した場合の
形態を示す。最初の段にデータの変化によって引き起こ
された位相変動が入力されると、この位相変動は次々に
伝わって行く。この伝わる様子は、図７に示したように
ＰＬＬ５を１段通過するたびにΦ0からΦ1に変化する速
度は遅くなっていく。図８にはＰＬＬを１段通過した位
相変動の様子をｎ＝１から１０段通過した位相変動の様
子をｎ＝９の波形として示している。この図８の波形は
初めのステップ状の位相変動があった時の１段目の応答
が遅れていることを示している。この位相変動に対する
応答の遅れ分がデータの位相とクロックとの間の位相差
となる。これがアライメントジッタと呼ばれるものであ
る。このアライメントジッタに注目して、多段のＰＬＬ
接続の場合どのようなジッタが伝わるかを表したものが
図９に示してある。ｎ＝１の波形はＰＬＬ１段目のデー
タとクロックの位相差を示し、ｎ＝９は９段目のデータ
とクロックの位相差を時間の経過によって表わしてあ
る。初めの段に与えられたΦ0からΦ1に変わるステップ
状の位相変動は、ＰＬＬの動作応答時間τだけ遅れなが
ら次段へと伝搬していき、ジッタ量ΔΦはだんだん小さ
くなって行く。以上の説明は多段に接続された時後段に
どのようにその位相変動が伝わるかを示したが、実際の
データ伝送を行なっている時は、最初のＰＬＬの段に位
相変動を与えたデータは、後段にも送られる。同一の構
成をした回路が縦続に接続されているから、受け取った
後段も最初の段と同じ応答をすることは、明らかであ
る。図１０は図２の実際の多段の中継段を、変調伝送と
いう点を無視し、単にクロックと（ＮＲＺ）データの伝
送する様子のみ着目して模式的に表した図である。デー
タは変調されて、クロック成分を与えられる。
形態を示す。最初の段にデータの変化によって引き起こ
された位相変動が入力されると、この位相変動は次々に
伝わって行く。この伝わる様子は、図７に示したように
ＰＬＬ５を１段通過するたびにΦ0からΦ1に変化する速
度は遅くなっていく。図８にはＰＬＬを１段通過した位
相変動の様子をｎ＝１から１０段通過した位相変動の様
子をｎ＝９の波形として示している。この図８の波形は
初めのステップ状の位相変動があった時の１段目の応答
が遅れていることを示している。この位相変動に対する
応答の遅れ分がデータの位相とクロックとの間の位相差
となる。これがアライメントジッタと呼ばれるものであ
る。このアライメントジッタに注目して、多段のＰＬＬ
接続の場合どのようなジッタが伝わるかを表したものが
図９に示してある。ｎ＝１の波形はＰＬＬ１段目のデー
タとクロックの位相差を示し、ｎ＝９は９段目のデータ
とクロックの位相差を時間の経過によって表わしてあ
る。初めの段に与えられたΦ0からΦ1に変わるステップ
状の位相変動は、ＰＬＬの動作応答時間τだけ遅れなが
ら次段へと伝搬していき、ジッタ量ΔΦはだんだん小さ
くなって行く。以上の説明は多段に接続された時後段に
どのようにその位相変動が伝わるかを示したが、実際の
データ伝送を行なっている時は、最初のＰＬＬの段に位
相変動を与えたデータは、後段にも送られる。同一の構
成をした回路が縦続に接続されているから、受け取った
後段も最初の段と同じ応答をすることは、明らかであ
る。図１０は図２の実際の多段の中継段を、変調伝送と
いう点を無視し、単にクロックと（ＮＲＺ）データの伝
送する様子のみ着目して模式的に表した図である。デー
タは変調されて、クロック成分を与えられる。
【００１８】データ中のクロック成分は、ＰＬＬ通過し
て後段へとどんどん伝えられる。（ＮＲＺ）データは、
再生中継のため、論理的に遅延を与えられつつ後段に次
々と伝送される（先にも触れたが、実際に伝送するデー
タは変調されクロック成分を含んだものになっているか
ら、図１０に示すモデルのようにクロックと（ＮＲＺ）
データと言うはっきり区別のつくものではない。）。Ｐ
ＬＬに伝わるジッタは、図３で説明したようにデータの
パターン変動により引き起こされるものであるから、図
１０に示す如く、データ側からクロック側に対して１段
通過するたびにデータパターン変動により発生するジッ
タが、各段のＰＬＬに入力され、前段から送られて来た
クロックに加算されることになる。この説明から容易に
理解される結果として、パターンの変動によって発生し
たジッタは、再生中継装置を多段通過することによって
どんどん累積していくであろうことが予想される。この
ジッタの累積の様子をＰＬＬの応答時間τ（ループ時定
数τ）に対する論理動作によるデータの遅延時間との関
係を表したものが、図１１である。横軸にＰＬＬのルー
プ時定数τに対する論理の遅延時間をとり、論理の遅延
時間に対するジッタの増加量を縦軸にとったものであ
り、この図で明らかなように、論理の遅延時間がＰＬＬ
のループ時定数τと一致した時に、ジッタの累積が最大
になる。このジッタの累積の様子を横軸を中継装置の中
継段数として表したものが、図１２である。図１１に示
した論理の遅延時間がτと一致した時における、ジッタ
の累積の仕方は、台数とともにどんどん増加して行くの
がわかる。このτの位置をさけた点においては、例え
ば、０．５τの点では、１０台目位の点では飽和してい
る。又、０．２τでは、３台目で飽和している。このよ
うにτの点から大きくも小さくもはずすことによりジッ
タの累積量を小さく押さえることができることが明らか
である。
て後段へとどんどん伝えられる。（ＮＲＺ）データは、
再生中継のため、論理的に遅延を与えられつつ後段に次
々と伝送される（先にも触れたが、実際に伝送するデー
タは変調されクロック成分を含んだものになっているか
ら、図１０に示すモデルのようにクロックと（ＮＲＺ）
データと言うはっきり区別のつくものではない。）。Ｐ
ＬＬに伝わるジッタは、図３で説明したようにデータの
パターン変動により引き起こされるものであるから、図
１０に示す如く、データ側からクロック側に対して１段
通過するたびにデータパターン変動により発生するジッ
タが、各段のＰＬＬに入力され、前段から送られて来た
クロックに加算されることになる。この説明から容易に
理解される結果として、パターンの変動によって発生し
たジッタは、再生中継装置を多段通過することによって
どんどん累積していくであろうことが予想される。この
ジッタの累積の様子をＰＬＬの応答時間τ（ループ時定
数τ）に対する論理動作によるデータの遅延時間との関
係を表したものが、図１１である。横軸にＰＬＬのルー
プ時定数τに対する論理の遅延時間をとり、論理の遅延
時間に対するジッタの増加量を縦軸にとったものであ
り、この図で明らかなように、論理の遅延時間がＰＬＬ
のループ時定数τと一致した時に、ジッタの累積が最大
になる。このジッタの累積の様子を横軸を中継装置の中
継段数として表したものが、図１２である。図１１に示
した論理の遅延時間がτと一致した時における、ジッタ
の累積の仕方は、台数とともにどんどん増加して行くの
がわかる。このτの位置をさけた点においては、例え
ば、０．５τの点では、１０台目位の点では飽和してい
る。又、０．２τでは、３台目で飽和している。このよ
うにτの点から大きくも小さくもはずすことによりジッ
タの累積量を小さく押さえることができることが明らか
である。
【００１９】上記実施例において、各段のＰＬＬの動作
応答時間τの論理遅延ｔとの関係を、τの方をｔよりも
大きく設定したり、あるいはτの方をｔよりも小さく設
定することは自由である。
応答時間τの論理遅延ｔとの関係を、τの方をｔよりも
大きく設定したり、あるいはτの方をｔよりも小さく設
定することは自由である。
【００２０】又、各段の論理遅延時間ｔの長短の２種類
存在する場合、ＰＬＬの動作応答時間τを論理遅延時間
の短い場合と長い場合の間に設定することもできる。
存在する場合、ＰＬＬの動作応答時間τを論理遅延時間
の短い場合と長い場合の間に設定することもできる。
【００２１】
【発明の効果】本発明によれば、多段再生中継装置にお
いて、論理遅延とＰＬＬの応答時間との差をつけること
により、データパターン依存によって発生するジッタの
累積をおさえることができるために、多段接続台数を増
加しても安定した通信状態を維持できる効果がある。
いて、論理遅延とＰＬＬの応答時間との差をつけること
により、データパターン依存によって発生するジッタの
累積をおさえることができるために、多段接続台数を増
加しても安定した通信状態を維持できる効果がある。
【００２２】又、ジッタの累積状態は、ＰＬＬの応答時
間と論理遅延の関係によって明らかであるため、ジッタ
の抑圧のためだけにＰＬＬ応答時間を無用に長くして、
ＰＬＬの同期引込み時間を長くする必要もないため、多
段再生中継装置を使った通信システム全体の立上り時間
を短くできる等の効果があり、この発明の経済的効果は
大である。
間と論理遅延の関係によって明らかであるため、ジッタ
の抑圧のためだけにＰＬＬ応答時間を無用に長くして、
ＰＬＬの同期引込み時間を長くする必要もないため、多
段再生中継装置を使った通信システム全体の立上り時間
を短くできる等の効果があり、この発明の経済的効果は
大である。
【図１】本発明の一実施例を示す図である。
【図２】本発明の中継装置を多段に接続した状態を示し
た図である。
た図である。
【図３】ジッタの発生原理を示した図である。
【図４】ジッタを時間の経過による位相変動として表し
た図である。
た図である。
【図５】ＰＬＬの構成図である。
【図６】ＰＬＬの閉ループ応答周波数特性を示した図で
ある。
ある。
【図７】多段にＰＬＬを接続した時の図である。
【図８】多段のＰＬＬに位相変動を与えた時の各段のＰ
ＬＬに位相変動を与えた時の各段の応答を示した図であ
る。
ＬＬに位相変動を与えた時の各段の応答を示した図であ
る。
【図９】多段のＰＬＬ接続時のアライメントジッタを示
した図である。
した図である。
【図１０】多段中継装置を接続した時の図である。
【図１１】本発明の中継装置を多段に接続した状態を示
した図である。
した図である。
【図１２】中継段数に対するジッタの累積の仕方を表し
た図である。
た図である。
５…ＰＬＬ、 ６…論理遅延、 ７…通信回線、
１０…中継段。
１０…中継段。
Claims (1)
- 【請求項１】ＰＬＬを有する中継装置を複数個直列に接
続した多段再生中継装置において、各中継装置における
中継動作時の論理動作によって生じるデータの遅延時間
と各ＰＬＬの動作応答時間τとを一致させないことを特
徴とする多段再生中継装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147317A JP2501173B2 (ja) | 1993-06-18 | 1993-06-18 | 多段再生中継装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147317A JP2501173B2 (ja) | 1993-06-18 | 1993-06-18 | 多段再生中継装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8590786A Division JPH0640649B2 (ja) | 1986-04-16 | 1986-04-16 | 多段再生中継装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723065A JPH0723065A (ja) | 1995-01-24 |
| JP2501173B2 true JP2501173B2 (ja) | 1996-05-29 |
Family
ID=15427459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147317A Expired - Lifetime JP2501173B2 (ja) | 1993-06-18 | 1993-06-18 | 多段再生中継装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501173B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE370285T1 (de) | 1999-11-29 | 2007-09-15 | Inax Corp | Toilette ohne spülkasten |
-
1993
- 1993-06-18 JP JP5147317A patent/JP2501173B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723065A (ja) | 1995-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8644713B2 (en) | Optical burst mode clock and data recovery | |
| US5987085A (en) | Clock recovery circuit | |
| JPH05508983A (ja) | トークンリングの同期 | |
| JP2009200570A (ja) | クロック再生回路 | |
| JPH0640649B2 (ja) | 多段再生中継装置 | |
| JPH08213979A (ja) | タイミング抽出回路 | |
| JP3346445B2 (ja) | 識別・タイミング抽出回路 | |
| JPH05102954A (ja) | デイジタル信号中継伝送装置 | |
| JP2501173B2 (ja) | 多段再生中継装置 | |
| JPH08237231A (ja) | 通信システムのための回路および通信リンクおよび通信装置 | |
| US8494092B2 (en) | CDR with sigma-delta noise-shaped control | |
| JPH10247903A (ja) | ビット同期回路 | |
| US8116420B2 (en) | Clock-forwarding technique for high-speed links | |
| US7209666B2 (en) | Optical clock recovery device for recovering the clock from an optical signal | |
| JP5177905B2 (ja) | Ｃｄｒ回路 | |
| KR100408753B1 (ko) | 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를보상하는 수신기 | |
| US5524109A (en) | Token ring concentrator having retiming function | |
| US5485113A (en) | Jitter-compensated sampling phase control apparatus | |
| Lee et al. | A 2.5 Gbps Transceiver and Channel Architecture for High-Speed Automotive Communication System | |
| JPH11215112A (ja) | Ｐｌｌ回路 | |
| JPS619059A (ja) | 再生中継装置 | |
| JP5612499B2 (ja) | Ｃｄｒ回路 | |
| Cartaxo et al. | Jitter in the square synchroniser on direct detection optical communications. III. Numerical results concerning white circuit noise | |
| JPS63133729A (ja) | 同期再生回路 | |
| JP2002094459A (ja) | 光受信機 |