JP5612499B2 - Ｃｄｒ回路 - Google Patents

Description

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。

ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある（例えば非特許文献１参照）。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば非特許文献２に開示されている。

図１１は非特許文献２に開示された従来のＣＤＲ回路の構成を示すブロック図である。このＣＤＲ回路は、フリップフロップ回路（以下、Ｆ／Ｆとする）３と、クロック再生回路３０とから構成される。クロック再生回路３０は、ゲーティング回路１０と、ゲート付きの電圧制御発振器（Voltage Controlled Oscillator）であるゲーティッドＶＣＯ（以下、Ｇ−ＶＣＯとする）１１と、ＶＣＯ１２と、バッファ増幅器１４とから構成される。

ゲーティング回路１０に入力データ４が入力されると、入力データ４のエッジに同期したパルスが出力される。ゲーティング回路１０からのエッジパルスがＧ−ＶＣＯ１１に入力されると、Ｇ−ＶＣＯ１１は、当該エッジパルスのタイミング、つまり電圧値偏移点をトリガとしてその発振位相がエッジパルスの位相（すなわち、入力データ４の位相）と合うように調整される。位相を調整された発振信号は、入力データ４との位相が合った信号としてＧ−ＶＣＯ１１から出力される。このＧ−ＶＣＯ１１の出力信号は、バッファ増幅器１４を経由してＶＣＯ１２に入力される。ここで、Ｇ−ＶＣＯ１１は、非特許文献２に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。

ＶＣＯ１２は、非特許文献２に開示されているように、Ｇ−ＶＣＯ１１と同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にＶＣＯ１２の出力を帰還すると共にＧ−ＶＣＯ１１の出力を入力するようにしたものである。このように構成されたＧ−ＶＣＯ１１とＶＣＯ１２の周波数制御端子に最適な周波数制御信号８を入力すれば、Ｇ−ＶＣＯ１１とＶＣＯ１２の発振周波数を入力データレート周波数と同一にすることができる。

このようにクロック周波数が安定化されたクロック再生回路３０に、クロック周波数と同一のデータレート信号が入力された場合、高速かつ安定な再生クロック７を出力することができる。この再生クロック７は、Ｆ／Ｆ３のクロック端子に入力され、Ｆ／Ｆ３のデータ入力端子に入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３から再生データ６が出力される。

"10Gb/s Ethernet Passive Optical Network"，IEEE 802.3av J.Terada，et al.，"Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit"，in 2009 IEEE International Solid-State Circuits Conference Digest，pp.104-106，Feb.2009

図１１に示した従来構成によれば、入力データ４との同期を瞬時に確立することができる。ただし、この瞬時応答特性は、再生クロック７の位相を入力データ４の位相に常時合わせることを意味するので、入力データ４にジッタがあると、そのジッタがそのまま再生クロック７および再生データ６に現れてしまうという問題点があった。

図１１に示した従来構成は、この問題点の解消も狙っている。ＶＣＯ１２には、Ｇ−ＶＣＯ１１から出力される、入力データと位相の合ったクロック信号と、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力される。このため、再生クロック７の位相はＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ−ＶＣＯ１１の出力の影響が低減される。さらに、Ｇ−ＶＣＯ１１とＶＣＯ１２との間にバッファ増幅器１４を設けることにより、Ｇ−ＶＣＯ１１からの信号を減衰させているため、再生クロック７の位相に与えるＧ−ＶＣＯ１１の影響がより一層低減される。こうして、図１１に示した従来構成では、入力データ４のジッタに応じてＧ−ＶＣＯ１１の出力クロックのジッタが増大した場合においても、ＶＣＯ１２が影響を受け難くなるので、再生クロック７のジッタを低減することができる。

しかしながら、図１１に示した従来構成では、ジッタの抑圧と引き換えに、入力データ４に対する瞬時応答特性が喪失し、応答時間が長くなってしまうという問題点があった。つまり、ジッタの抑圧と応答時間とは、トレードオフの関係にある。したがって、図１１に示した従来構成のように、Ｇ−ＶＣＯ１１のＶＣＯ１２に対する影響をある一定の条件に固定してしまうと、ジッタの抑圧と応答時間の短縮とを両立させることが困難になる。

本発明の目的は、上記従来の問題点を解決し、安定したクロック再生を損なうことなくジッタの抑圧と応答時間の短縮とを両立させ、低ジッタなクロック再生が可能な高速応答のＣＤＲ回路を提供することにある。

本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、同期信号期間と比較して小さくするよう制御する制御手段と、同期信号とデータ信号の受信期間を把握する機能を有し、前記制御手段の動作を制御する切替信号を生成する切替信号生成手段とを備えることを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、前記ゲーティング回路の出力と前記第１の電圧制御発振器の入力との間に設けられた第２の電圧制御発振器を備え、前記第２の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力し、前記第１の電圧制御発振器は、前記第２の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記制御手段は、可変減衰器、スイッチ、可変利得増幅器のいずれかであることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記制御手段は、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所定の周期で変化するよう制御することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記制御手段は、所望のデータレート以外の入力データが入力されているときに、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所望のデータレートの入力データの同期信号期間と比較して小さくするよう制御することを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、前記第１の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第１の電圧制御発振器に入力する周波数制御回路を備え、前記周波数制御回路は、前記第１の電圧制御発振器の出力と参照クロックとの周波数差を比較して前記周波数制御信号を出力する周波数比較器からなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第１の電圧制御発振器と前記第２の電圧制御発振器とは、同一の構成である。
また、本発明のＣＤＲ回路の１構成例において、前記制御手段は、前記ゲーティング回路の前段、前記ゲーティング回路の出力と前記第２の電圧制御発振器の入力との間、前記第２の電圧制御発振器の出力と前記第１の電圧制御発振器の入力との間のいずれかに配置されることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記第２の電圧制御発振器の出力と前記第１の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記周波数制御信号により発振周波数が制御される第３の電圧制御発振器を備え、前記第１の電圧制御発振器の出力の代わりに、前記第３の電圧制御発振器の出力を前記周波数比較器に入力し、前記周波数制御信号を前記第１、第２の電圧制御発振器にも入力することを特徴とするものである。

本発明によれば、入力データのデータ信号期間の少なくとも一部において、ゲーティング回路の出力パルスが再生クロックに与える影響を、同期期間と比較して小さくするよう制御することにより、ジッタを含んだ入力データに対しても、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロックのジッタ抑圧とを両立させることができ、受信感度の向上ならびにＰＯＮシステムの伝送効率向上に寄与することができる。

また、本発明では、所望のデータレート以外の入力データが入力されているときに、ゲーティング回路の出力パルスが再生クロックに与える影響を、所望のデータレートの入力データの同期信号期間と比較して小さくするよう制御することにより、入力データに異レート信号や雑音が含まれる場合においても、高速なクロック同期確立と再生クロックのジッタ抑圧の両立が可能になる。

本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるゲーティング回路の構成の１例を示す回路図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるＧ−ＶＣＯとＶＣＯの構成の１例を示す回路図である。 本発明の第１の実施の形態に係るＣＤＲ回路の動作を説明するタイミングチャートである。 本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第２の実施の形態に係るＣＤＲ回路の動作を説明するタイミングチャートである。 本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係るＣＤＲ回路の動作を説明するタイミングチャートである。 本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第４の実施の形態に係るＣＤＲ回路の動作を説明するタイミングチャートである。 従来のＣＤＲ回路の構成を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。なお本発明では、特に指定が無い場合は、入力データがバースト信号のときは同期信号期間（プリアンブル期間）を同期期間とし、その後に続くデータ区間をデータ信号期間とする。入力データが連続信号のときは再生クロックの同期を取り直すのに使用する連続信号の一部区間のことを同期期間とし、それ以外をデータ信号期間とする。
図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、データ識別回路となるＦ／Ｆ３と、クロック再生回路３０ａとから構成される。クロック再生回路３０ａは、ゲーティング回路１０と、Ｇ−ＶＣＯ１１と、ＶＣＯ１２と、可変減衰器１６と、周波数比較器２４と、分周器２５とから構成される。本実施の形態は、ＣＤＲ回路において、Ｇ−ＶＣＯ１１の出力とＶＣＯ１２の入力との間に制御手段となる可変減衰器１６を設け、この可変減衰器１６の減衰量を適応制御することを最も主要な特徴とする。

図２はゲーティング回路１０の構成の１例を示す回路図である。ゲーティング回路１０は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたＮＡＮＤ１００と、ＮＡＮＤ１００の出力を入力とするインバータ１０１と、インバータ１０１の出力を入力とするインバータ１０２と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ１０２の出力が入力されるＮＡＮＤ１０３とから構成される。

周波数比較器２４と分周器２５とは、周波数制御信号８を生成する周波数同期ループを構成している。分周器２５は、ＶＣＯ１２から出力される再生クロック７を１／１６に分周する。周波数比較器２４は、分周器２５から出力される１／１６分周信号の周波数と、入力データレート周波数の１／１６の周波数の参照クロック５との周波数差を反映した電圧（周波数制御信号８）を生成する。こうして、周波数比較器２４と分周器２５とにより、再生クロック７の分周信号の周波数を参照クロック５の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号８は、ＶＣＯ１２のみならずＧ−ＶＣＯ１１の周波数制御端子にも入力される。

ここで、好ましくは、ＶＣＯ１２は、Ｇ−ＶＣＯ１１と同一の回路構成を有する。Ｇ−ＶＣＯ１１およびＶＣＯ１２は、例えば非特許文献２に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。図３はＧ−ＶＣＯ１１とＶＣＯ１２の構成の１例を示す回路図である。Ｇ−ＶＣＯ１１は、一方の入力端子にゲーティング回路１０の出力が入力され、他方の入力端子にＧ−ＶＣＯ１１の出力が入力されるＮＡＮＤ１１０と、ＮＡＮＤ１１０の出力を入力とするインバータ１１１と、インバータ１１１の出力を入力とするインバータ１１２と、一端がインバータ１１１の出力端子およびインバータ１１２の入力端子に接続され、他端の容量制御端子がＧ−ＶＣＯ１１の周波数制御端子に接続された可変容量１１３とから構成される。

ＶＣＯ１２は、一方の入力端子がプルアップされ、他方の入力端子（ＶＣＯ１２の入力端子）に可変減衰器１６から出力されるクロックとＶＣＯ１２の出力である再生クロック７とが入力されるＮＡＮＤ１２０と、ＮＡＮＤ１２０の出力を入力とするインバータ１２１と、インバータ１２１の出力を入力とし、再生クロック７を出力するインバータ１２２と、一端がインバータ１２１の出力端子およびインバータ１２２の入力端子に接続され、他端の容量制御端子がＶＣＯ１２の周波数制御端子に接続された可変容量１２３とから構成される。

以上のような構成のＧ−ＶＣＯ１１の周波数制御端子とＶＣＯ１２の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ−ＶＣＯ１１とＶＣＯ１２の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０に、クロック周波数と同一のデータレート周波数の入力データ４が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

次に、本実施の形態のＣＤＲ回路の動作を説明する。図４（Ａ）〜図４（Ｆ）は本実施の形態のＣＤＲ回路の動作を説明するタイミングチャートである。なお、図４（Ｂ）は入力データ４にジッタが有る場合のＧ−ＶＣＯ１１の出力を示し、図４（Ｃ）は入力データ４にジッタが無い場合のＧ−ＶＣＯ１１の出力を示している。図４（Ｅ）の可変減衰器１６の出力および図４（Ｆ）の再生クロック７は、入力データ４にジッタが有る場合のＧ−ＶＣＯ１１の出力を基に記載されたものである。

ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がる幅がＴ／２のエッジパルスを出力する。

Ｇ−ＶＣＯ１１は、入力データ４と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路１０から出力されるエッジパルスにより制御される。すなわち、Ｇ−ＶＣＯ１１は、ゲーティング回路１０から値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。こうして、Ｇ−ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と瞬時に合うように調整される。この位相調整は、入力データ４にジッタが含まれる場合、このジッタがそのままＧ−ＶＣＯ１１の出力に伝達されることを意味する。

Ｇ−ＶＣＯ１１の出力クロックは、可変減衰器１６の入力端子に入力される。そして、このクロックは、可変減衰器１６で減衰され、ＶＣＯ１２の入力端子に入力される。ＶＣＯ１２は、Ｇ−ＶＣＯ１１と同様に、周波数制御端子に周波数制御信号８が供給されることにより、入力データ４と等しい周波数の再生クロック７を出力する。ＶＣＯ１２には、Ｇ−ＶＣＯ１１から出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、再生クロック７の位相は、Ｇ−ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。

ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ−ＶＣＯ１１の出力の影響が低減される。このＧ−ＶＣＯ１１の影響は、可変減衰器１６の減衰量を変えることで調整することができる。切替信号９の電圧に応じて減衰量を可変にできる可変減衰器１６は、公知のようにトランジスタ回路などで容易に実現することができ、可変減衰量を２０ｄＢ程度以上とすることも容易である。

可変減衰器１６の減衰量を適応制御すれば、再生クロック７のジッタの抑圧と入力データ４に対する応答時間の短縮とを両立させることができる。つまり、ＶＣＯ１２へのジッタの伝達が多少大きくても応答時間の短縮を優先したい場合には可変減衰器１６の減衰量を小さくし、ジッタの抑圧を優先したい場合には減衰量を大きくするように制御すればよい。

例えば図４（Ａ）に示したように同期信号とデータ信号とからなるバースト信号が入力データ４として入力された場合に、ＣＤＲ回路に必要とされる条件は、同期信号期間内にクロック同期を完了することと、データ信号期間内で再生クロックのジッタが小さいことである。本実施の形態のＣＤＲ回路では、可変減衰器１６の減衰量を同期信号期間とデータ信号期間で切り替えることにより、このような要求条件を満たすことができる。

図４（Ｄ）に示すように可変減衰器１６に与える切替信号９を、同期信号期間においてＨ（減衰量小）とし、データ信号期間においてＬ（減衰量大）とすれば、Ｇ−ＶＣＯ１１の出力に入力データ４のジッタがほぼそのまま伝達された場合であっても、同期信号期間では入力データ４に対する高速応答特性を維持することができ、データ信号期間内では低ジッタ特性を有する再生クロック７を出力することができる。データ信号期間内で低ジッタ特性を実現できる理由は、可変減衰器１６の減衰量が大きい場合、ＶＣＯ１２への入力信号において、周波数同期ループで安定化された低ジッタのＶＣＯ１２自身の帰還信号が占める割合を大きくできるためである。

可変減衰器１６の減衰量制御に必要な切替信号９は、図示しない切替信号生成手段から供給してもらうことができる。切替信号生成手段としては、例えばＰＯＮシステムの通信タイミング制御機能を有し、同期信号とデータ信号の受信期間を把握する機能を有するＭＡＣ（Media Access Control）がある（例えば非特許文献１参照）。

以上のように、本実施の形態では、ジッタを含んだ入力データ４に対しても、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロック７のジッタ抑圧の両立が可能になるため、ＰＯＮシステムの伝送効率向上とダイナミックレンジの拡大を図ることができる。

なお、可変減衰器１６に与える切替信号９のＨ（減衰量小）からＬ（減衰量大）への切替タイミングは、必ずしも同期信号の終了時と一致させる必要はなく、同期信号の期間中であればどのタイミングであっても構わない。切換信号９がＨ（減衰量小）を保持している期間が、最低でも可変減衰器１６の後段にあるＶＣＯ１２がＧ−ＶＣＯ１１の出力に基づいて同期するのに要する時間に相当する期間だけあればよく、それ以後なら同期信号の終了前でも切換信号９をＬ（減衰量大）へ切り換えてかまわない。また、可変減衰器１６は、通過振幅を可変にできるものであればよく、後述する実施の形態で説明するスイッチや可変利得増幅器であっても構わない。

また、分周器２５の分周比は、１６に限定されることなく、６４などその他の分周比であっても構わない。つまり、再生クロック７を１／ｎ（ｎは正の整数）に分周する分周器２５を使用する場合、周波数比較器２４に入力データ４のデータレート周波数の１／ｎの周波数の参照クロック５を入力すれば、再生クロック７の周波数を安定化することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、Ｆ／Ｆ３と、クロック再生回路３０ｂとから構成される。図１に例示した第１の実施の形態との相違は、可変減衰器１６の代わりに、Ｇ−ＶＣＯ１１の出力とＶＣＯ１２の入力との間に制御手段となるスイッチ２０を設け、スイッチ２０のオン／オフを適応制御するようにしたことである。

本実施の形態のＣＤＲ回路の動作を第１の実施の形態との相違を中心に以下に説明する。図６（Ａ）〜図６（Ｇ）は本実施の形態のＣＤＲ回路の動作を説明するタイミングチャートである。なお、図６（Ａ）はジッタが有る場合の入力データ４を示し、図６（Ｂ）はジッタが無い場合の入力データ４を示している。図６（Ｃ）のゲーティング回路１０の出力、図６（Ｄ）のＧ−ＶＣＯ１１の出力、図６（Ｆ）のスイッチ２０の出力、および図６（Ｇ）の再生クロック７は、全て入力データ４にジッタが有る場合について記載されたものである。

ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がる幅がＴ／２のエッジパルスを出力する。

Ｇ−ＶＣＯ１１は、ゲーティング回路１０から値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。こうして、Ｇ−ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と瞬時に合うように調整される。

ＶＣＯ１２には、Ｇ−ＶＣＯ１１から出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、再生クロック７の位相は、入力データ４の位相と合うように調整される。ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ−ＶＣＯ１１の出力の影響が低減される。ここまでの動作は第１の実施の形態と同様である。

本実施の形態では、このＧ−ＶＣＯ１１の出力の影響をスイッチ２０のオン／オフで調整することができる。スイッチ２０は、公知のように半導体スイッチなどで容易に実現することができ、第１の実施の形態で用いた可変減衰器と比較すると、一般的に通過特性と遮断特性との比を大きくできるという特徴がある。

スイッチ２０のオン／オフを適応制御すれば、再生クロック７のジッタの抑圧と入力データ４に対する応答期間の短縮とを両立させることができる。つまり、ＶＣＯ１２へのジッタの伝達が多少大きくても応答時間の短縮を優先したい場合にはスイッチ２０をオンし、ジッタの抑圧を優先したい場合にはスイッチ２０をオフするように制御すればよい。

例えば図６（Ａ）に示したようにジッタを含んだ連続データが入力データ４として入力された場合においても、後述するようにスイッチ２０の適応制御で再生クロック７のジッタを抑圧することが可能になる。なお、図６（Ａ）〜図６（Ｇ）に示した期間は、完全に連続した連続データ信号期間の一部や、図４（Ａ）〜図４（Ｆ）に示したバースト信号におけるデータ信号期間の一部などに相当する。

ジッタを含んだ入力データ４が入力されると、ゲーティング回路１０は、そのジッタを反映したエッジパルスを出力する。このエッジパルスで制御されるＧ−ＶＣＯ１１は、入力データ４のジッタを反映したクロックを出力する。ここで、図６（Ｅ）に示したように、再生クロック周期の１０回に１回の割合でスイッチ２０をオンできるような切替信号９を入力すると、スイッチ２０は、再生クロック周期の１０回に１回の割合でＧ−ＶＣＯ１１からのパルスを出力し、その他の期間ではほぼ完全に出力をオフにする。このような所定の周期で動作を切り替えるための切替信号９は、システムクロックや再生クロック７を基に図示しない切替信号生成手段によって生成することができる。

スイッチ２０からの出力をＶＣＯ１２に入力すると、再生クロック周期の１０回に１回の割合で再生クロック７のタイミングが入力データ４のタイミングに合うように制御される。Ｇ−ＶＣＯ１１からのパルスがＶＣＯ１２に入力されない残りのクロック周期においては、再生クロック７のタイミングが入力データ４のタイミングに合った位相状態を保持するようにＶＣＯ１２は動作する。この位相状態の保持は、ＶＣＯ１２の発振周波数安定度に依存する。ＶＣＯ１２には、周波数同期ループからの周波数制御信号８が供給されているため、Ｇ−ＶＣＯ１１からの入力がない場合においても、常時その発振周波数が入力データレート周波数に安定化されている。したがって、再生クロック周期の１０回中９回、スイッチ２０がオフになっても、ジッタの小さい安定した再生クロック７を出力し続けることができる。

以上の効果により、本実施の形態では、再生クロック周期の１０回に１回の割合で入力データ４と再生クロック７の同期を確立し、それ以外の期間では同期確立時のタイミングを保持したジッタの少ない再生クロック７を出力することが可能になり、第１の実施の形態と同様の効果を得ることができる。本実施の形態では、再生クロック７のジッタ抑圧により、ＰＯＮシステムのダイナミックレンジ拡大に貢献することできる。

なお、切替信号９でスイッチ２０をオンする頻度は、再生クロック周期の１０回中１回に限定されることなく、１０回中２回や、１６回中１回など如何様に設定しても構わない。また、入力データ４として図４（Ａ）に示したようなバースト信号が入力される場合には、図６（Ａ）〜図６（Ｇ）で説明したスイッチ２０のオン／オフ制御をデータ信号期間のみに限定して、同期信号期間の一部または全てにおいてスイッチ２０を常時オンにするようにしても構わない。

データ信号期間においてスイッチ２０をオン／オフし、同期信号期間においてスイッチ２０を常時オンにする切替信号９は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段は、第１の実施の形態で説明したＭＡＣ（例えば非特許文献１参照）と、ゲート回路によって実現することができる。ゲート回路は、ＭＡＣから出力される、同期信号期間およびデータ信号期間の時期を示すタイミング指定信号（第１の実施の形態の切替信号）と、再生クロック７またはシステムクロックとを論理演算して切替信号９を生成する。

また、スイッチ２０の代わりに、第１の実施の形態で説明した可変減衰器１６や後述する実施の形態中に例示した可変利得増幅器を適用しても構わない。
また、第１の実施の形態で説明したとおり、本実施の形態の分周器２５の分周比は、１６に限定されることなく、６４などその他の分周比であっても構わない。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図７は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図５と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、Ｆ／Ｆ３と、クロック再生回路３０ｃとから構成される。図５に例示した第２の実施の形態との相違は、ゲーティング回路１０の出力とＧ−ＶＣＯ１１の入力との間に制御手段となるスイッチ２６を設けたことと、Ｇ−ＶＣＯ１１の出力とＶＣＯ１２の入力との間にバッファ増幅器１４を設けたことである。

バッファ増幅器１４は、図１１に示した従来例と同様に、Ｇ−ＶＣＯ１１からの信号を減衰させるため、再生クロック７の位相に与えるＧ−ＶＣＯ１１の出力の影響を大幅に低減することができる。このため、入力データ４のジッタに応じてＧ−ＶＣＯ１１の出力クロックのジッタが増大した場合においても、影響を受け難くなり、再生クロック７のジッタを低減することができる。

本実施の形態のＣＤＲ回路の動作を第２の実施の形態との相違を中心に以下に説明する。図８（Ａ）〜図８（Ｅ）は本実施の形態のＣＤＲ回路の動作を説明するタイミングチャートである。
１Ｇｂｐｓと１０Ｇｂｐｓの２種類の加入者側装置（Optical Network Unit、以下、ＯＮＵとする）を１台の局舎側終端装置（Optical Line Terminal、以下、ＯＬＴとする）に接続するようなデュアルレートＰＯＮシステムにおいては、入力データ４としてＣＤＲ回路が最適に動作する所望のデータレートの信号の他に、データレートの異なる信号（異レート信号）も含まれる。例えば１Ｇｂｐｓ用のＣＤＲ回路にとっては１０Ｇｂｐｓのデータレートの信号は異レート信号であり、１０Ｇｂｐｓ用のＣＤＲ回路にとっては１Ｇｂｐｓのデータレートの信号は異レート信号である。

このような異レート信号が本実施の形態のＣＤＲ回路にそのまま入力されると、異レート信号のデータレートに相当するパルスがＧ−ＶＣＯ１１から出力され、ＶＣＯ１２の発振周波数をそのパルスに従うよう制御しようとする。この結果、周波数同期が外れ、ＶＣＯ１２の発振周波数が大幅にずれてしまうと、直後に所望のデータレートの信号が入力された場合に応答時間が非常に長くなってしまうという事態が生じる。このような事態は、無信号期間中に光受信回路から雑音が出力されている場合にも起こり得る。

本実施の形態のスイッチ２６は、このような事態を回避するために適用される。つまり、図８（Ｄ）に示すように異レート信号が入力されるときはスイッチ２６をオフにし、所望のデータレートの信号が入力されるときのみスイッチ２６をオンにするように制御すれば、Ｇ−ＶＣＯ１１およびＶＣＯ１２に対する異レート信号の影響を排除することができる。このようなスイッチ２６の切替制御に必要な切替信号１９は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段としては、ビットレートを表す切替信号１９（ビットレート判定信号）を出力するＭＡＣがある。

なお、スイッチ２６がオフの期間中、ＶＣＯ１２の発振周波数は周波数同期ループで所望のデータレート周波数になるよう調整され続けているため、スイッチ２６のオン直後に入力される所望のデータレートの入力データ４に対しても高速に応答することができる。さらに、バッファ増幅器１４を用いることにより、再生クロック７のジッタを低減することができる。

以上のように、本実施の形態では、入力データ４に異レート信号や雑音が含まれる場合においても、高速なクロック同期確立と再生クロック７のジッタ抑圧の両立が可能になるため、ＰＯＮシステムの伝送効率向上とダイナミックレンジの拡大を図ることができる。

なお、スイッチ２６を、ゲーティング回路１０の出力ではなく、ゲーティング回路１０の入力に設けるようにしてもよい。また、ＣＤＲ回路からバッファ増幅器１４を取り除き、Ｇ−ＶＣＯ１１の出力とＶＣＯ１２の入力とを直結した形態であっても構わない。バッファ増幅器１４を取り除いた場合、再生クロック７のジッタ低減量が減少するのと引き換えに、入力データ４に対する応答時間を短縮することができる。
バッファ増幅器１４の代わりに、第１の実施の形態で説明した可変減衰器１６、第２の実施の形態で説明したスイッチ２０、あるいは後述する実施の形態中に例示した可変利得増幅器を適用しても構わない。

このように構成されたＣＤＲ回路に入力データ４として図４（Ａ）に示したようなバースト信号が入力される場合には、可変減衰器１６やスイッチ２０を、同期信号期間の一部または全てにおいて可変減衰器１６の減衰量が小またはスイッチ２０がオンとなるように制御しても構わない。このような可変減衰器１６またはスイッチ２０の制御を行うための切替信号は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段は、第１の実施の形態で説明したＭＡＣ（例えば非特許文献１参照）と、ゲート回路によって実現することができる。ゲート回路は、ＭＡＣから出力されるタイミング指定信号（第１の実施の形態の切替信号）と、再生クロック７またはシステムクロックとを論理演算して切替信号を生成する。

バッファ増幅器１４の代わりにスイッチ２０を用いる場合には、図６（Ａ）〜図６（Ｇ）で説明したようにスイッチ２０がデータ信号期間中に周期的にオンになるよう制御しても構わない。このように制御することで、ジッタを含んだ入力データ４に対しても、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロック７の低ジッタ化を両立できるため、ＰＯＮシステムの伝送効率向上とダイナミックレンジの拡大を図ることできる。
なお、第１の実施の形態で説明したとおり、分周器２５の分周比は、１６に限定されることなく、６４などその他の分周比であっても構わない。

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図９は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図５、図７と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、Ｆ／Ｆ３と、クロック再生回路３０ｄとから構成される。図５に例示した第２の実施の形態との相違は、スイッチ２０の代わりに、Ｇ−ＶＣＯ１１の出力とＶＣＯ１２の入力との間に制御手段となる可変利得増幅器１５を設け、可変利得増幅器１５の利得を適応制御するようにしたことと、周波数比較器２４の出力と分周器２５の入力との間にＶＣＯ１３を追加し、周波数同期ループをＶＣＯ１３と周波数比較器２４と分周器２５で構成し、この周波数同期ループで生成した周波数制御信号８をＧ−ＶＣＯ１１およびＶＣＯ１２に供給するようにしたことである。なお、可変利得増幅器１５は、図１１に示した従来例におけるバッファ増幅器の機能も兼ねている。

本実施の形態のＣＤＲ回路の動作を第２の実施の形態との相違を中心に以下に説明する。図９のＣＤＲ回路におけるＶＣＯ１３は、好ましくはＧ−ＶＣＯ１１、ＶＣＯ１２と同一の回路構成を有する。Ｇ−ＶＣＯ１１、ＶＣＯ１２の構成は、第１の実施の形態で説明したとおりである。ＶＣＯ１３は、Ｇ−ＶＣＯ１１と同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にＶＣＯ１３の出力を帰還するようにしたものである。
周波数比較器２４と分周器２５とは、周波数制御信号８を生成する周波数同期ループを構成している。分周器２５は、ＶＣＯ１３から出力される再生クロック７を１／１６に分周する。周波数比較器２４は、分周器２５から出力される１／１６分周信号の周波数と、入力データレート周波数の１／１６の周波数の参照クロック５との周波数差を反映した電圧（周波数制御信号８）を生成し、ＶＣＯ１３の周波数制御端子に入力する。こうして、周波数比較器２４と分周器２５とにより、再生クロック７の分周信号の周波数を参照クロック５の周波数に合わせるように閉ループ制御が行われる。

以上のような構成のＧ−ＶＣＯ１１の周波数制御端子とＶＣＯ１２の周波数制御端子とＶＣＯ１３の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ−ＶＣＯ１１とＶＣＯ１２，１３の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｄに、クロック周波数と同一のデータレート周波数の入力データ４が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

図５に例示した第２の実施の形態と比較するとＶＣＯ１３の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルスの通過経路から切り離すことができるので、異レート信号が入力された場合であっても、常時安定した周波数制御信号８を出力することが可能になる。

ゲーティング回路１０とＧ−ＶＣＯ１１とＶＣＯ１２の動作は第１、第２の実施の形態と同様であるので、説明は省略する。
本実施の形態では、Ｇ−ＶＣＯ１１の出力の影響を可変利得増幅器１５の利得（通過特性）を変えることで調整することができる。可変利得増幅器１５は、公知のようにトランジスタ回路などで容易に実現することができる。可変利得増幅器１５の利得を適応制御すれば、再生クロック７のジッタの抑圧と入力データ４に対する応答期間の短縮とを両立させることができる。つまり、ＶＣＯ１２へのジッタの伝達が多少大きくても応答時間の短縮を優先したい場合には可変利得増幅器１５の利得を大きくし、ジッタの抑圧を優先したい場合には利得を小さくするように制御すればよい。

次に、本実施の形態の具体的な動作を図１０（Ａ）〜図１０（Ｈ）のタイミングチャートで説明する。図１０（Ａ）はジッタが有る場合の入力データ４を示し、図１０（Ｂ）はジッタが無い場合の入力データ４を示している。図１０（Ａ）、図１０（Ｂ）の入力データ４の直上に記載された数字は、パルスの番号を示している。図１０（Ｃ）のゲーティング回路１０の出力、図１０（Ｄ）のＧ−ＶＣＯ１１の出力、図１０（Ｆ）の可変利得増幅器１５の出力、および図１０（Ｇ）の再生クロック７は、全て入力データ４にジッタが有る場合について記載されたものである。また、図１０（Ｈ）の再生クロック７は、入力データ４にジッタが無い場合について記載されたものである。図１０（Ａ）〜図１０（Ｈ）では、連続したデータが入力される期間のみに限定して動作を説明する。この図１０（Ａ）〜図１０（Ｈ）に示した期間は、完全に連続した連続データ信号期間の一部や、図４（Ａ）〜図４（Ｆ）に示したバースト信号におけるデータ信号期間の一部などに相当する。

ジッタを含んだ入力データ４が入力されると、ゲーティング回路１０は、そのジッタを反映したエッジパルスを出力する。このエッジパルスで制御されるＧ−ＶＣＯ１１は、入力データ４のジッタを反映したクロックを出力する。図１０（Ａ）の例では、入力データ４の前半（２〜１０番のパルス）で位相が１ビット進み、入力データ４の後半（１１〜１８番のパルス）で位相が１ビットが遅れ、図１０（Ａ）の最後のデータ（１９番のパルス）で位相が元に戻るような非常に大きなジッタを含んだ入力データ４が入力されている。

Ｇ−ＶＣＯ１１は、瞬時応答特性を備えているため、このようなジッタを有する入力データ４が入力された場合においても、このジッタをほぼそのまま反映したジッタの大きなクロックを出力する。

本実施の形態では、切替信号２９により、ジッタの大きな期間において可変利得増幅器１５の利得が小さくなるように制御する。例えば、入力データ４の２番のパルス以降で可変利得増幅器１５の利得が小さくなるように制御すると、ＶＣＯ１２から出力される再生クロック７のジッタを低減することができる。この制御により、例えば可変利得増幅器１５の出力振幅を半減させた場合、Ｇ−ＶＣＯ１１からＶＣＯ１２へ出力されるクロックの振幅も半減できる。

ＶＣＯ１２には、Ｇ−ＶＣＯ１１から出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、Ｇ−ＶＣＯ１１からのクロックの振幅を半減させると、再生クロック７の位相に与えるＧ−ＶＣＯ１１の出力の影響を低減することができる。このため、入力データ４のジッタに対するＶＣＯ１２の応答（すなわち、ジッタへの追随）が緩やかになり、結果として再生クロック７のジッタを低減することができる。本実施の形態では、例えば遠距離に設置されたＯＮＵからの信号を受信する際に、可変利得増幅器１５の利得を適応制御することで、ＰＯＮシステムのダイナミックレンジの拡大を図ることができる。

可変利得増幅器１５の利得制御に必要な切替信号２９は、図示しない切替信号生成手段から供給してもらうことができる。切替信号生成手段としては、例えばアイモニタ回路がある。

アイモニタ回路は、Ｆ／Ｆ３から出力される再生データ６を入力とする。再生クロック７のジッタが増加すると、再生データ６のアイパターンの開口面積が低下する。そこで、アイモニタ回路は、再生データ６のアイパターンを測定し、アイパターン開口率を演算して、アイパターン開口率が基準値よりも小さい場合は、可変利得増幅器１５の利得を低下させる切替信号２９を生成する。こうして、アイモニタ回路は、アイパターン開口率を演算することで再生クロック７のジッタ量を実質的に検出することができる。アイモニタ回路は、例えば再生データ６のアイパターンを測定するデジタルオシロスコープと、アイパターン開口率を演算してアイパターン開口率と基準値とを比較し、切替信号２９を生成するコンピュータとから構成することができる。

可変利得増幅器１５の切替時の利得は、必ずしも利得最大時の出力振幅から出力振幅を半分とするものに限定されず、出力振幅を１／４とする利得であっても構わない。可変利得増幅器１５の代わりに、第１の実施の形態で説明した可変減衰器１６を適用しても構わない。また、可変利得増幅器１５の代わりに、バッファ増幅器と可変減衰器を用いてもよいし、バッファ増幅器とスイッチを用いてもよいし、バッファ増幅器と可変利得増幅器を用いてもよい。

入力データ４として図４（Ａ）に示したようなバースト信号が入力される場合には、図１０（Ａ）〜図１０（Ｈ）で説明した可変利得増幅器１５の利得切替をデータ信号期間のみに限定して、同期信号期間の一部または全てにおいて可変利得増幅器１５の利得を最大にするようにしても構わない。

データ信号期間においてジッタ量に応じて可変利得増幅器１５の利得を切り替え、同期信号期間において可変利得増幅器１５の利得を常時最大にする切替信号２９は、図示しない切替信号生成手段から供給してもらうことができる。このときの切替信号生成手段は、第１の実施の形態で説明したＭＡＣ（例えば非特許文献１参照）と、上記のアイモニタ回路と、ゲート回路によって実現することができる。ゲート回路は、ＭＡＣから出力されるタイミング指定信号（第１の実施の形態の切替信号）と、アイモニタ回路から出力される切替信号と、再生クロック７またはシステムクロックとを論理演算して切替信号２９を生成する。

このように、同期信号期間において可変利得増幅器１５の利得を常時最大にし、データ信号期間においてジッタ量に応じて可変利得増幅器１５の利得を切り替えるようにすれば、同期信号期間内での高速なクロック同期確立と、データ信号期間内での再生クロック７のジッタ抑圧の両立が可能になるため、ＰＯＮシステムの伝送効率向上とダイナミックレンジの拡大を図ることできる。

本実施の形態のＣＤＲ回路は、図７に例示した第３の実施の形態中のバッファ増幅器１４を可変利得増幅器１５で置き換えた構成であっても構わない。この場合、Ｇ−ＶＣＯ１１およびＶＣＯ１２に対する異レート信号の影響をスイッチ２０の切替制御で除去できるため、ＶＣＯ１３を適用する必要がなくなり、ＣＤＲ回路の小型化、低消費電力化を図ることができる。

第１の実施の形態で説明したとおり、本実施の形態の分周器２５の分周比は、１６に限定されることなく、６４などその他の分周比であっても構わない。
また、第１の実施の形態に例示したように、ＶＣＯ１３の出力ではなく再生クロック７を分周器２５に入力する形態であっても構わない。

なお、ゲーティング回路１０は、第１〜第４の実施の形態に例示したものに限定されることなく、入力信号が「１」から「０」に遷移したときにエッジパルスを出力する形態であっても構わない。

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。

３…フリップフロップ回路、４…入力データ、５…参照クロック、６…再生データ、７…再生クロック、８…周波数制御信号、９，１９，２９…切替信号、１０…ゲーティング回路、１１…ゲート付き電圧制御発振器、１２，１３…電圧制御発振器、１４…バッファ増幅器、１５…可変利得増幅器、１６…可変減衰器、２０，２６…スイッチ、２４…周波数比較器、２５…分周器、３０ａ，３０ｂ，３０ｃ，３０ｄ…クロック再生回路。

Claims (10)

1. 入力データが遷移したときにパルスを出力するゲーティング回路と、
   このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、
   前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、
   前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、同期信号期間と比較して小さくするよう制御する制御手段と、
   同期信号とデータ信号の受信期間を把握する機能を有し、前記制御手段の動作を制御する切替信号を生成する切替信号生成手段とを備えることを特徴とするＣＤＲ回路。
2. 請求項１に記載のＣＤＲ回路において、
   さらに、前記ゲーティング回路の出力と前記第１の電圧制御発振器の入力との間に設けられた第２の電圧制御発振器を備え、
   前記第２の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力し、
   前記第１の電圧制御発振器は、前記第２の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
3. 請求項１または２に記載のＣＤＲ回路において、
   前記制御手段は、可変減衰器、スイッチ、可変利得増幅器のいずれかであることを特徴とするＣＤＲ回路。
4. 請求項１乃至３のいずれか１項に記載のＣＤＲ回路において、
   前記制御手段は、前記入力データのデータ信号期間の少なくとも一部において、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所定の周期で変化するよう制御することを特徴とするＣＤＲ回路。
5. 請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
   前記制御手段は、所望のデータレート以外の入力データが入力されているときに、前記ゲーティング回路の出力パルスが前記再生クロックに与える影響を、所望のデータレートの入力データの同期信号期間と比較して小さくするよう制御することを特徴とするＣＤＲ回路。
6. 請求項１乃至５のいずれか１項に記載のＣＤＲ回路において、
   さらに、前記第１の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第１の電圧制御発振器に入力する周波数制御回路を備え、
   前記周波数制御回路は、前記第１の電圧制御発振器の出力と参照クロックとの周波数差を比較して前記周波数制御信号を出力する周波数比較器からなることを特徴とするＣＤＲ回路。
7. 請求項２に記載のＣＤＲ回路において、
   前記第１の電圧制御発振器と前記第２の電圧制御発振器とは、同一の構成であることを特徴とするＣＤＲ回路。
8. 請求項２に記載のＣＤＲ回路において、
   前記制御手段は、前記ゲーティング回路の前段、前記ゲーティング回路の出力と前記第２の電圧制御発振器の入力との間、前記第２の電圧制御発振器の出力と前記第１の電圧制御発振器の入力との間のいずれかに配置されることを特徴とするＣＤＲ回路。
9. 請求項２に記載のＣＤＲ回路において、
   さらに、前記第２の電圧制御発振器の出力と前記第１の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするＣＤＲ回路。
10. 請求項６に記載のＣＤＲ回路において、
    さらに、前記周波数制御信号により発振周波数が制御される第３の電圧制御発振器を備え、
    前記第１の電圧制御発振器の出力の代わりに、前記第３の電圧制御発振器の出力を前記周波数比較器に入力し、
    前記周波数制御信号を前記第１、第２の電圧制御発振器にも入力することを特徴とするＣＤＲ回路。

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