JP5476229B2 - バーストデータ信号受信方法および装置 - Google Patents

Description

本発明は、検出信号を利用することなくバーストデータを受信する方法および装置に関する。

高速ネットワークはバーストデータ通信を利用する場合がある。例えば、光ラインターミナル（Optical Line Terminal；ＯＬＴ）を局機器とし、光ネットワークユニット（Optical Network Unit；ＯＮＵ）を加入者機器とする受動光ネットワーク（Passive Optical Network；ＰＯＮ）では、ＯＬＴ機器にＯＮＵ機器を登録するために、バーストデータ通信を利用する。ＯＬＴ機器はＯＮＵ機器からのバーストデータ通信を受信可能でなければならない。

特許文献１にはバーストデータ通信を受信するためのバーストクロックデータリカバリ回路が開示されている。特許文献２には未登録のＯＮＵを発見するための処理が開示されている。特許文献１に記されたバーストクロックデータリカバリ回路は、光電素子を利用して生成した、バーストデータの受信を通知する検出信号の供給を外部から受けて動作する。すなわち、検出信号の供給を受けたときに、バーストクロックデータリカバリ回路が動作可能とされる。

特開２００７−２０００８号公報 特開２００７−２４３２８４号公報

外部からの検出信号の信頼性は低い可能性がある。例えば、光電素子は、ノイズを受信したときにも検出信号を生成する可能性がある。本出願は、外部からの検出信号を必要とすることなく、バーストデータの受信を可能にする方法および装置を開示する。

上記目的を達成するための本願のバーストデータ信号受信装置は、先頭部を有するバーストデータに対応し、データエッジを有するバーストデータ信号を受信する装置であり、電気信号を受信して入力信号を出力する入力回路と、基準エッジを有する基準データ信号を生成する基準信号生成回路と、クロックエッジを有するクロック信号を生成するクロックデータ再生（ＣＤＲ）回路であって、該クロック信号のクロックエッジを前記基準エッジに同期させる第１のモードと、該クロック信号のクロックエッジを前記データエッジに同期させ、該クロック信号に基づいて前記入力信号からデータを再生する第２のモードとを有するＣＤＲ回路と、前記入力信号から再生したデータ中の前記先頭部を検出する検出回路と、制御回路とを備える。そして、制御回路は、（１）前記ＣＤＲ回路を前記第１のモードとして前記クロックエッジを前記基準エッジに同期させる工程と、（２）前記ＣＤＲ回路を前記第２のモードとして前記入力信号から再生したデータを前記検出回路に供給する工程と、（３）前記検出回路が前記先頭部を検出したときに、前記ＣＤＲ回路を前記第２のモードに維持する工程とを順番に含む処理を行うとともに、（４）前記検出回路が所定の時間内に前記先頭部を検出しなかったときに、次のサイクルの前記処理を開始する。

ここで、前記基準信号生成回路が、前記クロックエッジが前記基準エッジに同期したときの前記クロック信号の第１の周波数と、前記クロックエッジが前記データエッジに同期したときの前記クロック信号の第２の周波数とが実質的に等しくなるように、前記基準データ信号を生成することを特徴とすることが好ましい。

また、前記バーストデータが光ネットワークユニット（ＯＮＵ）から光ラインターミナル（ＯＬＴ）へのデータであり、前記ＯＬＴが、送信部クロック信号に基づいて前記ＯＮＵに送信する出力データ信号を生成する送信部を備え、前記基準信号生成回路が前記送信部クロック信号に基づいて前記基準データ信号を生成することが好ましい。

さらに、前記バーストデータの終了を検出するバーストデータ終了検出手段を備え、前記制御回路は、前記バーストデータ終了検出手段が前記バーストデータの終了を検出したときに、次のサイクルの前記処理を開始することが好ましい。

本願のバーストデータ信号受信装置は、メディアアクセス制御層を有するＯＬＴ機器に備えられており、前記バースト終了検出手段が、前記クロック信号を解析することによって、もしくは、前記入力信号から再生したデータを前記メディアアクセス制御層に出力する以前に解析することによって、前記バーストデータの終了を検出することが好ましい。

また、前記先頭部は所定のビットパターンを有し、前記検出回路は、前記入力信号から再生したデータ中の該所定のビットパターンを検出するパターンマッチング回路を有することが好ましい。

さらに、前記ＣＤＲ回路が、前記基準データ信号と前記入力信号との一方を選択するセレクタと、前記クロック信号の位相と前記選択した信号の位相とを比較する位相比較器とを有し、前記制御回路が、前記第１のモードにおいて前記基準データ信号を選択し、前記第２のモードにおいて前記入力信号を選択するように前記セレクタを制御することが好ましい。

また、前記ＣＤＲ回路が、前記処理が該ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記クロック信号の位相を所定の方向に一時的に移動させるクロック信号位相移動回路をさらに備えることが好ましい。

さらに、前記入力回路が、前記入力信号を駆動するバッファと、前記電気信号を受信する第１の端子と、前記バッファに接続された第２の端子とを有する入力容量素子と、調整可能な抵抗を介して前記入力容量の第２の端子に一定の電圧を供給するプリチャージ回路を含み、前記処理が前記ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記抵抗を減少させることが好ましい。

また、所定のビットパターンを有するダミーデータを生成するダミーデータ生成回路と、前記検出回路が前記入力信号から再生したデータ中の前記先頭部を検出する以前は前記ダミーデータを選択し、前記検出回路が前記入力信号から生成したデータ中の前記先頭部を検出した後は前記入力信号から再生したデータを選択する、データ選択器をさらに備えることが好ましい。

さらに、前記入力信号から再生したデータの出力がそれを介して行われるＦＩＦＯメモリを備え、前記制御回路が、前記処理が前記ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記ＦＩＦＯメモリを初期化することが好ましい。

上記目的を達成するための本願のバーストデータ信号受信方法は、先頭部を有するバーストデータに対応し、データエッジを有するバーストデータ信号を受信する方法であって、入力信号を受信し、基準エッジを有する基準データ信号を生成し、クロック信号のクロックエッジを前記基準エッジに同期させる第１のモードと、該クロックエッジを前記データエッジに同期させ、該クロック信号に基づいて前記入力信号からデータを再生する第２のモードとを有するクロックデータ再生（ＣＤＲ）回路を用いて、（１）前記ＣＤＲ回路を前記第１のモードにして前記クロックエッジを前記基準エッジに同期させる工程と、（２）前記ＣＤＲ回路を前記第２のモードにして前記入力信号から再生したデータ中の前記先頭部の検出を試みる工程と、（３）前記先頭部を検出したときに前記ＣＤＲ回路を前記第２のモードに維持する工程とを順番に含む処理を行うとともに、（４）所定の時間内に前記先頭部を検出しなかったときに、次のサイクルの前記処理を開始する。

本願の発明の装置および方法により、外部からの検出信号を必要とすることなく、バーストデータを受信することが可能である。

本願の実施例のネットワークの一例を示すブロック図である。 本願の実施例のトランシーバの一例を示すブロック図である。 本願の実施例の発見処理の一例の概要を示すフロー図である。 本願の実施例のタイミング図の一例である。 本願の実施例の発見処理ステートマシーンの一例を示す図である。 図５のステートマシーンに基づくタイミング図の一例を示す線図である。 本願の実施例のフロントエンドモジュールの一例を示す図である。 本願の実施例のバーストデータ再生処理の一例を示すフロー図である。 本願の他の実施例のトランシーバの一例を示すブロック図である。 本願の他の実施例のバーストデータ受信部の一例のブロック図である。 本願のさらに他の実施例のバーストデータ受信部の一例のブロック図である。

図１に本願の実施例のネットワークの一例のブロック図を示す。ネットワーク１００は、上位ネットワーク１９０と下位ネットワーク１８０を含むことができる。下位ネットワーク１８０は、受動光ネットワーク（ＰＯＮ）、イーサネット受動光ネットワーク（ＥＰＯＮ）等の、局−加入者構成を有する。図１の例では、下位ネットワーク１８０は、局機器として設定された光ラインターミナル（ＯＬＴ）１１０と、加入者機器として設定された複数の光ネットワークユニット（ＯＮＵ）を含むことができる。これらの構成要素は図１に示したように互いに接続されている。

ＯＬＴ機器１１０は、複数のＯＮＵ機器が１３１−１３３が、上位ネット１９０等の、ネットワークの他の部分と通信するための入口を提供する。例えば、複数の光ファイバー１４１−１４３で、光分配器１４０と光ファイバー１５０を介して、複数のＯＮＵ機器１３１−１３３のそれぞれをＯＬＴ機器１１０に接続することが可能である。

複数のＯＮＵ機器１３１−１３３のそれぞれは、加入者宅に設置され、加入者がネットワークにアクセスするためのゲートウエイとして設定される。ＯＮＵ機器１３１−１３３は、ルーター、コンピュータ、電話機、テレビ等の、様々なユーザー装置をネットワークに接続することができる。

局−加入者型ネットワークの上り方向通信には、一般的に、バーストデータ通信が利用される。本願の実施例において、ＯＬＴ機器１１０は、バーストデータを受信可能なトランシーバ２００を含むことができる。

図１に示す例では、ＯＬＴ機器１１０を通じたネットワーク通信を可能にするため、ＯＮＵ機器１３１等のＯＮＵ機器を、バーストデータを利用してＯＬＴ機器１１０に登録する必要がある。具体的には、ＯＬＴ機器１１０にＯＮＵ機器１３１を登録することによって、ＯＮＵ機器１３１は、ＯＬＴ機器１１０からの下り方向送信を受信するためのキーと、ＯＬＴ機器への上り方向送信を行うためのタイムスロットとを得ることができる。キーおよびタイムスロットを利用してＯＮＵ機器１３１は、ＯＬＴ機器１１０を介してネットワークの他の部分と通信することができる。

さらに具体的には、ＯＬＴ機器１１０が下り方向送信を複数のＯＮＵ機器１３１−１３３全体に対して放送するとき、ＯＮＵ機器１３１は自局宛の送信をキーに基づいて受信する。一方、ＯＮＵ機器１３１が上り方向通信を送信するとき、ＯＮＵ機器１３１は、与えられた、他のＯＮＵ機器のタイムスロットと重なることがないタイムスロットを利用する。

ＯＬＴ機器１１０は、発見期間ウインドウ中にＯＮＵ機器を登録することができる。例えば、ＯＬＴ機器１１０が、次の発見期間ウインドウのタイムスロットを告知するためのメッセージを放送することができる。このメッセージを、電源投入済みではあるがまだＯＬＴ機器１１０に登録されていないＯＮＵ機器である、例えばＯＮＵ機器１３１が受信する。そして、ＯＮＵ機器１３１は、次の発見期間ウインドウを待ち、発見期間ウインドウ内に、上り方向通信チャネルに、登録要求メッセージを送信することができる。

一方、ＯＬＴ機器１１０は、発見期間ウインドウには、上り方向チャネルからの登録要求メッセージを受信可能なように構成することができる。本願の実施例では、トランシーバ２００が、登録要求メッセージへのクロック信号の位相同期を短時間で行い、登録要求メッセージのデータを再生することができる。トランシーバ２００は、さらに、登録要求メッセージを検出することが可能なように構成されており、外部からの検出信号を必要とすることなく、登録要求メッセージを受信することができる。

登録要求メッセージの検出の後に、ＯＬＴ機器１１０は、ＯＮＵ機器１３１に、下り方向通信のためのキーと、上り方向通信のためのタイムスロットとを通知する。ＯＬＴ機器は、さらに、許可メッセージをＯＮＵ機器１３１に送る。許可メッセージを受信すると、ＯＮＵ機器１３１は、登録確認メッセージをＯＬＴ機器に送信し、ネットワーク通信を開始することができる。

一般的に、登録要求メッセージや、その他の、ＯＮＵ機器からのメッセージは、バイナリー列を構成するバーストデータとして送信することができる。バイナリー列は、プリアンブル部と、区切り部と、ペイロード部と、バースト終了部とを含むことができる。プリアンブル部は、トランシーバ２００がバーストデータに位相同期することができる個数のバイナリービットを含む。区切り部は、ペイロード部が開始する境界を示す所定のパターンを含む。ペイロード部は、登録情報等の、バーストデータの通信内容を含むことができる。バースト終了部は、バーストデータの終了を示す所定のパターンを含む。トランシーバ２００は、外部からの検出信号を必要とすることなく、バーストデータを検出し、再生することができる。

図２には、送信部２０１とバーストデータ受信部２０２を含む本願の実施例のトランシーバ２００の一例のブロック図を示す。送信部２０１は、互いに接続された送信モジュール２６０と出力バッファモジュール２７０とを含むことができる。送信モジュール２６０は、シリアライザ２６１と基準信号生成回路２６２を含むことができる。バーストデータ受信部２０２は、フロントエンドモジュール２２０とバーストモード・クロックデータ再生（ＢＭ−ＣＤＲ）回路２３０と、デシリアライザ２４２と、パターンマッチング回路２４０と、制御回路２５０を含むことができる。これらの要素は図２に示されたように互いに接続されることができる。

フロントエンドモジュール２２０は、例えば、光信号を電気信号に変換する光電素子からの電気信号を受信し、ＢＭ−ＣＤＲ回路２３０に、入力データ信号として供給することができる。フロントエンドモジュール２２０は、デカップリングコンデンサユニット２２２と入力バッファユニット２２４を備えることができる。

ＢＭ−ＣＤＲ回路２３０は、入力データ信号を受信することができ、入力データ信号がバーストデータに対応するときに、入力データ信号からバーストデータを再生することができる。より具体的には、ＢＭ−ＣＤＲ回路２３０は、クロック信号を入力データ信号に同期させ、そのクロックデータ信号に基づいて、入力データ信号からバーストデータを再生することができる。

従来のトランシーバでは、バーストデータの受信を示す検出信号の供給を外部から受けたときに、ＢＭ−ＣＤＲ回路を動作させることが可能であった。例えば、光電素子が光信号を検出したときに検出信号を生成することができる。しかし、例えばノイズを受信したときに光電素子が検出信号を生成することもあり、外部からの検出信号の信頼性は低い可能性がある。本願のトランシーバは、外部からの検出信号を利用しないため、外部からの検出信号の信頼性の低さに影響されることなく、バーストデータを高い信頼性で受信することができる。

本願の一実施形態において、ＢＭ−ＣＤＲ回路２３０は、さらに、セレクタ２３２と位相ロックループを含むことができる。位相ロックループは、さらに、互いに接続されてループを構成する、位相比較ブロック２３４と、ループ制御回路２３６と、発振回路２３８とを含むことができる。

セレクタ２３２は、制御回路２５０から選択信号ＳＥＴＩＤＬＥを受信することができる。セレクタ２３２は、さらに、入力データ信号と基準データ信号とを受信し、選択信号ＳＥＴＩＤＬＥに基づいて、そのうちの一方を検出器入力信号として選択することができる。本願にいて、基準データ信号は、クロック信号を入力データ信号に同期させるために必要な時間を短縮するために利用される。

基準信号生成回路２６２は、例えば、送信部２６０が下り方向送信、すなわち、ＯＮＵ機器１３１に送信する出力信号、を生成するために利用する送信部クロック信号に基づいて基準データ信号を生成することができる。送信部クロック信号は、例えば、１０．３１２５ＧＨｚの周波数を有することができる。

しかしながら、基準信号生成回路２６２を送信モジュール２６０内に設け、直接、送信部クロック信号に基づいて基準データ信号を生成することは必須ではない。例えば、基準信号生成回路が、送信部クロック信号と共通の基準信号に基づいて生成した他のクロック信号に基づいて、基準データ信号を生成することも可能である。この場合には、基準データ信号は、直接的でなくても、間接的に、送信部クロック信号に基づいて生成される。

位相比較ブロック２３４と、ループ制御回路２３６と、発振器２３８は、クロック信号を検出器入力信号にロックさせる位相ロックループを生成する。位相比較ブロック２３４は、検出器入力信号の位相とクロック信号の位相とを比較し、位相比較出力を生成する。ループ制御回路２３６は、位相比較出力を受信し、位相比較出力に基づいて、発振器制御信号を生成する。そして、発振器制御信号によって発振器２３８の発振周波数を調整することができる。

位相ロックループは、アナログ位相比較、ディジタル位相比較、電流制御発振器、電圧制御発振器、アナログフィルタ型ループ制御回路、ディジタルフィルタ型ループ制御回路、等、様々な技術を利用して実現可能である。さらに、バーストデータ信号に短時間でロック可能であり、かつ、ロック安定性が向上するように、制御回路２５０からの制御信号ＢＭＥＮによって位相ロックループを設定することができる。

より具体的には、位相ロックループは、ループゲイン、フィルタゲイン、等の動作パラメータを、制御信号ＢＭＥＮによって設定可能である。例えば、入力データ信号がバーストデータのプリアンブル部に対応するときには、ループゲインを増大させることによりクロック信号を入力データ信号に短いロック時間でロックさせるよう設定することが可能である。一方、入力データ信号がバーストデータのペイロード部に対応するときには、ループゲインを低下させることにより位相ロックループのロック安定性を向上させるよう設定することが可能である。

位相比較ブロック２３４は、さらに、クロック信号に基づいて入力信号からデータを再現するための回路を含む。再生したデータは、デシリアライザ２４２に供給する。

デシリアライザ２４２は、シリアルデータである再生データを、例えば１６ビットのパラレルデータに変換する。パターンマッチング回路２４０は、再生したパラレルデータを予め定められたパターンと比較することができる。本願の実施例では、パターンマッチング回路２４０は、比較結果に基づいてＳＤ信号を制御回路２５０に供給する。例えば、パターンマッチング回路２４０は、再生したデータを、プリアンブル部の所定のパターンと比較し、比較結果に基づいて検出信号ＳＤを生成することができる。

パラレルデータとＳＤ信号は、ＯＬＴ装置内の、図示しない他の回路ブロックに出力される。図２では図示が省略されているが、ＢＭ−ＣＤＲ回路２３０が再生したクロック信号も、同じ回路ブロックに供給される。

制御回路２５０は、検出信号ＳＤを受信し、バーストデータ受信部２０２のさまざまなモジュールに対して、さまざまな制御信号を供給することができる。例えば、制御回路２５０は、ＢＭＥＮ信号をフロントエンドモジュール２３０とＢＭ−ＣＤＲ回路２３０に供給し、これらの動作を制御することができる。制御回路２５０は、さらに、選択信号ＳＥＴＩＤＬＥをＢＭ−ＣＤＲ回路２３０に供給し、セレクタ２３２が、位相ロックのために適切な検出器入力信号を選択できるようにすることができる。

制御回路２５０は、制御ソフトウエアを実行するプロセッサ、ハードウエアで構成されたステートマシーン、等の、さまざまな技術によって実装可能である。

図３は、本願の実施例のバーストデータ再生処理３００の一例を示すフロー図である。バーストデータ再生処理３００は、発見ウインドウにおいて、上り方向チャネルで、未登録ＯＮＵ機器からの登録要求メッセージを監視するＯＬＴ機器１１０による発見処理に対応する。この処理は、ステップＳ３１０で開始し、ステップＳ３２０に進む。

ステップＳ３２０では発見ウインドウを開始させる。例えば、ＯＬＴ機器１１０が、図１には図示しないメディアアクセス制御（ＭＡＣ）層の制御により、次の発見ウインドウのタイミングを示す発見ゲートメッセージを放送することができる。ＯＮＵ機器１３１等の、ＯＬＴ機器１１０にまだ登録されていない電源投入済みのＯＮＵ機器が検出ゲートメッセージを受信すると、ＯＮＵ機器１３１は、ＯＬＴ機器１１０に登録するために、次の発見ウインドウのタイミングで登録要求メッセージを送ることができる。そして、処理はステップＳ３３０に進む。

ステップＳ３３０では、ＯＬＴ機器１１０のトランシーバ２００が、ＢＭ−ＣＤＲ回路モジュール２３０を、クロック信号が基準データ信号に位相ロックするように設定する。例えば、制御回路２５０が制御信号ＳＥＴＩＤＬＥを“１”にし、基準データ信号を位相ロックループに供給する。基準データ信号は、下り方向送信列を生成するためのクロック信号の周波数に関連した周波数を持つことができる。

例えば、基準データ信号の周波数を送信部２６０のクロック（送信部クロック周波数）の１／４とし、デューティ比を５０％とすることができる。ＢＭ−ＣＤＲ回路２３０は、送信部クロック周波数とほぼ等しい周波数のクロック信号を生成するように設計する。従って、ＢＭ−ＣＤＲ回路２３０が基準クロック信号に位相ロックしたときには、クロック信号は、送信部クロック周波数と実質的に同一の周波数を持つ。処理はステップＳ３４０に進む。

ステップＳ３４０では、トランシーバ２００は、ＢＭ−ＣＤＲ回路２３０を、フロントエンドモジュールから供給された入力データ信号に位相ロックするように設定する。例えば、制御回路２５０はＳＥＴＩＤＬＥ信号を“０”に変化させ、入力データを選択することができる。トランシーバは、これに加えて、短いロック時間でクロック信号を入力データ信号に位相ロックするように、ＢＭ−ＣＤＲ回路２３０を設定することができる。例えば、制御回路２５０が制御信号ＢＭＥＮを供給することによって、位相ロックループのループゲインを調整することができる。他の実施例においては、制御回路が制御信号ＢＭＥＮを供給することによって、フロントエンドモジュールの充電時間を調整し、短時間で安定するように設定することができる。

一般的に、ＯＮＵ機器は、動作クロック信号（ＯＮＵクロック信号）を下り方向送信から再生する。従って、ＯＮＵクロック信号は、送信部クロック信号と実質的に同一の、すなわち、規格で定められた誤差（例えば、ＩＥＥＥ８０２．３ａｖでは±１００ｐｐｍ以内）の範囲内で同一の周波数を有する。ＯＮＵ機器は、このＯＮＵクロック信号に基づいてバーストデータを送信することができる。

従って、ＯＮＵ機器からバーストデータ信号に対応する入力データ信号が入力されると、入力データ信号に位相ロックしたクロック信号は、送信部クロック信号と実質的に同一の周波数を持つことができる。すなわち、ステップＳ３３０において基準データ信号に位相ロックしたクロック信号の周波数と、ステップＳ３４０において入力データ信号に位相ロックしたクロック信号の周波数とは、互いに実質的に同一となる。

処理がステップＳ３３０からステップＳ３４０に進んだとき、ＢＭ−ＣＤＲ回路２３０は、入力データ信号に位相ロックするためにクロック信号の位相を変化させる。しかし、入力データ信号に位相ロックしたクロック信号の周波数は、ステップＳ３３０におけるクロック周波数と実質的に同一であるため、クロック信号の周波数を変化させる必要はない。このため、処理がステップＳ３４０に進んだとき、ＢＭ−ＣＤＲ回路２３０は、ステップＳ３３０がスキップされた場合に比較して、はるかに短い時間でクロック信号を入力データ信号に位相ロックさせることができる。

クロック信号が入力データ信号に位相ロックしたとき、トランシーバ２００は、そのクロック信号に基づいて入力データ信号からデータを再生することができる。トランシーバ２００は、例えば、入力データ信号からシリアルデータを再生し、さらに、パラレルデータに変換することができる。次に、処理はステップＳ３５０に進む。

ステップＳ３５０において、トランシーバ２００は、入力データ信号から再生したデータ中の、プリアンブル部を検出することを試みる。プリアンブル部を検出できたら、バーストデータを受信したと判断する。例えば、図２のトランシーバ２００は、再生したデータと、バーストデータのプリアンブル部の所定のパターンである、プリアンブルパターンとを比較するパターンマッチング回路２４０を備えることができる。プリアンブル部が発見されると、処理はステップＳ３６０に進む。発見されない場合は、処理はステップＳ３８０に進む。

図３では、ステップＳ３４０とＳ３５０を別のステップとして示している。しかし、パターンマッチング回路は、プリアンブルパターンを検出するために、ＢＭ−ＣＤＲ回路によって再生されたデータを必要とする。従って、ステップＳ３４０とＳ３５０の少なくとも一部は同時に実行される。すなわち、トランシーバ２００は、プリアンブル部の発見を試みながら、入力データ信号からデータを再生する。

ステップＳ３６０では、トランシーバ２００は、入力データ信号からのデータの再生を継続することができる。そして、処理はステップＳ３７０に進む。

ステップＳ３７０では、トランシーバ２００は、バーストデータの終了の検出を試みる。例えば、図２のパターンマッチング回路２４０を、再生したデータと、バーストデータのバースト終了部の所定の終了パターンとを比較することによって、バーストデータの終了を検出するように構成することができる。バーストデータの終了が検出されたときには、処理はステップＳ３８０に進む。検出されないときには、ステップＳ３６０に戻り、入力データ信号からのデータの再生を継続する。

ステップＳ３８０では、トランシーバ２００は、発見ウインドウが終了したか否かを判断する。発見ウインドウが終了すると、処理はステップＳ３９０に進み、処理を終了する。発見ウインドウが終了していないときには、ステップＳ３３０に戻り、ステップＳ３３０，Ｓ３４０，Ｓ３５０を含む次のサイクルを開始する。

図２に示すトランシーバ２００は、バーストデータのプリアンブル部を検出するためのパターンマッチング回路２４０を備える。しかし、プリアンブル部の検出のためには他のさまざまな形式の回路を利用することができる。

例えば、プリアンブル部が繰り返しビットパターンを持つ場合には、再生したデータが所定の時間内に持つ立ち上がりエッジと立ち下がりエッジとの数をカウントすることによってプリアンブル部を検出することが可能である。ＢＭ−ＣＤＲ回路２３０の、位相比較出力信号や発振器制御信号等の、内部信号を観察することによってプリアンブル部を検出することも可能である。すなわち、バーストデータを受信していないときには、ＢＭ−ＣＤＲ回路２３０は、安定にクロック信号を生成することができず、内部信号が変動する。バーストデータのプリアンブル部を受信したときには、バーストデータに位相ロックしたクロック信号を生成することができるため、内部信号は変動しない。

同様に、バーストデータの終了を検出するためにも、バースト終了部を検出するパターンマッチング回路以外の、様々な形式の回路を利用することができる。具体的には、バーストデータのバースト終了部を検出することは必須ではなく、バースト終了部の後の期間を検出してバーストデータの終了を検出することも可能である。例えば、再生したデータに、所定の個数の連続する“０”もしくは“１”を観察したときに、バースデータの終了を検出することも可能である。

図４に、本願の実施例による、ＢＭ−ＣＤＲ回路２３０のタイミング図の一例を示す。ＢＭ−ＣＤＲ回路２３０は、ＳＥＴＩＤＬＥ信号に応じて、クロック信号を、基準データ信号と入力データ信号のうちの一方に位相ロックすることができる。

ＳＥＴＩＤＬＥ信号が“１”のとき、ＢＭ−ＣＤＲ回路２３０は、基準データ信号を検出器入力信号として選択し、アイドルモードに設定することができる。アイドルモードにおいて、ＢＭ−ＣＤＲ回路２３０は、クロック信号を基準データ信号に位相ロックする。すなわち、図４において４１０で示されるように、クロック信号のエッジを基準データ信号のエッジに同期させる。より具体的には、矢印で示されたクロック信号の立ち上がりエッジを、矢印で示された基準データ信号の対応する立ち上がりエッジおよび立ち下がりエッジに同期させることができる。

図４の例では、基準データ信号は、例えば１０．３１２５ＧＨｚの、送信部クロック周波数の１／４の周波数を有する。また、基準データ信号は５０％のデューティ比を有する。ＢＭ−ＣＤＲ回路２３０は、送信部クロック信号の周波数に近似した周波数のクロック信号を生成するように設計する。ＢＭ−ＣＤＲ回路２３０が、クロック信号の１つおきの立ち上がりエッジを基準データ信号の立ち上がりエッジおよび立ち下がりエッジに同期させたとき、ＢＭ−ＣＤＲ回路モジュール２３０は、送信部クロック信号の周波数と実質的に同一の周波数のクロック信号を生成することができる。

ＳＥＴＩＤＬＥ信号が“０”に変化したとき、ＢＭ−ＣＤＲ回路２３０は、入力データ信号を検出器入力信号として選択する。入力データ信号は、ＯＮＵ機器から受信したシリアルデータ信号に対応する可能性がある。ＯＮＵ機器は、下り方向送信から再生した、ＯＬＴ機器の送信部クロック信号と実質的に同一の周波数を持つ、ＯＮＵクロック信号に基づいてシリアルデータ信号を生成する。すなわち、入力データ信号と基準データ信号を、いずれも、実質的に同一の周波数を有するクロック信号に基づいて生成されたものとすることができる。

入力データ信号が検出器入力信号として選択されたとき、ＢＭ−ＣＤＲ回路２３０は、図４に４２０で示されるロック時間で、クロック信号を入力データ信号に位相ロックさせることができる。このロック時間の後には、クロック信号は入力データ信号に位相ロックする。すなわち、入力データ信号のエッジが対応する基準データ信号のエッジよりも位相差φだけ進んでいる（もしくは、遅れている）場合、ＢＭ−ＣＤＲ回路は、クロック信号のエッジが対応する入力データ信号のエッジと同期するまで、位相比較ブロック２３４からアップ信号（もしくは、ダウン信号）を出力することにより、クロック信号の位相を進める（もしくは、遅らせる）。

すでに説明したように、入力データ信号と基準データ信号とは、いずれも、実質的に同一の周波数を有するクロック信号に基づいて生成される。従って、入力データ信号に位相ロックしたクロック信号と、アイドルモードの期間の、基準データ信号に位相ロックしたクロック信号とは、位相は位相差φだけ異なっていても、実質的に同一の周波数を有する。このため、ＢＭ−ＣＤＲ回路２３０は、クロック信号を入力データ信号に位相同期するためのロック時間を、例えば１０ｎｓ未満の短い時間にまで短縮することができる。

ＢＭ−ＣＤＲ回路２３０は、ＳＥＴＩＤＬＥ信号を“１”から“０”に変化させることにより、同一の位相ロックループを、基準データ信号と入力データ信号とから選択された一方の信号にクロック信号を位相ロックさせるために利用する。これにより、安定した動作を保つことでき、ロック時間をさらに短縮することができる。

図５は、本願の実施例のステートマシーンの一例を示す図である。ステートマシーンは、初期状態、アイドル状態、バースト状態、パターンマッチング状態、再生状態の５つの状態を持ち、バーストデータを受信するように、ＢＭ−ＣＤＲ回路を設定することができる。

動作時において、ステートマシーンは、例えば、メディアアクセス制御（ＭＡＣ）層等の、ＯＬＴ機器の上位層の制御回路から、ＡＵＴＯ＿ＤＣＶＲＹ信号を受信することができる。ＡＵＴＯ＿ＤＣＶＲＹ信号が“０”のとき、ステートマシーンは初期状態に遷移する。

ステートマシーンが初期状態になり、さらに、ＡＵＴＯ＿ＤＣＶＲＹ信号が“１”に変化すると、ステートマシーンはアイドル状態に遷移する。アイドル状態になると、ステートマシーンは、“１”のＳＥＴＩＤＬＥ信号と“０”のＢＭＥＮ信号をＢＭ−ＣＤＲ回路２３０に出力する。これにより、ＢＭ−ＣＤＲ回路２３０はアイドル状態に設定される。

アイドル状態では、ステートマシーンは、タイマーに基づいて状態を変化させることができる。例えば、所定の時間の後にバースト状態に遷移する。バースト状態では、ステートマシーンは“１”のＢＭＥＮ信号と“０”のＳＥＴＩＤＬＥ信号を出力する。これにより、ＢＭ−ＣＤＲ回路２３０はバーストモードに設定される。具体的には、ＳＥＴＩＤＬＥ信号により入力データ信号を検出器入力信号として選択し、ＢＭＥＮ信号により、ＢＭ−ＣＤＲ回路２３０が短いロック時間で入力データ信号に位相ロックすることができるように、フロントエンドの充電時間や位相ロックループのループゲイン等の、さまざまな動作パラメータを設定することができる。

ステートマシーンは、バースト状態においても、タイマーに基づいて状態を遷移することができる。例えば、所定の時間の経過後に、ステートマシーンはパターンマッチング状態に遷移し、“０”のＢＭＥＮ信号をと“０”のＳＥＴＩＤＬＥ信号を出力する。これにより、ＢＭ−ＣＤＲ回路は連続モードに設定される。具体的には、ＳＥＴＩＤＬＥ信号が“０”に保たれて入力データ信号を検出器データ信号として選択するとともに、ＢＭＥＮ信号によって、ＢＭ−ＣＤＲ回路が高い安定性で入力データ信号に位相ロックするよう、ループゲイン等のさまざまな動作パラメータを設定することができる。

ＢＭ−ＣＤＲ回路がバーストモードにある時にも、連続モードにあるときにも、入力データ信号からデータを再生することができる。再生したデータは、パターンマッチング回路で所定のパターンと比較する。パターンマッチング回路は、比較結果をＳＤ信号でステートマシーンに供給することができる。例えば、ＳＤ信号が“１”であるときに再生したデータは所定のパターンと一致し、ＳＤ信号が“０”であるときに再生したデータが所定のパターンと不一致である。所定の時間の後に、ステートマシーンはＳＤ信号に基づいて状態を遷移させる。具体的には、ＳＤ信号が“１”のとき、ステートマシーンは再生状態に遷移し、ＳＤ信号が“０”のとき、ステートマシーンはアイドル状態に戻る。

再生状態に遷移すると、ステートマシーンは“０”のＢＭＥＮ信号と“０”のＳＥＴＩＤＬＥ信号とを出力し続ける。これにより、ＢＭ−ＣＤＲ回路は連続モードを保ち、入力データ信号のデータの再生を続ける。

再生状態において、ステートマシーンはＡＵＴＯ＿ＤＣＶＲＹ信号に応じて状態を遷移させる。例えば、ＡＵＴＯ＿ＤＣＶＲＹ信号が“１”を保つ期間、ステートマシーンは再生状態を保つ。例えば、発見ウインドウの終了によって、ＡＵＴＯ＿ＤＣＶＲＹ信号が“０”になると、ステートマシーンは初期状態に戻る。バーストおよびパターンマッチングのそれぞれの状態においても、ＡＵＴＯ＿ＤＣＶＲＹ信号が“０”になると、ステートマシーンは初期状態に戻る。

ステートマシーンは、パターンマッチング状態において、ＢＭＥＮ信号を“１”に保つことによってＢＭ−ＣＤＲ回路をバーストモードに維持することも可能である。この場合、ステートマシーンが再生状態に遷移したときに、ＢＭＥＮ信号を“１”から“０”に変化させ、ＢＭ−ＣＤＲ回路モジュールを連続モードに設定することが可能である。

パターマッチング回路を、さらに、再生パラレルデータを基準データ信号の所定のパターンと比較して、基準データ検出信号ＲＤを生成するように構成することも可能である。この場合、アイドルモードにおいて、ステートマシーンは、ＲＤ信号に応じて状態を変化させることが可能である。これにより、ＢＭ−ＣＤＲ回路がクロック信号のエッジを標準データ信号のエッジに同期させた時点で、バーストモードに処理を進めることが可能である。

図６には、図５のステートマシーンに基づくＯＬＴ機器のタイミング図の一例を示す。

時刻Ｔ０においてＯＬＴ機器は発見ウインドウを開始する。時刻Ｔ１において、ＯＬＴ機器は、未登録のＯＮＵ機器からの登録要求メッセージである可能性のあるバーストデータパケットに対応する入力データ信号を受信する。バーストデータパケットは、プリアンブル部６１０，区切り部６１１，ペイロード部６１２，および、バースト終了部６１３を含む。プリアンブル部６１０は、規格によって定められた所定のビットパターンの繰り返しを含む。区切り部６１１はペイロード部６１２との区切りを示す所定のパターンを含む。バースト終了部６１３も、バーストデータパケットの終了を示す所定のパターンを含む。ペイロード部６１２は、ＯＮＵをＯＬＴ機器登録するために必要なデータを含むことができる。

ＯＬＴ機器の光電素子は、光信号の形態でのバーストデータパケットを受信することができる。光電素子は、光信号を電気信号に変換し、電気信号を受信機のフロントエンドに供給する。光電素子は、光信号に対して安定するまでに時間を要する。すなわち、光電素子は、バーストデータパケットに対応する光信号の受信開始の後も、セトリング時間の間は、安定した電気信号を生成することができない。このため、６２０で示されるように、バーストデータパケットの始まりに対応する部分の入力データ信号は崩れている可能性がある。

時刻Ｔ０以前において、ＯＬＴ機器のＭＡＣ層から制御回路２５０に供給するＡＵＴＯ＿ＤＣＶＲＹ信号を“０”とし、ステートマシーンを初期モードにすることができる。時刻Ｔ０において、ＯＬＴ機器がＡＵＴＯ＿ＤＣＶＲＹ信号を“１”に変化させることにより、検出ウインドウを開始することができる。そして、ステートマシーンはアイドル状態に遷移し、“１”のＳＥＴＩＤＬＥ信号を出力する。これにより、ＢＭ−ＣＤＲ回路はアイドルモードに設定される。

実施形態において、ＢＭ−ＣＤＲ回路を、６３１で示されるように、クロック信号のエッジを基準データ信号のエッジに同期させるために十分な時間である１００ｎｓだけ、アイドル状態に保つ。その後、ステートマシーンがバースト状態に移行し、“０”のＳＥＴＩＤＬＥ信号と“１”のＢＭＥＮ信号を出力する。これにより、ＢＭ−ＣＤＲ回路をバーストモードに設定することができる。

同様に、６４１で示されるように、ＢＭ−ＣＤＲ回路を、１００ｎｓの時間だけバーストモードに保つ。これは、フロントエンドモジュールがプリアンブル部に対応する入力データ信号を安定に受信したときに、入力データ信号のエッジにクロック信号のエッジを同期させるために十分な時間である。しかしながら、入力データ信号が安定に受信したプリアンブル部に対応しないとき、ＢＭ−ＣＤＲ回路は、クロック信号のエッジを入力データ信号のエッジに同期させることができず、入力データ信号からクロック信号を再生することができない。次に、ステートマシーンがパターンマッチング状態に移行して、“０”のＳＥＴＩＤＬＥ信号と“０”のＢＭＥＮ信号を出力する。これにより、ＢＭ−ＣＤＲ回路は連続モードに設定される。

実施形態において、ＢＭ−ＣＤＲ回路は、５０ｎｓだけ連続モードになり、データを再生してパターンマッチング回路に供給する。パターンマッチング回路は、例えばデシリアライザから供給される再生データ中の、所定のビットパターンを発見することを試みる。パターンマッチング回路が所定のビットパターンを発見できなかったときには、６５１で示されるように、“０”のＳＤ信号を出力する。従って、５０ｎｓの期間が終了したときに、ステートマシーンはアイドル状態に遷移し、ＢＭ−ＣＤＲ回路が再びアイドルモードに設定され、２サイクル目の自動発見処理を開始することができる。

２サイクル目には、６３２，６４２，および６５２で示されるように、ＢＭ−ＣＤＲ回路がバーストデータを受信することができるが、まだ、データは安定していない。このため、パターンマッチング回路が所定のビットパターンを発見することができず、“０”のＳＤ信号を出力する。２サイクル目が失敗すると、ＢＭ−ＣＤＲ回路は、３サイクル目の自動発見処理を開始することができる。

３サイクル目にＢＭ−ＣＤＲ回路がバーストモードに設定されたときには、６４３で示されるように、プリアンブル部のデータを、例えば光電素子のセトリング時間の後に、ＢＭ−ＣＤＲ回路への入力データ信号として安定に受信することができる。これにより、ＢＭ−ＣＤＲ回路は、入力データ信号からクロック信号を再生することができる。そして、連続モードにおいて、６５３で示されるように、ＢＭ−ＣＤＲ回路がプリアンブル部のデータを再生し、パターンマッチング回路が再生データ中の所定のビットパターンを発見することができる。従って、パターンマッチング回路は“１”のＳＤ信号を出力する。

“１”のＳＤ信号を受信すると、ステートマシーンがＳＥＴＩＤＬＥ信号およびＢＭＥＮ信号の生成を停止し、ＢＭ−ＣＤＲ回路を連続モードに維持することができる。連続モードにおいて、ＢＭ−ＣＤＲ回路は、さらに、ペイロード部のデータの再生を行うことができる。

既に説明したように、ＢＭ−ＣＤＲ回路は、基準データ信号のエッジにクロック信号のエッジを同期させるのに十分な時間だけアイドルモードに保たれる。しかし、ＢＭ−ＣＤＲ回路は、アイドルモードにおいてはバーストデータを受信することができないため、アイドルモードの時間を必要以上に長くすることは望ましくない。

同様に、ＢＭ−ＣＤＲ回路は、入力データ信号のエッジにクロック信号のエッジを同期させるのに十分な時間だけバーストモードを保ち、さらに、パターンマッチング回路がパターンマッチングを実行するに十分な時間だけ連続モードを保つ。しかし、バーストモードおよび連続モードの時間を必要以上に長くすることは好ましくない。バーストデータに対応する安定した信号が受信されない状態でバーストモードもしくは連続モードが継続されると、ＢＭ−ＣＤＲ回路が不安定になり、安定した周波数でのクロック信号生成を維持できない可能性がある。不安定になった後で安定したデータ信号の受信が開始されると、ＢＭ−ＣＤＲ回路は、短いロック時間でクロック信号を入力データ信号に位相ロックすることができない。

従って、各サイクルのアイドル、バースト、連続の各モードの時間を必要以上に長くせず、短い時間でサイクルを繰り返すことが好ましい。これによって、ＢＭ−ＣＤＲ回路が安定したバーストデータ信号を受信し始めてから、最小の遅れ時間で位相ロックし、バーストデータを再生することが可能になる。この結果、バーストデータのプリアンブル部の期間を短縮することが可能である。また、再生データ中の基準データ検出を利用してＢＭ−ＣＤＲ回路をアイドルモードからバーストモードに変化させることによって、サイクルタイムをさらに短縮することが可能である。

以上で説明した処理は、外部からの検出信号を利用しない。すなわち、トランシーバ２００に内蔵されたパターンマッチング回路２４０が、ＢＭ−ＣＤＲ回路によって再生されたデータが所定のパターンと一致したときにＳＤ信号を生成する。パターンマッチング回路からＳＤ信号が供給されたときには、バーストデータのペイロード部を受信できるように、制御回路２５０がＢＭ−ＣＤＲ回路を連続モードに維持する。パターンマッチングによって、所定のパターンを有するバーストデータをノイズと区別して検出することができるため、ＳＤ信号を高い信頼性で生成することができる。

ＢＭ−ＣＤＲ回路がバースト終了部６１３を受信したとき、ＡＵＴＯ＿ＤＣＶＲＹ信号を“０”に戻してステートマシーンを初期状態に戻すことが可能である。例えば、パターンマッチング回路２４０をバースト終了部６１３のビットパターンを検出可能なように構成し、バースト終了部が検出されたことを示す検出信号をステートマシーンに供給することが可能である。その後、別の未登録ＯＮＵ機器からの登録要求メッセージを検出するために、ＡＵＴＯ＿ＤＣＶＲＹ信号を再び“１”に変化させてもよい。これによって、レシーバ２００は、ＯＬＴ機器１１０からの指示を受けることなく、次、およびそれ以降の未登録ＯＮＵ機器からの登録要求メッセージを発見することができる。

ここで、再び図４を参照して、ＢＭ−ＣＤＲ回路２３０のオプションの機能について説明する。既に説明したように、入力データ信号のエッジが基準データ信号の対応するエッジに対して位相差φだけ進んでいる（もしくは、遅れている）とき、ＢＭ−ＣＤＲ回路は、クロック信号のエッジが入力信号の対応するエッジと同期するまで、位相比較ブロック２３４からアップ（もしくは、ダウン）信号を出力する。これにより、クロック信号の位相を進める（もしくは、遅らせる）。

しかしながら、位相差φが約１８０°、すなわち、入力データ信号の最短のエッジ間隔の１／２である場合、ＢＭ−ＣＤＲ回路２３０の位相比較ブロック２３４は、同一の個数のアップ信号とダウン信号とを出力し、クロック信号のエッジが同一の位置に固定されてしまう可能性がある。この結果、ＢＭ−ＣＤＲ回路２３０は、短いロック時間の間に、入力データ信号にクロック信号を位相ロックすることができない。このような問題は、例えば、特開２００２−１００９８２号公報の図１１や、特開平１１−２３９１２０号公報の図９に示されている。

このため、ＢＭ−ＣＤＲ回路２３０は、オプションとして、アイドルモードからバーストモードに遷移したときに、クロック信号の位相を一方の方向に一時的に強制的に移動させる回路（クロック位相移動回路）を備えることができる。クロック位相移動回路は、例えば、ＢＭＥＮ信号によって制御され、ＢＭＥＮ信号が“０”から“１”に変化したときにクロック信号の位相を特定の方向に一時的に移動させることができる。

具体的には、例えば、ループ制御回路２３６を、ＢＭＥＮ信号が“０”から“１”に変化した後の所定の期間内に所定の個数のアップ信号もしくはダウン信号を生成するクロック位相移動回路を含んで構成することができる。ループ制御回路２３６は、位相比較ブロックからアップおよび／またはダウン信号を受け取るとともにクロック位相移動回路からもアップまたはダウン信号を受け取り、受け取った全てのアップおよびダウン信号の個数をカウントして、発振器制御信号を生成することができる。

もしくは、発振器２３８が、ＢＭＥＮ信号が“０”から“１に変化した後の所定の期間内に、発振器２３８の発振周波数を変化させるクロック位相移動回路を含むように構成することも可能である。さらに、例えば、バーストモード・クロック・データ再生回路２３０が発振器２３８からの出力を可変遅延回路を通じて位相比較ブロック２３４に供給する構成である場合に、ＢＭＥＮ信号が“０”から“１に変化しとときに、遅延時間を強制的に変化させるクロック位相移動回路を備えることも可能である。

これにより、位相差φが約１８０°である場合にも、ＢＭ−ＣＤＲ回路２３０は、アイドルモードからバーストモードに遷移したときに一時的にクロック信号の位相を移動させることができる。ここで、ＢＭ−ＣＤＲ回路は、クロック位相移動回路が動作している間にも、位相比較出力を利用した発振器の制御を維持する。このため、クロック位相移動回路がクロック信号の位相を移動させた後は、短いロック時間内に入力データ信号にクロック信号を位相ロックすることが可能である。

例えば、発振器２３８の発振周波数が、発振器の動作電流によって制御される場合、動作電流に所定の電流を追加する（もしくは、所定の電流を減じる）スイッチを、クロック位相移動回路として設けることが可能である。ＢＭＥＮ信号が“０”から“１”に変化し、ＢＭ−ＣＤＲ回路がアイドルモードからバーストモードに変化したときに、スイッチをＯＮにすること可能である。これによって、発振周波数が上昇（もしくは、低下）し、入力データ信号の位相に対するクロック信号の位相の相対的な移動が開始される。位相差が１８０°付近である場合であっても、この移動ののちに、ＢＭ−ＣＤＲ回路がクロック信号のエッジの移動を開始することができる。

所定の時間の終了時に、スイッチをＯＦＦすることも可能である。もしくは、ＢＭ−ＣＤＲ回路のセレクタ２３２が検出器入力信号として入力データ信号を選択している期間全体にわたって、スイッチをＯＮ状態に保つことも可能である。いずれの場合にも、ＢＭ−ＣＤＲ回路は、クロック信号のエッジが入力データ信号のエッジそろうまで、クロック信号の位相の移動を続ける。すなわち、クロック位相移動回路は、ＢＭ−ＣＤＲ回路がアイドル状態からバースト状態に変化したときに、発振周波数を上昇（もしくは、低下）させることにより、クロック信号の位相を一時的に移動させることができる。言い換えれば、クロック位相移動回路は、ＢＭ−ＣＤＲ回路のバーストモードへの変化から始まる限られた期間内に、クロック信号の位相を移動させることができる。

バーストモードの間スイッチのＯＮ状態を保つ場合、ＢＭ−ＣＤＲ回路をアイドルモードに変化させるときにスイッチをＯＦＦすることが可能である。もしくは、アイドルモードに変化させた後もスイッチをＯＮ状態に保ち、ＢＭ−ＣＤＲ回路を再びバーストモードに変化させるときにＯＦＦすることも可能である。この場合、クロック位相移動回路がクロック信号の位相を移動させる方向は、スイッチが切り替わる方向に応じて逆転する。

クロック位相移動回路がクロック信号の位相を移動させる能力は、適切に調整する。クロック位相移動回路は、ＢＭ−ＣＤＲ回路が位相差φが約１８０°である状態から脱出できるために十分な、位相移動能力を持つことが可能である。一方、位相差φが０°付近であるときのＢＭ−ＣＤＲ回路の動作を乱さないように、位相移動量を制限することが可能である。さらに、クロック位相移動回路がクロック信号の位相を移動させる期間も、ロック時間に対して悪影響を与えることがないように制限することができる。これによって、クロック位相移動回路は、平均のロック時間を顕著に増大させることなく、最悪（位相差が約１８０°）の場合におけるロック時間を短縮することができる。

図７に、本願の実施例のフロントエンドモジュールの一例を示す。トランシーバのフロントエンドモジュール７２０は、図７に示すように接続されたデカップリング容量ユニット７２２と入力バッファユニット７２４とを含むことができる。フロントエンドモジュール７２０は、光電素子７７０から電気信号を受信することができる。光電素子７７０は、図７に示すように接続された光電変換ブロック７７２と出力バッファブロック７７４とを含むことができる。

入力バッファユニット７２４は、例えば１．２Ｖの、低い電源電圧で動作可能なＣＭＯＳ電流モードロジック（ＣＭＬ）バッファとすることができる。一方、出力バッファ７７４は、例えば３．３Ｖの、より高い電源電圧で動作するバイポーラＣＭＬバッファとすることができる。デカップリング容量ユニット７２２は、これらの素子の間の電源電圧の差異を分離することができる。

しかし、出力バッファ７７４がバーストデータに対応する電気信号の出力を開始するとき、出力バッファ７７４の出力端子の平均電圧が変化する可能性がある。このため、入力バッファユニット７２４の入力端子の平均電圧も変化する可能性があり、この平均電圧の変化に対応したデカップリング容量ユニット７２２の充電が十分に行われるまで、入力バッファユニット７２４が正しく動作することができない。

このため、本願の実施形態では、デカップリング容量ユニット７２２が、デカップリング容量Ｃｄとバイアス電圧源Ｖｂに接続された抵抗とを含み、この抵抗が、ＢＭＥＮ信号に従って切り替え可能な複数の抵抗、例えば、Ｒａ，Ｒｂ，Ｒｃ、からなることが可能である。具体的には、アイドル状態からバースト状態に変化したときに、ステートマシーンが“１”のＢＭＥＮ信号を出力するので、ＢＭＥＮ信号が“１”に変化したときに、抵抗Ｒａを調整可能な時間だけバイアス電圧源Ｖｂに接続し、抵抗Ｒａを介してデカップリング容量Ｃｄを充電することができる。

例えば、Ｒａ＜Ｒｂ＜Ｒｃとなるように、抵抗Ｒａの抵抗を小さく設定することにより、デカップリング容量Ｃｄを大きな電流で充電することができる。これにより、フロントエンドを短時間で安定させることができる。好ましくは、さらに抵抗ＲｂおよびＲｃを介して、バイアス電圧Ｖｂをデカップリング容量Ｃｄに接続可能にすることができる。例えば、前記調整可能な時間のあとの、ＢＭＥＮ信号が“１”である期間は抵抗Ｒｂを介して、ＢＭＥＮ信号が“０”である期間は抵抗Ｒｃを介して、バイアス電圧源に接続することができる。ＲｂおよびＲｃの抵抗値は、フロントエンドモジュールがバーストデータのプリアンブル部およびペイロード部を受信する動作に対する必要性に応じて定めることができる。

本願のバーストデータ再生処理は、未登録のＯＮＵ機器からの登録要求メッセージの受信に好適に利用可能であるが、それ以外の上り方向通信の受信にも利用可能である。例えば、同じ処理を登録済みのＯＮＵ機器からの上り方向通信の受信に利用することも可能である。

既に説明したように、登録済みのＯＮＵ機器はＯＬＴ機器から与えられたタイムスロット内に上り方向通信を送信する。従って、ＯＬＴ機器は、ＯＮＵ機器からの上り方向通信をいつ受信するかを知っている。しかしながら、ネットワークシステムの動作タイミングのずれのため、上り方向通信を受信する正確な時刻を知るためには、ＯＬＴ機器は、頻繁にタイミング情報の更新を行う必要がある。ＯＬＴ機器は、頻繁なタイミング情報更新を行う代わりに、いつ通信を受信するかを知ることなくバーストデータを再生することを可能にする、本願のバーストデータ再生処理を利用して、登録済みＯＮＵ機器からの上り方向通信の受信を行うことができる。

図８は、本願の他の実施形態のバーストデータ再生処理の一例の概要を示すフロー図である。図８のフロー図は、具体的には、登録済みのＯＮＵ機器から受信したバーストデータを再生する処理８００の一例を概要を示す。この処理はステップＳ８１０で開始され、ステップＳ８２０に進む。

ステップＳ８２０では、ＯＬＴ機器１１０のＭＡＣ層が、例えば発見ウインドウの終了後に、処理を開始することができる。もしくは、ＯＬＴ機器１１０は、最初のＯＮＵ機器のタイムスロットの開始以前に処理を開始することも可能である。ＯＬＴ機器内のタイミング情報が更新されていなかったとしても、ＯＬＴ機器は、タイムスロットの概略のタイミングを把握しており、動作タイミングずれの可能性の範囲を考慮して処理を開始することができる。処理は次にステップＳ８３０に進む。

ステップＳ８３０，Ｓ８４０，Ｓ８５０，Ｓ８６０およびＳ８７０は、それぞれ、図３に示した処理のステップＳ３３０，Ｓ３４０，Ｓ３５０，Ｓ３６０およびＳ３７０と基本的には同一である。しかしながら、ステップＳ８５０において再生したデータが所定のプリアンブルパターンと一致しなかった場合、処理はステップＳ８３０に進み、ステップＳ８３０，Ｓ８４０およびＳ８５０を含む次のサイクルの処理を開始する。これにより、ＯＬＴ機器１１０がバーストデータを受信する正確なタイミングを知らない場合であっても、登録済みＯＮＵ機器からのバーストデータを検出し、再生することができる。

さらに、ステップＳ８７０において、再生したデータが所定の終了パターンに一致したときに、処理はステップＳ８３０に進み、ステップＳ８３０，Ｓ８４０およびＳ８５０を含む次のサイクルの処理を開始する。すなわち、登録済みＯＮＵ機器の１つからのバーストデータを検出し、再生したあと、さらに、ＯＬＴ機器１１０のＭＡＣ層が開始処理を行うことなく、次のＯＮＵ機器からのバーストデータの検出および再生処理を行うことができる。

もしくは、ＯＬＴ機器１１０のＭＡＣ層が、１つの登録済みＯＮＵ機器のタイムスロットの終了後に、次のサイクルの処理を開始することも可能である。さらに、ＯＬＴ機器１１０のＭＡＣ層が、最後の登録済みＯＮＵ機器のタイムスロットの終了後に、図８の処理を終了することも可能である。

しかし、MAC層による制御を単純にするため、受信部２０２を、MAC層からの指示を受けることなく次のサイクルの処理を開始できるように構成することが好ましい。例えば、図２に示す受信部２０２の制御回路２５０を、ＯＬＴ機器１１０のＭＡＣ層からからの指示を受けるかわりに、ＡＵＴＯ＿ＤＣＶＲＹ信号を生成可能なように構成することができる。これにより、受信部２０２がＭＡＣ層からの指示を必要とすることなく、次のサイクルの処理を開始することができる。

図９は、本願の他の実施形態のバーストデータトランシーバ２０５の一例のブロック図である。トランシーバ２０５は、図２に示すものと同一の送信部２０１と、バーストデータ受信部２０７をと含む。バーストデータ受信部２０７は、図２に示す受信部２０２が有するパターンマッチング回路２４０にかえて、パターンマッチング回路２４３を有する。パターンマッチング回路２４３は、検出信号ＳＤに加えて、バーストデータのバースト終了部の所定のビットパターンを検出して、バースト終了信号ＢＥを生成することができる。

バーストデータ受信部２０７は、図２の受信部２０２の制御回路２５０にかえて、制御回路２５４を有する。制御回路２５４は、自動発見ステートマシーン２５２に加えて、ＡＵＴＯ＿ＤＣＶＲＹ信号を生成する開始回路２５６を有する。開始回路２５６がパターンマッチング回路２４３から検出信号ＥＢを受信すると、ＡＵＴＯ＿ＤＣＶＲＹ信号を“０”に変化させて、図５に示す自動発見ステートマシーン２５２を初期状態に戻す。開始回路２５６は、その後、所定の時間の終了後に、さらに、ＡＵＴＯ＿ＤＣＶＲＹ信号を“１”に変化させて、ステートマシーン２５２をアイドル状態に進める。これにより、受信部２０７は、ＭＡＣ層からの指示を必要とすることなく、次のサイクルの処理を開始することができる。

図３および８において、未登録ＯＮＵ機器からのバーストデータを検出して再生する処理３００と、登録済みＯＮＵ機器からのバーストデータを検出して再生する処理８００とを、別個の処理として記載した。しかし、処理３００と処理８００とは、実質的に同一であるステップＳ３３０，Ｓ３４０，Ｓ３５０，Ｓ３６０およびＳ３７０と、ステップＳ８３０，Ｓ８４０，Ｓ８５０，Ｓ８６０およびＳ８７０とを含む。実際には、受信部は、受信元が未登録ＯＮＵ機器であるか登録済みＯＮＵ機器であるかを区別することなく、バーストデータを検出し再生することができる。

開始回路２５６は、例えば、受信部２０７の電源が投入されたときに、ＡＵＴＯ＿ＤＣＶＲＹ信号を“０”に変化させ、その後、“１”に変化させることにより、自動発見ステートマシーン２５２に第１回目のサイクルの検出・生成処理を開始させることができる。開始回路２５６は、さらに、例えばパターンマッチング回路２４３がバーストデータの終了を検知したときに、ＡＵＴＯ＿ＤＣＶＲＹ信号を“０”に、そしてさらに“１”に変化させることにより、ステートマシーン２５２に２回目、および、その後のサイクルの処理を開始させることができる。これにより、受信部２０７は、ＯＬＴ機器１１０のＭＡＣ層からの制御を一切受けることなく、登録済み、もしくは、未登録のＯＮＵ機器からのバーストデータを検出し、再生することができる。

トランシーバ２０５は、受信元が未登録ＯＮＵ機器であるか登録済みＯＮＵ機器であるか区別することなく、バーストデータを再生し、ＯＬＴ機器のＭＡＣ層に出力する。そして、ＭＡＣ層が、そのデータが、例えば、未登録ＯＮＵ機器から登録要求メッセージであるか、登録済みＯＮＵ機器からの上り方向通信であるかを判断し、判断結果に応じて処理する。

図９に示すレシーバ２０５では、パターンマッチング回路２４３がバーストデータの終了を検出する手段として機能する。すなわち、パターンマッチング回路２４３がバーストデータのバースト終了部を検出し、信号ＥＢを制御回路２５４に供給する。これにより、制御回路２５４は、バーストデータの終了後に次のサイクルの検出・再生処理を開始することができる。

しかしながら、例えばネットワーク１００の不安定性によって、受信部２０７がバースト終了部を安定して受信することができなかった場合、パターンマッチング回路２４３はバーストデータの終了部を検出することができない。このため、ステートマシーンが再生状態に移った後にネットワークが不安定になると、ステートマシーンが再生状態にとどまり、制御回路２５４が次のサイクルのプロセスを開始することができない。この問題を解決するため、受信部２０７は、バーストデータの終了を検知する、１つもしくはそれ以上の付加的な手段を備えることができる。

例えば、パターンマッチング回路２４３を、バースト終了部の所定のビットパターンに加えて、再生したデータ中の連続する“０”を検出可能なように構成することができる。すなわち、図９に示すように、パターンマッチング回路２４３を、再生データ中の所定数の連続する“０”を検知して０連続信号ＣＺを生成するように構成することができる。パターンマッチング回路２４３を、さらに、再生データ中の所定数の連続する“１”を検出して１連続信号ＣＯを生成するように構成することも可能である。制御回路２５４は、パターンマッチング回路２４３がバースト終了部を検出できなかった場合にも、信号ＣＺもしくは信号ＣＯを受信した時に、次のサイクルの処理を開始することができる。

受信部２０７は、さらに、ＢＭ−ＣＤＲ回路２３０が再生したクロック信号のジッタ量を測定し、その量が所定値を上回ったときにジッタ検出信号ＪＤを生成する、ジッタ検出回路２３５を備えることができる。受信部２０７が安定したバーストデータを受信しているときには、ＢＭ−ＣＤＲ回路２３０が受信した信号に安定したロックしたクロック信号を生成することができる。このため、クロック信号のジッタ量は小さい。

これに対して、ステートマシーンが再生状態であるときにバーストデータが終了すると、ＢＭ−ＣＤＲ回路は不安定になり、ジッタの小さいクロック信号の生成を維持することができなくなる。このため、ジッタ量が所定の閾値を超えたときに、ジッタ検出回路２３５が、バーストデータの終了を検出し、ジッタ検出信号ＪＤを生成することができる。制御回路２５４は、パターンマッチング回路２４３がバースト終了部を検知できなかったときにも、ジッタ検出信号ＪＤを利用して、次のサイクルの処理を開始することができる。

図９に示すジッタ検出回路２３５は、ＢＭ−ＣＤＲ回路２３０から再生クロック信号を受信するとともに、基準データ生成回路２６２から基準データ信号を受信する。ジッタ検出回路２３５は、例えば、再生クロックの位相と基準データ信号の位相とを比較し、比較結果の変化を観察することにより、再生クロック信号のジッタを検出することができる。

具体的には例えば、ジッタ検出回路２３５は、生成クロック信号のレベルを、例えばＤ型フリップフロップを利用して、基準データ信号のエッジでサンプリングする。例えば、基準データ信号が再生クロック信号と同一の周波数を持つ（もしくは、同一の周波数を持つように分周した）とき、再生クロック信号のレベルを基準データ信号の周期ごとに１回サンプリングする。もしくは、再生クロック信号のレベルを所定のサイクルごとにサンプリングすることも可能である。サンプルしたレベルは、例えば、他のＤ型フリップフロップに一時的に保持し、基準データ信号の次のエッジでサンプリングしたレベルと比較することができる。

再生クロック信号が安定したバーストデータ信号にロックしているときには、基準データ信号のエッジでサンプリングした再生クロック信号レベルは変化しない。一方、バーストデータの終了後には、再生クロック信号のジッタ量が増大し、レベルの変化が発生する可能性がある。このため、ジッタ検出回路２３５は、レベルの変化が検出されたときに信号ＪＤを生成することができる。ジッタ検出回路２３５は、さらに、カウンタを備え、所定の期間内にある決まった回数のレベル変化が検出されたときに信号ＪＤを生成することも可能である。

図４に示したように、バーストデータ信号にロックした再生クロック信号の位相は、基準データ信号の位相と異なる可能性がある。例えば、基準データ信号のエッジが再生クロック信号エッジと略一致したときには、再生クロック信号のレベルを高い信頼性でサンプリングすることができない。

この問題を解決するため、ジッタ検出回路２３５は、再生クロック信号のレベルを、基準データ信号のサイクル内の２つもしくはそれ以上の異なるタイミングでサンプリングし、それぞれのタイミングでのレベル変化を検出することが可能である。ジッタ検出回路２３５は、全てのタイミングにおいて変化、もしくは、決まった回数の変化が検出されたときに、信号ＪＤを生成することができる。これによって、ジッタ検出回路２３５は、高い信頼性でバーストデータの終了を検出することができる。

図４に示したように、生成クロック信号の位相は、安定したバーストデータが受信できた場合であっても、バーストモードにおいては変化する可能性がある。従って、ジッタ検出回路２３５は、例えば、ＢＭＥＮ信号が“１”である期間は、信号ＪＤの生成を禁止することができる。

このように、受信部２０７は、複数のバーストデータ終了検出手段を有する。上記の検出手段は、ＢＭ−ＣＤＲ回路２３０が再生したデータ、もしくは、ＢＭ−ＣＤＲ回路２３０が生成したクロック信号の解析を行うことによってバーストデータの終了を検出する。このため、受信部２０７内でバーストデータの終了を検出することができる。これによって、制御回路２５４が、少なくとも１つの検出手段から供給された信号を利用して、ＭＡＣ層の指示を必要とすることなく、次のサイクルの処理を開始することができる。

再生データがＭＡＣ層に出力される場合もあるが、再生データを解析してバーストデータの終了を検出する手段であるパターンマッチング回路２４３は、ＭＡＣ層へ出力する以前の再生データを解析する。このため、パターンマッチング回路２４３は受信部２０７内でバーストデータの終了を検出することができる。

受信部２０７が説明した検出手段の全てを備える必要は無い。しかし、受信部２０７が２個もしくはそれ以上の検出手段を備えることにより、高い信頼性で、次のサイクルの処理を開始することができる。

図１０に、本願の他の実施形態のバーストデータ受信部２０３の一例のブロック図を示す。受信部２０３は、図２に示した受信部２０２に含まれる構成要素に加えて、弾性バッファ２４４とセレクタ２４５を備えている。さらに、パターンマッチング回路２４０がパターンマッチング回路２４１に置き換えられている。

パターンマッチング回路２４０と同様に、パターンマッチング回路２４１は、バーストデータからプリアンブル部を検出して検出信号ＳＤを出力することができる。パターンマッチング回路２４１は、さらに、バーストデータの区切り部を検出し、検出信号ＤＤおよびＷＡを出力することができる。ＤＤ信号は区切り部が検出されたときに出力される。ＷＡ信号は、パラレルデータのどのビットが区切り部の最初のビットに対応するかを示す。

パターンマッチング回路２４１は、再生したパラレルデータと、パラレルデータ内のそれぞれ異なる位置から区切り部が開始される複数のパターンとの比較を、同時に行うことができる。これによって，パターンマッチング回路２４１は区切り部を高い信頼性で検出し、ＤＤ信号およびＷＡ信号を生成することができる。

ＤＤ信号およびＷＡ信号に基づいて、セレクタ２４５が、弾性バッファ２４４に一時的に格納されたデータを並べ直して、レイテンシ調整済み再生データとして出力する。すなわち、ＤＤ信号から、レイテンシ調整済み再生データ中の区切り部の最初のビットに対応するデータまでのレイテンシが調整され、一定の値に保たれる。

レイテンシ調整済み再生データは、例えば受信部２０３を評価するために、具体的には、例えば図２の２６１のようなシリアライザで生成したシリアルデータを受信部２０３にループバックすることによって、受信部２０３を評価するために、好適に利用することができる。ＤＤ信号からのレイテンシが調整されているため、レイテンシ調整済み再生データを、シリアライザ２６１に入力するオリジナルのパラレルデータと、ビットごとに比較することができる。これによって、バーストデータ受信部２０３の評価を容易に行うことができる。

図１１には、本願の他の実施形態のバーストデータ受信部２０６の一例のブロック図を示す。

バーストデータ受信部２０６は、図２に示すバーストデータ受信部２０２に含まれる構成要素に加えて、ダミーデータ生成回路２６４と、セレクタ２４６と、ファースト・イン・ファースト・アウトメモリ（ＦＩＦＯメモリ）２４７と、シリアライザ２４８とを含む。ダミーデータ生成回路２６４は、ＢＭ−ＣＤＲ回路２３０が再生したクロック信号に基づいてダミーデータを生成する。ダミーデータは、例えば、１６ビットのパラレルデータである。ダミーデータのそれぞれのビットは、所定のビットパターンを有する。シリアライザ２４８は、セレクタ２４６が選択したパラレルデータからシリアルデータを生成する。

ダミーデータ生成回路２６５が、クロック信号を利用することなくダミーデータを生成することも可能である。例えば、一部のビットを“０”に、他のビットを“１”に固定したパラレルデータをダミーデータとすることも可能である。この場合、シリアライザ２４８がパラレルデータから生成するシリアルデータは、“０”および“１”を含む所定のビットパターンを持つ。すなわち、この場合には、パラレルダミーデータのビットが全体として、所定のビットパターンを持つ。ＦＩＦＯメモリ２４７は、セレクタ２４６の出力とシリアライザ２４８への入力との間のタイミングを調整する。シリアライザ２４８の出力は、ＯＬＴ機器の他の回路ブロック（図示しない）に、連続シリアルデータとして供給される。

図６に示すように、ＢＭ−ＣＤＲ回路２３０は、検出信号ＳＤが“１”になった後は、再生したデータを連続的に出力することができる。しかしながら、検出信号ＳＤが“０”である間は、ＢＭ−ＣＤＲ回路２３０は、再生したデータを連続的に出力することができない。実際には、ＢＭ−ＣＤＲ回路２３０は、アイドルモードである間は基準データ信号から再生したデータを出力することができる。しかし、ＢＭ−ＣＤＲ回路２３０がバーストモードおよび連続モードにある間、安定したプリアンブルが入力される以前には、再生データの出力は不連続である。

このため、デシリアライザ２４２からの再生データをシリアル化すると、出力されるシリアルデータは不連続になる。この場合、ＯＬＴ機器の他の回路ブロックは、このシリアルデータを受信するために、バーストモードＣＤＲ回路を備える必要がある。

これに対して、図１１に例示するバーストデータ受信部２０６は、セレクタ２４６を備える。セレクタは、検出信号ＳＤが“１”である間（パターンマッチング回路２４０が再生データのプリアンブル部を検出した後）はデシリアライザ２４２からの再生データを、検出信号ＳＤが“０”である間（パターンマッチング回路がプリアンブル部を検出する以前）はダミーデータを、選択する。これにより、セレクタ２４６が連続データを出力し、シリアライザ２４８が連続シリアルデータを出力する。この場合、他の回路ブロックは、バーストモードＣＤＲ回路に比較して安価な、通常の（バーストモードではない）ＣＤＲ回路でシリアルデータを受信することができる。

インバータ２４９を介して、ＢＭＥＮ信号がＦＩＦＯメモリ２４７のリセット端子に供給される。これにより、ＢＭＥＮ信号が“１”のときＦＩＦＯメモリ２４７は初期化される。すなわち、制御回路２５０が、ＢＭ−ＣＤＲ回路２３０がバーストモードである期間は“１”になるＢＭＥＮ信号を供給することによって、ＦＩＦＯメモリ２４７の書き込みポインタおよび読み出しポインタを初期化する。その後、パターンマッチング回路２４０が再生データ中のプリアンブル部を検出し、検出信号ＳＤを“１”に変化させることにより、プリアンブル部およびペイロード部のバーストデータに対応するシリアルデータが出力される。これによって、ＦＩＦＯメモリ２４７初期化することなく使い続けたときに発生する可能性のある、オーバーフローやアンダーフローが防止される。

図１１に示す実施例の受信部２０６では、バーストモードにおいて“１”に維持されるＢＭＥＮ信号がＦＩＦＯメモリ２４７を初期化するために利用される。このため、ＦＩＦＯメモリ２４７は、ＢＭ−ＣＤＲ回路２３０がバーストモードにある期間全体にわたって初期化状態に保たれる。しかしながら、ＦＩＦＯメモリ２４７の初期化は、ＢＭ−ＣＤＲ回路２３０がアイドルモードからバーストモードに変化したときだけ、すなわち、ＢＭ−ＣＤＲ回路がバーストモードにある期間の最初の部分のみにおいて行えば、十分である。

例えば、その幅をワンショットマルチバイブレータを使って短縮してから、ＢＭＥＮ信号をＦＩＦＯメモリ２４７に供給することが可能である。これにより、ＦＩＦＯメモリ２４７は、ＢＭ−ＣＤＲ回路がバーストモードにある期間の、短縮された幅によって決まる最初の部分においてのみ、初期化される。

図１１に示す実施例の受信部２０６では、ＦＩＦＯメモリ２４７は、ダミーデータ生成回路２６４と組み合わされて利用されている。しかし、ＢＭ−ＣＤＲ回路がバーストモードにある期間の、少なくとも最初の部分において初期化されるＦＩＦＯメモリ２４７を、例えば図２の受信部２０２のような、ダミーデータ生成回路を備えないバーストデータ受信部において利用することも可能である。

以上、本発明の具体的な実施形態に沿って本発明を説明したが、当業者にとって明らかな、様々な置換、変更、変形が可能である。従って、ここで示した発明の実施形態は、例示でしかなく、それらに限定されるものではない。発明の思想および範囲から離れることなく変形することが可能である。

１００ ネットワーク
１１０ ＯＬＴ機器
１３１，１３２，１３３ ＯＮＵ機器
２００，２０５ トランシーバ
２０１ 送信部
２０２，２０３，２０６，２０７ 受信部
２２０ フロントエンドモジュール
２３０ ＢＭ−ＣＤＲ回路
２４０，２４１，２４３ パターンマッチング回路
２４２ デシリアライザ
２５０，２５４ 制御回路
２５２ ステートマシーン

Claims (20)

1. 先頭部を有するバーストデータに対応し、データエッジを有するバーストデータ信号を受信する装置であって、
   電気信号を受信して入力信号を出力する入力回路と、
   基準エッジを有する基準データ信号を生成する基準信号生成回路と、
   クロックエッジを有するクロック信号を生成するクロックデータ再生（ＣＤＲ）回路であって、該クロック信号のクロックエッジを前記基準エッジに同期させる第１のモードと、該クロック信号のクロックエッジを前記データエッジに同期させ、該クロック信号に基づいて前記入力信号からデータを再生する第２のモードとを有するＣＤＲ回路と、
   前記入力信号から再生したデータ中の前記先頭部を検出する検出回路と、
   （１）前記ＣＤＲ回路を前記第１のモードとして前記クロックエッジを前記基準エッジに同期させる工程と、
   （２）前記ＣＤＲ回路を前記第２のモードとして前記入力信号から再生したデータを前記検出回路に供給する工程と、
   （３）前記検出回路が前記先頭部を検出したときに、前記ＣＤＲ回路を前記第２のモードに維持する工程とを順番に含む処理を行うとともに、
   （４）前記検出回路が所定の時間内に前記先頭部を検出しなかったときに、次のサイクルの前記処理を開始する制御回路とを備えたことを特徴とするバーストデータ信号受信装置。
2. 前記基準信号生成回路が、前記クロックエッジが前記基準エッジに同期したときの前記クロック信号の第１の周波数と、前記クロックエッジが前記データエッジに同期したときの前記クロック信号の第２の周波数とが実質的に等しくなるように、前記基準データ信号を生成することを特徴とする請求項１記載のバーストデータ信号受信装置。
3. 前記バーストデータが光ネットワークユニット（ＯＮＵ）から光ラインターミナル（ＯＬＴ）へのデータであり、
   前記ＯＬＴが、送信部クロック信号に基づいて前記ＯＮＵに送信する出力データ信号を生成する送信部を備え、
   前記基準信号生成回路が前記送信部クロック信号に基づいて前記基準データ信号を生成することを特徴とする請求項１記載のバーストデータ信号受信装置。
4. 前記バーストデータの終了を検出するバーストデータ終了検出手段をさらに備え、
   前記制御回路は、前記バーストデータ終了検出手段が前記バーストデータの終了を検出したときに、次のサイクルの前記処理を開始することを特徴とする請求項１ないし３のいずれかに記載のバーストデータ信号受信装置。
5. メディアアクセス制御層を有するＯＬＴ機器に備えられており、
   前記バースト終了検出手段が、前記クロック信号を解析することによって、もしくは、前記入力信号から再生したデータを前記メディアアクセス制御層に出力する以前に解析することによって、前記バーストデータの終了を検出することを特徴とする請求項４記載のバーストデータ信号受信装置。
6. 前記先頭部は所定のビットパターンを有し、前記検出回路は、前記入力信号から再生したデータ中の該所定のビットパターンを検出するパターンマッチング回路を有することを特徴とする請求項１ないし６のいずれかに記載のバーストデータ信号受信装置。
7. 前記ＣＤＲ回路が、さらに、
   前記基準データ信号と前記入力信号との一方を選択するセレクタと、
   前記クロック信号の位相と前記選択した信号の位相とを比較する位相比較器とを有し、
   前記制御回路が、前記第１のモードにおいて前記基準データ信号を選択し、前記第２のモードにおいて前記入力信号を選択するように前記セレクタを制御することを特徴とする請求項１ないし６のいずれかに記載のバーストデータ信号受信装置。
8. 前記ＣＤＲ回路が、前記処理が該ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記クロック信号の位相を所定の方向に一時的に移動させるクロック信号位相移動回路をさらに備えることを特徴とする請求項１ないし７のいずれかに記載のバーストデータ信号受信装置。
9. 前記入力回路が、さらに、
   前記入力信号を駆動するバッファと、
   前記電気信号を受信する第１の端子と、前記バッファに接続された第２の端子とを有する入力容量素子と、
   調整可能な抵抗を介して前記入力容量の第２の端子に一定の電圧を供給するプリチャージ回路を含み、
   前記処理が前記ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記抵抗を減少させることを特徴とする請求項１ないし８のいずれかに記載のバーストデータ信号受信装置。
10. 所定のビットパターンを有するダミーデータを生成するダミーデータ生成回路と、
    前記検出回路が前記入力信号から再生したデータ中の前記先頭部を検出する以前は前記ダミーデータを選択し、前記検出回路が前記入力信号から生成したデータ中の前記先頭部を検出した後は前記入力信号から再生したデータを選択する、データ選択器をさらに備えることを特徴とする請求項１ないし９のいずれかに記載のバーストデータ信号受信装置。
11. 前記入力信号から再生したデータの出力がそれを介して行われるＦＩＦＯメモリをさらに備え、
    前記制御回路が、前記処理が前記ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記ＦＩＦＯメモリを初期化することを特徴とする請求項１ないし１０のいずれかに記載のバーストデータ信号受信装置。
12. 先頭部を有するバーストデータに対応し、データエッジを有するバーストデータ信号を受信する方法であって、
    入力信号を受信し、
    基準エッジを有する基準データ信号を生成し、
    クロック信号のクロックエッジを前記基準エッジに同期させる第１のモードと、該クロックエッジを前記データエッジに同期させ、該クロック信号に基づいて前記入力信号からデータを再生する第２のモードとを有するクロックデータ再生（ＣＤＲ）回路を用いて、
    （１）前記ＣＤＲ回路を前記第１のモードにして前記クロックエッジを前記基準エッジに同期させる工程と、
    （２）前記ＣＤＲ回路を前記第２のモードにして前記入力信号から再生したデータ中の前記先頭部の検出を試みる工程と、
    （３）前記先頭部を検出したときに前記ＣＤＲ回路を前記第２のモードに維持する工程とを順番に含む処理を行うとともに、
    （４）所定の時間内に前記先頭部を検出しなかったときに、次のサイクルの前記処理を開始することを特徴とするバーストデータ信号受信方法。
13. 前記基準データ信号を、前記クロックエッジが前記基準エッジに同期したときの前記クロック信号の第１の周波数と、前記クロックエッジが前記データエッジに同期したときの前記クロック信号の第２の周波数とが実質的に同一になるように、生成することを特徴とする請求項１２記載のバーストデータ信号受信方法。
14. 前記バーストデータが、光ネットワークユニット（ＯＮＵ）から、送信部クロック信号に基づいて該ＯＮＵに送信する出力データ信号を生成する光ラインターミナル（ＯＬＴ）へのデータであり、
    前記基準データ信号を前記送信部クロック信号に基づいて生成することを特徴とする請求項１２記載のバーストデータ信号受信方法。
15. 前記バーストデータの終了を検出し、該バーストデータの終了を検知したときに次のサイクルの前記処理を開始することを特徴とする請求項１２ないし１４のいずれかに記載のバーストデータ受信方法。
16. 前記バーストデータはメディアアクセス制御層を有する光ラインターミナル（ＯＬＴ）が受信するものであり、前記バーストデータの終了を、前記クロック信号を解析することによって、もしくは、前記入力信号から再生したデータを前記メディアアクセス制御層に出力する以前に解析することによって検出することを特徴とする請求項１５記載のバーストデータ信号受信方法。
17. 前記先頭部が所定のビットパターンを含み、前記先頭部の検出を、前記入力信号から再生したデータ中の該所定のビットパターンの検出によって行うことを特徴とする請求項１２ないし１６のいずれかに記載のバーストデータ信号受信方法。
18. 前記処理が前記ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記クロック信号の位相を所定の方向に一時的に移動させることを特徴とする請求項１２ないし１７のいずれかに記載のバーストデータ信号受信方法。
19. 所定のダミービットパターンを有するダミーデータを生成し、前記先頭部を検出する以前は該ダミーデータを選択して出力し、前記先頭部を検出した後は前記入力信号から再生したデータを選択して出力することを特徴とする請求項１２ないし１８のいずれかに記載のバーストデータ信号受信方法。
20. 前記入力信号から再生したデータをＦＩＦＯメモリを介して出力するとともに、
    前記処理が前記ＣＤＲ回路を前記第１のモードにする工程から前記第２のモードにする工程に進んだときに、前記ＦＩＦＯメモリを初期化することを特徴とする請求項１２ないし１９のいずれかに記載のバーストデータ受信方法。

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