JP4855663B2 - 専用クロックマスターのない通信システムが許容可能な範囲外のクロック周波数をつくることを防止するための回路と、システムと、その方法 - Google Patents

Description

本発明は、通信システムに関し、特に、クロック回復回路が、クロック信号マスターを有するノードから直接得ていない通信システムからのクロック信号を回復するときには、許容できる範囲外のクロック周波数をつくることを防止する通信システムのノード内のクロック回復回路に関する。

通信回線によって相互に接続された少なくとも２つのノードを含む通信システムが一般によく知られている。各通信回線は、デジタル・データだけではなく、音声データ、音響データ、ビデオデータ、またはコンピュータ・ドメインから得られるデータのバーストとして到着するデータに適応することができる。したがって、最適な通信回線はマスチメディア・デバイスからの情報を受けることができる回線である。マスチメディア・デバイスは、ネットワーク上で形成されたどのような情報でも伝達することができるハードウエアおよび／またはソフトウエアとして本明細書で定義される。通信回線は、銅線、光ファイバ、またはワイヤレス通信を含む媒体などである。

多数のタイプのマルチメディア・デバイスがある。例えば、マルチメディア・デバイスは、電話、コンパクト・ディスク（ＣＤ）プレイヤー、デジタル・ビデオ・ディスク（ＤＶＤ）プレイヤー、コンピュータ、増幅器、スピーカー、またはネットワークの通信回線を通って異なるタイプのデータを送り、受け取ることができる装置を含む。

マルチメディア・デバイスによって送られ、受けられる一般的なタイプのデータは、ストリーミング・データまたはパケット・データである。ストリーミング・データは、ネットワーク上のソース・ポートでつくられたサンプルの間で一時的な関係を有するデータである。その関係は、宛先ポートでギャップまたは変更周波数のような認知できるエラーを防止するために維持されなければならない。パケット・データは、サンプル・レートまたはそのデータの一時的な関係を維持する必要はない。したがって、データを通信回線を介するディスジョイント・バーストとして送ることもできる。

ストリーミング・データは、ソース・ポート（または宛先ポート）のローカル・クロックとネットワーク・フレーム・レートとの間の周波数の差に依存して、ネットワークを通じて同期的にまたは等時性的に送られる。ノードに局部的なサンプル・レート（すなわち、「ｆｓ」）は、通信回線のフレーム同期レート（すなわち、「ＦＳＲ」）と同じ周波数であり、ストリーミング・データを、ネットワークを通じて同期的に送ることができる。多くの場合、ＦＳＲはｆｓと異なる。したがって、サンプル・レートは、変更されなければならない（または変換されなければならない）か、または、ストリーミング・データは、ネットワークを通じて等時性的に送られなければならない。ここで等時性伝送プロトコルは、知覚できるギャップ、エラー、ジターまたはエコーを防止するために周波数差に適応するために使用される。通信回線を通してデータがどのように送られるかとは無関係にもかかわらず、データはクロックに関連づけられていなければならない。１つのノードに配置されるクロック（マスター・クロックとして知られる）は、通信回線を通じてそのノードからの通信を同期化する。

図１を参照すると、通信システム１０が示されている。システム１０は、複数のノード１２を含む。各ノードは、トランシーバー、入力／出力端、マルチメディア・デバイスを含む。したがって、通信回線１４を通って送られたデータは、宛先ノード内のマルチメディア・デバイスによって使用されるであろう。図１は、ノード１２ｄから、ノード１２ｃ、１２ｂ、１２ａの各々を通る、時間Ｔ₁のプレアンブルで始まるデータの伝送を示している。各ノードを通して実質的に同様の遅延（ΔＴ０）を有する。

図１は、ノード１２内で使用される典型的なクロック回復機構を示す。一般的には、通信システム１０の１つのノード（例えば、ノード１２ｄ）は、例えば、外部水晶１８から得られるローカル・マスター・クロックを有する。ノード１２ｄから伝達されるデータは、それが通信回線を通過するときマスター・クロック信号に同期化される。マスター・クロック信号は、例えば、種々のスレーブ・ノード１２ａ、１２ｂ、１２ｃで位相ロック・ループにより回復できる。したがって、位相ロック・ループ（ＰＬＬ）２０は、ローカル・マイクロコントローラ２２のようなデジタル・サブシステムを同期させるために使用される回復されたクロックをつくる。

クロック回復回路、特にスレーブ・ノードの各々内のＰＬＬ２０は、特定のノード１２ｄ専用のマスター・クロック１８を単純に再構成する。それによって通信システム１０は、１つのノードが専用クロックマスター（すなわち、マスター・ノード）を有し、全ての他のノードがクロックマスターがない（すなわち、他の全てのノードがスレーブ・ノードである）ことを必要とする。もし２つのノードがクロックマスターを使用する場合、一方のマスターは、他方に対して周波数でのドリフトを生じることがある。その結果、ソースノード伝送に対して宛先ノードで知覚できるギャップ、エラーまたはエコーが発生することがある。１つをマスター・ノードとし、他の全てのノードをスレーブ・ノードとすることは重要である。往々にしてどのノードをマスターとするかを決定することは最も難しい。同じノードが常にマスターのままであると、そのノード内のマスター・クロックは、やがてその目標周波数からのドリフトを生じ、その問題は複雑となる。

図２は、クロックマスターがドリフトするか、または一緒に消失する場合の結果を示す。一緒に消失した場合、各ノードはスレーブとして作動し、通信リンクを通って伝送されるデータ・ビットの周波数は、拘束がなので、上方または下方にわずかに変動する。図から理解できるように、ノードＤから送られ、フレームＮが続くプレアンブルＮは、それがノードＣを通過するとき遅延される。同様に、プレアンブルＮとフレームＮは、ノードＢを通ってさらに遅延し、最終的にノードＡを通る。ノードＤはバッファ２６（図１）を含むことが好ましく、バッファ２６は、ノードＡから受信したデータのフレームを同期させ、矢印２８によって示されるように、フレームＮ＋１内の次のフレーム場所にそのフレームを置く。

各ノードは対応する遅延ΔＴ０を有するが、マスター・ノードを通る遅延ΔＴ_BUFは、次のプレアンブルＮ＋１に同期されるように意図的に計時される。したがって、ΔＴ_BUFの大きさは、ローカル・マスター・クロックと同期をとられているバッファに依存し、マスター・クロックは、続くフレームのプレアンブルに意図的に同期させる。もし、ローカル・マスター・クロックがない場合、ΔＴ_BUFは変動するか、一緒に消失する。各ＰＬＬがロックしようとして一時的に失敗すると、変動はノードからノードへと渡される。ＰＬＬが再びロックを保持する前、各ＰＬＬでの周期的なアンロックがリングを回る。これは以下で、「回転アンロック」状態と称される。

全てがスレーブになる環境とそれに続いて起こる回転アンロック状態を回避することは重要であるが、全ての通信システムが、確実に常に専用クロックマスターを持つようにすることができるわけではない。例えば、通信システムにノードをどのように組み合わせるかに依存して、種々のノードにメーカーによって提供された集積回路が単純にマスター性能を含まない場合がある。逆に、各ノードがマスター機能を有するが、対応するいくつかのノード内の構成レジスタが、単一のクロックマスターをイネーブルするように適切に設定されていないことがある。その代わり、あるいは、競合するクロックマスターが確立されるか、クロックマスターがないこともある。したがって、マスターまたはスレーブとなる集積回路を有する柔軟性は有利であるが、集積回路をマスターまたはスレーブとして設定するソフトウエア・プログラムが適切に機能することが常に可能なわけではない。確かに、メーカーは、単にマスターとしてのみ、または単にスレーブとしてのみ作動する集積回路をつくることを選択せず、また、アプリケーション・エンジニアは、ソフトウエアおよび／またはハードウエアの構成が故障した場合、どのノードをマスターとすべきか、残りのどのノードをスレーブとするかを決定する余裕を持っていない。

故障とは無関係に、通信回線を通して伝送されたデータが基準クロックマスターのしきい値の周波数を超えないか、それ以下であることを保証する通信システムを導入することが望ましい。基準クロックマスターが導出される場所、オール・スレーブ（ノードの全てがスレーブになった状況）や回転アンロックの場合であるかどうかは重要ではない。許容できる範囲外の不適切なクロック周波数のレベルにアンロック状態が上昇しない場合、特定のノード内の専用クロックマスターは、以下に述べる理由で回避される。

上述した問題は、改良されたクロック回復回路を使用する通信システムによってその大部分が解決される。通信システム内のそのクロック回復回路、並びに、他の全てのクロック回復回路がクロックスレーブとして作用することができる。それによって、通信システムは、回転アンロック状態を伴うオール・スレーブ環境に適応することができる。全てのクロック回復回路が、データが伝送される通信回線から回復クロックを生成するように設計されると、どのノードも専用のクロックマスターを有しない。

複数のノードの１つのノードに専用のマスターを持たせ、すなわち複数のノード内の他のノードをスレーブに専念させる代わりに、本通信システムは、ノードが専用のマスターを有せず、全てのノードがスレーブとして作動するオール・スレーブ環境が可能である。この方法において、ソフトウエアの構成の不調が、ノードがスレーブであるべきとき、そのノードのマスターへの不適切な構成を引き起こさない。逆のケースも同様である。本通信システムは、クロック回復回路に向けられたデータの入って来る（すなわち、受信された）ビット・ストリームに付随したクロックの代わりに基準クロックを自動的に起動させる。基準クロックは、位相ロック・ループ（ＰＬＬ）のアンロックが生じ、入って来るビット・レート（ビット・ストリーム周波数）が、基準クロック周波数からの所望の範囲、すなわち、しきい値を超えるかそれ以下であるとき起動される。同様に、本通信システムが、入って来るビット・ストリームの周波数が所望のしきい値内である場合、基準クロックを取り消すことができる。このように基準クロックを選択的に起動する機能は、基準クロック周波数と入って来るビット・ストリーム周波数とを比較し、クロック回復回路から回復されたクロックを各ノードの各回復回路に入れることが好ましいように、基準クロックまたは入って来るビット・ストリームのいずれかを使用することを選択する。選択クロック回復方法を使用することは、特定のノードをマスターとして、他の全てのノードをスレーブとしなければならないことを回避する。

一実施態様によれば、クロック回復回路が提供される。クロック回復回路は、通信システムのノード内に見いだすことができ、基準クロックまたはＰＬＬによって受信された入って来るビット・ストリームのいずれかから回復クロックを生じるように結合されたＰＬＬを含む。入って来るビット・ストリームとは独立して基準クロックをつくるように発振器が結合され、周波数コンパレータが、入って来るビット・ストリーム周波数と基準クロック周波数を比較し、入って来るビット・ストリームの周波数が基準クロック周波数の上または下のしきい値よりより大きいか小さい場合、周波数コンパレータに接続されたマルチプレクサが基準クロックを通信回線および／またはローカル同期システムに送る。

周波数コンパレータの代わりに、回復クロック周波数に比例した値と、基準クロック周波数に比例した他の値を比較するコンパレータを使用することができる。例えば、その値は電圧か電流である。例えば、入って来るビット・ストリーム周波数に比例した電圧値を基準クロック周波数に比例した電圧値と比較することができる。入って来る電圧値が基準電圧値の上のしきい値より大きくまたは下のしきい値より小さい場合、回復された電圧値の代わりに基準電圧値を進める。基本的には、コンパレータは、周波数、電圧、電流を比較するために使用され、入って来るビット・ストリーム周波数、電圧または電流が範囲内にあるかどうかを決定するために作動する。

周波数コンパレータが使用される場合、マルチプレクサは、ＰＬＬの前段に配置され、入って来るビット・ストリームによるクロックか、ＰＬＬに送られる基準クロックのいずれかを選択する。しかしながら、比較される値が電流または電圧である場合、電流または電圧コンパレータは、ＰＬＬの一部を形成する電圧制御発振器の前段に配置されるマルチプレクサに選択信号を送る。

電圧または電流値を比較することは、周波数比較を行うとき使用される水晶発振器のような別の発振器を使用しなければならないことを回避することができる。周波数が比較される場合、発振器は（クロック回復回路の内側または外側に）規則的なおよび周期的なパルスを発生する回路を含む。１つの例によれば、発振器は、クロック回復回路が関連するロック状態マシンがアンロック状態を検出するときの時間中にのみ、基準クロックを生じる水晶発振器がよい。ロック状態マシンは、発振器を初期化し、周波数コンパレータの結果がしきい値の外側となることによって、発振器からの基準クロック出力を選択する。ロック状態マシンは、フレームのプレアンブルの間で伝送されるデータ・ビットの数を計数することによってアンロック状態を決定することが好ましい。すなわち、ビットの数が所定の数を超えるか、それ以下である場合、アンロック状態が決定される。発振器は、ロック状態マシンがロック状態が発生したことを決定すると、基準クロックをつくることを中止する一方、周波数検出器は、プレアンブルの間で伝送されるデータ・ビットの数が所定の数以内であるとき、非作動の発振器からの出力が使用されないことを保証する。

コンパレータは、入って来るビット・ストリーム（周波数、電圧または電流で表される）の周期的な遷移と基準クロック（周波数、電圧、電流）の周期的な遷移とを比較し、その比較に依存して、入って来るビット・ストリームのクロックか基準クロック（周波数、電圧または電流として表される）のいずれかを選択する。周波数コンパレータが使用される場合、発振器は、ロックの場合の間（すなわち、回復クロックが入って来るビット・ストリームまたは基準クロックでロックされるとき）不必要なノイズを防止するためにアンロックの場合の間のみ作動する。

基準クロックまたは基準電圧／電流値は基本的には名目値である。要するに、基準クロック電圧または電流の値は、許容可能な周波数、電圧または電流として予め定められる。入って来るビット・ストリーム周波数に比例する、入って来るビット・ストリーム電圧または電流値、およびその値が名目値以上のしきい値を超える場合、周波数、電圧または電流コンパレータは、適切な選択信号をマルチプレクサに送り、このマルチプレクサは、名目値または基準値を選択し、この値は、基準クロック、基準電圧、または基準電流のいずれかである。

クロック回復回路は通信システム内に含まれている。通信システムは、通信リンクによって互いに相互接続された第１のノードと第２のノードを含む。第１のノードは、マスター・クロックがない。したがって、通信リンクを通して送られるデータのビット・ストリームは、第１のノードに専用のマスター・クロックに同期されない。クロック回復回路を含む第２のノードは、データのビット・ストリームを受け、（入って来るビット・ストリーム周波数または基準クロック周波数のいずれかに移る）回復クロックを下段のデジタル・サブシステムに選択的に送る。

他の実施態様によれば方法が提供される。本方法は、通信システムの初期化中に生じるいくつかのステップを含む。例えば、電源オンのリセット中に基準クロックがつくられ、そして、データが基準クロックに同期され、通信リンクを通じて送られる。その後、基準クロックは、ノードによって回復された同期データが初期化後のある短い時点で基準クロックにロックされたときに終結することが好ましい。基準クロックが終結し、通信システムがオール・スレーブ状態に入ると、回転アンロック状態の一部としてループ・トポロジーを通っている周期的なアンロックが検出される。アンロックが検出されると、入って来るデータのビット・ストリームが、回復されたクロックまたは基準クロック周波数（または電圧／その等価電流）からのしきい値より大きいか、または小さいビット・レート（または電圧／その等価電流）を有する場合、再び基準クロックがつくられ、基準クロックにデータが同期化される。ビット・レートが、基準クロックに再び同期化されることによってしきい値内に戻るとき、基準クロックは、再び、終結される。発振器を使用した周波数比較の場合、したがって、その方法は、基準クロックを周期的にイネーブルとし、基準クロックをディスエーブルとし、したがって、ある時間に基準クロックを再び同期化し、そうでなければ、例えば、ＰＬＬからつくられる回復クロックに対して同期化が生じることを示している。

本発明の他の目的および利点は、次の詳細な説明を読み、添付図面を参照することによって明らかになる。

図面を参照すると、図３ａは、好ましくは通信システム内に含まれるクロック回復回路３０ａのブロック図である。さらに詳細には、クロック回復回路３０ａは、相互に接続された通信システム内の複数のノードの内の各ノード内に見られる。通信回線を通って送られたデータは、ロック状態マシン３４ａと周波数検出器３６ａにＲＸ＿ＤＡＴＡとして受信される。ロック状態マシン３４ａは、入って来るデータのフレームが互いに同期しているかどうかを決定する。周波数が変化してプレアンブルが到着すると、アンロック信号がロック状態マシン３４ａから送られる。アンロック信号は、例えば、論理ゲート４０に進む。その後アンロック信号は、発振器４２の動作を起動する。

発振器４２は、可能であれば、クロック回復回路３０ａを使用する集積回路の入力ピンに接続された水晶発振器である。アンロック信号がゲート４０に入ると、ノード４４に基準クロックが発生する。アンロック信号がないときには、基準クロックは、ディスエーブルとなり、ノード４４に発振は現れない。

回路３０ａを含むノードが、例えば、回転アンロック状態を受けたときにはいつでも、ロック状態マシンからアンロック信号が周期的に送られる。ロック状態マシン３４ａは、通信システムのリングの途中のノードを横切るときに、アンロック条件を周期的に検出する。アンロック条件に出合わないとき、回路３０ａは、一般にロック状態にあると考えられる。しかしながら、回路３０ａは、受け取ったデータが上方にドリフトすると、アンロック状態の間の周波数を上方にスキューしたクロックを回復する。したがって、受信データが周波数において増大する（または減少する）とき、その増大（または減少）がロック状態マシン３４ａによって決定された次のアンロック条件で検出される。

もし、ノード４４で起動された基準クロックが所望の回復クロック周波数を示す場合には、受信データの周波数のドリフトが周波数検出器３６ａの出力端に登録され、基準クロックが選択されない場合に、最終的に位相ロック・ループ４６に送られる。ノード４８で回復されたロックの周波数ドリフトは、好ましくは、ノード４４の基準クロックの周波数である名目周波数と周波数コンパレータ３６ａによって比較される。ドリフトの大きさが基準クロック周波数からしきい値の上または下になる場合、周波数コンパレータ３８は、選択信号をセレクタ（例えば、マルチプレクサ）５０に送り、これは、ノード４８での受信ビット・ストリームのクロックの代わりにノード４４での基準クロックを選択する。次に、選択されたクロックは、通信システムまたはネットワーク上でローカル・デジタル・サブシステム５４に並びに可能であれば他の下流ノードに進む。

周波数コンパレータ３６ａは、基本的には、入って来るビット・ストリーム（ＲＸ＿ＤＡＴＡ）の周波数と基準クロック（ＲＥＦ＿ＣＬＫ）による名目周波数または基準周波数とを比較する。入って来るビット・ストリームの周波数が、基準クロック周波数のしきい値内である場合には、周波数コンパレータ３６ａは範囲内（ＩＮ＿ＲＮＧ）信号を論理ゲート４０に送る。また、周波数コンパレータ３６ａは選択信号をマルチプレクサ５０に送る。範囲内信号は、ロック状態マシン３４ａがアンロック信号を送る場合であっても、電力節減の観点から発振器４２を非作動とするために使用できる。

受信ビット・ストリームが基準クロック周波数からのしきい値の上または下である範囲外状態を周波数コンパレータ３６ａが検出した場合、ＯＵＴ＿ＲＮＧ信号を送信する。この状態は、ロック状態マシンが次のアンロック状態を受けるとき、発振器４２がイネーブルされ、ノード４４の基準クロックがマルチプレクサ５０を通って、入って来るビット・ストリームと比較されることを示している。

クロック回復回路３０ａは、通信システム・リングに接続された複数のノードに含まれることが好ましい。したがって、特定のノードがアンロックの場合、基準クロックが起動され、基本的には、マスター・クロックとして作動させられる。マスター・クロックは通信システム内の任意のノードで生じ、特定のノードに意図的に占有されない。マスター・クロック周波数は、送信データが次のノードに送られるとき送信データを同期化する。

回復されたクロック・ノード４８は、ノード４０の基準クロックに等しくスタートするが、送信データが基本的にループまたはリングに送られた後、回復されたわずかな偏差を有する。回転アンロック状態がローカルノードで生じるとき、回復されたクロックの許容されない変動を周期的に検出し、入って来るデータ・ストリームが実質的に回復されたクロック周波数からのしきい値より大きく変動する場合、周波数検出器は、アンロック条件が生じる時間で基準クロックの起動を生じる範囲外条件を検出する。

周波数コンパレータ、マルチプレクサ、位相ロック・ループの動作は、それぞれ一般に知られている。しかしながら、ロック状態マシン３４ａが、オール・スレーブ環境の現象である回転アンロック状態を検出する際に特定の機能を有することに留意することは重要である。すなわち、特定のノードに対する専用マスター・クロックがなく、アンロック状態が１つのノードで検出され、次のノードに送られる。この場合、各ノードは、それのクロック回復機能の一部としてそのアンロック状態を回復する。

しかしながら、周波数コンパレータは、より長い期間の周波数ドリフトを検出するためにより適しているアンロックの例を検出することができない。周波数コンパレータ３６ａは、基本的には、入って来るビット・ストリームの受信データ遷移を基準クロックの周波数と比較するオーバーサンプリング回路として作動する。受信データ遷移が、基準クロック遷移によってサンプル化することができない時間で起こる場合、範囲外状態が生じる。それ以外では、正常のコースでサンプリングが生じ、周波数検出器３６ａが範囲内状態または信号を生じる。したがって、周波数検出器３６ａは、同期クロック・システムと考えることができ、この同期クロック・システムは、例えば、データの流れをクロック信号と比較する。この場合、データの流れは受信データの流れと考えられ、クロック信号は基準クロック信号と考えられる。このような同期デジタル・システムは、一般に、フリップフロップ等を含む。

周波数コンパレータ３６ａが、範囲内状態が存在するかどうかや基準クロックが送られるべきかどうかを決定するしきい値は、ほぼあらゆる値に設定することができる。１つの例によれば、しきい値は、１％と１０％との間、さらに好ましくは、１％と５％との間、さらに好ましくはその用途によって、さらに大きな精度を必要とする場合には、０．０５％と２％との間である。要するに、入って来るデータ・レートが例えば、５％以上（またはそれ以下）回復クロック周波数を超える場合、範囲外状態が生じ、ＰＬＬ４６に渡され、基準クロックと比較されて、基準クロックが入って来るビット・ストリームの代わりに選択される。それ以外では、入って来るデータ・レートが基準クロック周波数の１つのしきい値内にある場合、範囲内状態が生じ、基準クロックを非作動とする。したがって、入って来るビット・ストリームが、基準クロックの周波数の例えば、５％を超える場合、周波数コンパレータは、ビット・ストリームの代わりに基準クロックを選択する選択信号を発生する。ビット・ストリーム周波数が、例えば、基準クロックの５％のしきい値内にある場合、周波数コンパレータ３６ａは、基準クロックの代わりにビット・ストリームを選択するための選択信号を送る。

図３ｂは、クロック回復回路の他の実施形態を示し、クロック回復回路３０ｂとして示されている。回路３０ｂは、入って来るビット・ストリームの周波数を基準クロックの周波数と比較する代わりに、入って来るビット・ストリームの周波数に対応する電圧または電流と、基準クロックの周波数に対応する電圧または電流値とを比較する。電圧が比較される場合、電圧コンパレータ３６ｂは、基準電圧と、入って来るビット・ストリーム周波数に比例する電圧との比較を行う。入って来るビット・ストリーム周波数の電圧が特定の範囲内にある場合、マルチプレクサ５０ｂは、例えば、ＰＬＬによる電圧制御発振器に配置するために基準電圧に対して入って来るビット・ストリーム電圧を選択する。電圧コンパレータ３６ｂは、比較を行い、図３ａに示した実施形態と同様のマルチプレクサ５０ｂに適切な選択信号を送る。同様に、ロック状態マシン３４ａは、図３ａに示すロック状態マシン３４ａと同様に作動する。しかしながら、図３ａの実施形態に示すように、下流ＰＬＬに配置するためにどの周波数を選択するかを決定するためにマルチプレクサを使用する代わりに、図３ｂの実施形態は、マルチプレクサがＰＬＬの一部を形成することを示している。マルチプレクサ５０ｂは、図４にさらに詳細に示すように、ＰＬＬの電圧制御発振器に入力するための電圧を選択する。

図４は、図３ｂの破線によって囲まれた部分を示す。電圧コンパレータ３６ｂは、アナログデジタルまたは等価回路３１、３３およびコンパレータ３５を含む。入って来るビット・ストリームは、位相および／または周波数検出器３７に送られ、位相および／または周波数検出器３７は、入って来るビット・ストリーム周波数と等価な電圧を全体のＰＬＬと関連するローパスフィルタ４３に送る。次にその等価電圧が、コンパレータ３５によって基準電圧と比較される。等価電圧が基準電圧の所定の範囲内にある場合、選択信号がマルチプレクサ３９に送られ、基準電圧の代わりに、入って来るビット・ストリームと関連する電圧を選択する。そうでなければ、選択信号は、基準電圧を選択する。マルチプレクサ３９によって適切な電圧が選択されると、電圧制御発振器４１は、対応する入って来る適当なビット・ストリーム周波数または回復クロックとしての基準クロック周波数を生じる。

図５は、Ｍビットのパケットの一部として送られる、入って来るデータ６０のビット・ストリームのタイミング・ダイヤグラムである。好ましくは、Ｍビットの最後のビットは、詳細６２に示されるようにＴ_PREに次のプレアンブルが始まる前にカウントされる。したがって、データのフレームが、例えば、５１２ビットを含む場合、プレアンブルの最後のビットは、５１２のカウントを登録しなければならない。しかしながら、オール・スレーブ状態が生じる場合には、各プレアンブルの始まりを表すコーディング・バイオレーション(coding violation)の間に送られた５１２ビットより大きいか、小さいことがある。したがって、スピードアップされたビット・ストリームは、５１２ビットを登録する代わりに、時間Ｔ_PREでカウントされた５１３ビットを登録する。追加のビットカウント（またはその欠陥）は、送信データが専用マスター・クロックと同期しないときはいつでも自然に出合う。しかしながら、オール・スレーブ状態および次の回転アンロックの発生は許容できるが、さらに望ましいことは、このような環境から普通に生じることを防止することである。

アンロック状態が基準クロックを起動する限り、スレーブ・ドリフトの結果、スキューを有する入って来るビット・ストリームと比較するとき回転アンロック状態が無限に続くことを防止するために送信データを再び同期化する。したがって、そのクロック回復回路は、提供されるアンロックの各場合での基準クロックに回復クロック・スキューを周期的に戻すが、もちろん、周波数の比較は、好ましくない。アンロック状態を検出することに加えて、図５のタイミング・ダイヤグラムは、周波数スキューまたはドリフトの周期的な検出を示している。

図５に示すように、データ信号は周期的にサンプル化される。もし、スキューが生じた場合、周波数コンパレータ３６ａ（図３ａ）は、サンプリングがもはや生じないことを示す。これは、例えば、これらのデータ遷移をサンプルするために使用されるサンプリング・クロックに対してセットアップまたはホールド時間内で遷移する場合である。詳細６４に示すように、基本的に、第１のサンプルと第２のサンプルがデータ信号６０の遷移間でサンプルの遷移を登録する場合、次に、周波数はドリフトまたはスキューがほとんどないかわずかである。しかしながら、最初の値が、サンプル・クロックがデータクロックの遷移の間にあることを示す場合、連続した値がサンプル・クロックがセットアップまたはホールド時間内にあり、次に詳細６６に示すように周波数スキューが生じることを示す。さらに詳細には、詳細６６は、周波数シフトが、位置６０ａから遅延した位置６０ｂで生じることによって仮想データ遷移６０ａが適当な位置で生じることを示している。位相シフトは、データ遷移が最初同じ場所にある場合、連続したデータ・ビットがとられるとき、詳細６６に示すような位相のシフトを示しており、受信されたビット・ストリームの周波数は、基準クロック周波数に対して遅くなる。したがって、検出器３６は、範囲外状態を示す。周波数の変化は、ノード４８での回復クロックで登録され、回復クロックの代わりに基準クロックが使用されるべきかどうかを決定するために基準クロックと比較される。

図６は、回復回路３０の動作のフローチャート７０である。通信システムが初期化されるとき、対応する回復回路の各ノードがリセットされる、ブロック７２。回路に電源が受けられ、対応するリセット時に、例えば、イネーブル信号を論理ゲートに送ることによって基準クロックがイネーブルとされる（図３）。ブロック７４のイネーブル基準クロックで、回路が基準クロックを選択するかどうかを決定することができるようになる。しかしながら、基準クロックのみが起動され、回復クロックは、安定状態またはロック状態には到達していないので、ブロック７６によって示されるように基準クロックが選択される。

基準クロックは、初期化を通じて送信データが基準クロックに同期化されるまで、作動したままであり、周波数検出器は、受信されたデータ周波数が、基準クロック周波数のしきい値の範囲内であることを決定する。周波数がある範囲内にあるかどうかを決定することは判断ブロック７８によって示されている。周波数がある範囲内にない場合、基準クロックはイネーブルとされたままである。しかしながら、周波数が、ある範囲内にある場合、ＰＬＬがロックされる（すなわち、回復クロックが受信ビット・ストリームを有する周波数および位相においてロックされる）かどうかが決定されなければならない。ＰＬＬがロックされない場合、基準クロックは、イネーブルとされたままである。しかしながら、入って来るビット・ストリームが基準クロックの周波数の範囲内であり、ＰＬＬが決定ブロック８０によって示されるようにロックされる場合、基準クロックはディスエーブルされる、ブロック８２。

図６は、クロック回復回路の初期化中にとられるステップを示し、基準クロックがイネーブルされた時間からビット・ストリームが基準クロックに同期化される時間まで周波数検出器は、ビット・ストリームが基準クロックの範囲内あり、ＰＬＬがロックされ、基準クロックをディスエーブルすることを決定する。

しかしながら、図７は、初期化の後に生じるフローチャート８６を示す。基準クロックがディスエーブルされることによって始まり、通信システムが回転アンロックが生じるスレーブ状態で始まる。ブロック８８に示すようにロック状態マシンによってアンロックが検出されると、ロック状態マシンは、発振器を起動してブロック９０によって示されるように基準クロックをイネーブルさせる。入って来るビット・ストリーム（または可能ならば、回復クロック）は、判断ブロック９２によって示されるように規準クロックと比較される。ビット・ストリームが基準クロックの周波数からのしきい値より大きいか、小さい場合には、ブロック９４によって示されるように、基準クロックが選択される。基準クロックは、ブロック９６、９８によってそれぞれ示されるようにコンパレータが範囲内状態を検出し、ＰＬＬがロックされるまで選択されたままである。判断９６、９８の双方が、肯定的である場合、ブロック１００によって示されるように基準クロックはディスエーブルされる。

入って来るビット・ストリームが基準クロックの所定のしきい値内にある場合、基準クロックを選択する代わりに、ビット・ストリーム周波数は、ブロック１０２によって示されるように選択される。ロック状態マシンがアンロック信号をつくることを停止するとき、または、ブロック１０４によって示されるように周波数検出器が範囲内信号を送り、基準クロックをディスエーブルとするとき、いずれかの基準クロックがディスエーブルとされる。

基準クロックがディスエーブルとされている時間毎にフロー・ダイヤクラム８６のステップが繰り返され、オール・スレーブ環境を強制し、および回転アンロック状態を保証する。クロック回復回路は、周期的に基準クロックを作動させ、ビット・ストリームが基準クロックから周波数でどのくらい上下にあるかによって基準クロックまたは回復クロックのいずれかを使用する。その後、基準クロックは、専用的に使用されるビット・ストリームと関連するクロックによってディスエーブルとされる。

本構成によって、本通信システムは、これらのノード毎に専用マスターを配置することなく、各ノードがスレーブとして作動することができるようにする。マスターは周期的にノードに呼び出されるが、マスターは、従来の専用マスター・クロック・システムのように各時間に同じノードに呼び出されない。各ノードに見られるクロック回復回路は、基準周波数に、およびそれからでるように（すなわち、マスター・モードから出入りするように）切り換えられるように構成される。マスター・ノードに寄与できる発振器と周波数コンパレータは、故意に選択時間でのみ起動される。なぜならば、それらは常に作動する必要はなく、これらの動作の電力消費や発振器と周波数コンパレータ回路の一定の動作によって生じるノイズが論点となるからである。これは、確かに発振器が動作中に、発振器がオール・スレーブ・ネットワークに非同期的に作動するケースがあるからである。これは、発振器と周波数コンパレータが常に作動している場合、著しいノイズを発生する。コンパレータ内に確立されたしきい値は、基本的に、所定の値をとり、この値は、用途に依存して大きく変化する。したがって、しきい値は、上述した内容が完全に理解されるとき、当業者にとって明らかになるであろう環境に依存して変更または改造されることができる。特許請求の範囲によってこのような変形例および変更例並びに上述した他の例を解釈することが意図される。

本発明の構成による、専用のクロック信号マスターを有しないノードによってつくられたクロック信号に同期化されたレートで伝送されるデータを送受信する相互接続されたノードを有する通信システムのブロック図である。 各ノードを通ってプレアンブルおよびデータのバイトがΔＴ０だけ遅れ、同期フレームの順でリング・トポロジーの周りにデータが送られることを保証するために、マスター内のバッファが、フレームＮ＋１に配置するためにフレームＮの間に受信されるΔＴ_BUFの間、データを一時的に記憶するプレアンブルの次のデータのバイトのシーケンスを示す図である。 本発明実施形態のそれぞれ異なるクロック回復回路を含むノードのブロック図である。 図３ｂの実施形態の電流／電圧コンパレータ、マルチプレクサおよびＰＬＬのブロック図である。 アンロック状態および入って来るデータの周波数が、ロック周波数（例えば、初期化のすぐ後の基準クロック周波数）を超えるか、またはそれ以下の大きさを検出するタイミング・ダイヤグラムである。 基準クロックを初期化し、図３ａまたは図３ｂのＰＬＬが、入って来るデータの有する周波数でロックされた回復クロックをつくることができるようにする通信システムまたは回路の電源オンのリセットで進むステップのフローチャートであり、基準クロックは、入って来るデータが基準クロックの周波数しきい値内にあり、ＰＬＬがロックされるとき回復されたクロックのためにディスエーブルとされるフローチャートである。 電源オンのリセット後および回復クロックが使用された後のステップを示すフローチャートであり、アンロック状態が図３ａおよび図３ｂのロック状態マシンによって検出され、基準クロックが回復クロックと置換され、入って来るデータ周波数を基準クロックのしきい値内に戻すことができ、その後、基準クロックは、再び、回復クロックのためにディスエーブルとされるフローチャートである。

符号の説明

３０ａ クロック回復回路、３４ａ ロック状態マシン、３６ａ 周波数検出器、３８ａ コンパレータ、４２ 発振器、４４、４８ ノード、５０ セレクタ、５４ デジタル・サブシステム

Claims (23)

1. 入って来るデータ・ストリームの周波数に比例する受信値を受け、前記受信値を予め定められた基準値と比較するために接続されたコンパレータと、
   前記受信値と前記予め定められた基準値を受けるように、かつ、前記受信値が前記予め定められた基準値よりあるしきい値大きいか、または、前記受信値が前記予め定められた基準値よりあるしきい値小さいと、前記受信値の代わりに前記予め定められた基準値を選択するように前記コンパレータに接続されたマルチプレクサと、
   前記予め定められた基準値に比例する周波数を有する回復クロックをつくるために前記マルチプレクサに接続された発振器とを含み、
   前記受信値と予め定められた基準値はそれぞれ電圧または電流値である、クロック回復回路。
2. ビット・ストリームを受けるように接続されたクロック回復回路であって、
   前記ビット・ストリームのフレームのプレアンブルの間で伝送されるデータ・ビットの数が、予め定められた数を超えるか、または、前記ビット・ストリームのフレームのプレアンブルの間で伝送されるデータ・ビットの数が、予め定められた数より少ない場合、アンロック状態を決定するために接続されたロック状態マシンと、
   前記ロック状態マシンが前記アンロック状態を決定する時間の間にのみ基準クロックをつくるために接続された発振器と、
   前記クロック回復回路に送られるビット・ストリームの周波数と前記基準クロックの周波数とを比較するために接続された周波数コンパレータと、
   前記ビット・ストリームの周波数が前記基準クロックの周波数よりあるしきい値大きいか、または、前記ビット・ストリームの周波数が前記基準クロックの周波数よりあるしきい値小さい場合、前記ビット・ストリームの代わりに前記基準クロックを選択するように前記周波数コンパレータに接続されたマルチプレクサと、
   前記ビット・ストリームの代わりに前記基準クロックが選択される場合、前記基準クロックの周波数と実質的に等しい周波数を有する回復クロックをつくるために前記マルチプレクサの出力に接続された位相ロック・ループとを有する、前記クロック回復回路。
3. 前記発振器が水晶発振器を含む請求項２に記載のクロック回復回路。
4. 前記発振器は、前記周波数コンパレータがビット・ストリームのビット・レートを前記基準クロックの周波数の予め定められた値内に検出する間、前記基準クロックをつくることを中止するように接続された請求項２に記載のクロック回復回路。
5. 前記周波数コンパレータは、前記発振器が前記基準クロックをつくる時間の間のみ前記ビット・ストリームのビット・レートと前記基準クロックのビット・レートとを比較するように接続され、それ以外の時間は、前記周波数コンパレータは前記基準クロックの代わりに前記ビット・ストリームを前記マルチプレクサに送り、その結果、前記位相ロック・ループは前記ビット・ストリームの周波数と実質的に等しい周波数を有する回復クロックをつくる請求項２に記載のクロック回復回路。
6. 前記基準クロックの周波数は、実質的に固定され、前記ビット・ストリームの周波数は変化する請求項２に記載のクロック回復回路。
7. 前記マルチプレクサは、前記クロック回復回路に近いノード内のデジタル・サブシステムに、または前記クロック回復回路に遠いノード内のデジタル・サブシステムに通信回線を介して基準クロックを進めるために接続される請求項２に記載のクロック回復回路。
8. 前記マルチプレクサは、位相ロック・ループからつくられる前記回復クロックが、入って来るビット・ストリームの有する周波数でロックされる時間中に前記ビット・ストリームから導出されるクロックの代わりに基準クロックを進めるために接続されている請求項２に記載のクロック回復回路。
9. 前記周波数コンパレータは、前記ビット・ストリームのビット・レートの間の差が前記基準クロックの周波数の予め定められた値内にある場合範囲内状態を決定するために接続され、
   さらに、前記アンロック状態の間に前記発振器と前記周波数コンパレータをイネーブルとし、範囲内状態中に前記発振器と前記周波数コンパレータとをディスエーブルとするように接続された論理ゲートを有する請求項２に記載のクロック回復回路。
10. 位相ロック・ループによって受信されたビット・ストリームから回復クロックをつくるために接続された前記位相ロック・ループと、
    基準クロックの周波数に比例する基準電圧を前記ビット・ストリームの周波数に比例する電圧値と比較するために接続される電圧コンパレータと、
    前記電圧値が前記基準電圧よりあるしきい値大きいか、または、前記電圧値が前記基準電圧よりあるしきい値小さい場合、前記ビット・ストリームの代わりに基準クロックを進めるために前記電圧コンパレータに接続されたマルチプレクサとを有するクロック回復回路。
11. 前記基準電圧は、実質的に固定され、前記ビット・ストリームの周波数に比例する前記電圧値は、データが位相ロック・ループによって受信されるレートに依存して変化する請求項１０に記載のクロック回復回路。
12. 前記マルチプレクサは、前記クロック回復回路に近いノード内のデジタル・サブシステムに、または前記クロック回復回路に遠いノード内のデジタル・サブシステムに通信回線を介して基準クロックを進めるために接続される請求項１０に記載のクロック回復回路。
13. 前記マルチプレクサは、前記位相ロック・ループからつくられる前記回復クロックが前記位相ロック・ループによって受信されたビット・ストリームの有する周波数でロックされる時間中に前記基準クロックの代わりに前記ビット・ストリームを進めるために接続されている請求項１０に記載のクロック回復回路。
14. 前記マルチプレクサは、前記位相ロック・ループからつくられる前記回復クロックが前記位相ロック・ループによって受信されたデータの周波数でロックされない時間中に前記ビット・ストリームの代わりに前記基準クロックを進めるために接続されている請求項１０に記載のクロック回復回路。
15. 通信リンクによって互いに相互接続された第１のノードと第２のノードを含む通信システムであって、
    前記第１のノードは、第１のノード内のマスター・クロックにデータ・アブセント・ビット・ストリームの同期を行うようになっており、
    前記第２のノードは、前記データのビット・ストリームを受信し、前記ビット・ストリームの伝送レートに比例した実質的に可変周波数の回復クロックまたは実質的に固定された周波数の基準クロックを選択的につくるようになっているクロック回復回路を含み、
    前記回復クロックは前記回復クロックの周波数が前記基準クロックの前記実質的に固定された周波数を囲む予め定められたしきい値の範囲内にある時間中につくられ、
    前記基準クロックは前記回復クロックの周波数が前記基準クロックの前記実質的に固定された周波数を囲む予め定められたしきい値の範囲外にある時間中につくられ、
    前記基準クロックをつくることが、前記ビット・ストリームが前記基準クロックの前記周波数の範囲内にある時間中に終了とされる、前記通信システム。
16. 前記基準クロックは、前記ビット・ストリームのフレームのプレアンブルの間で伝送されるデータ・ビットの数が予め定められた数を超えるか、または、前記ビット・ストリームのフレームのプレアンブルの間で伝送されるデータ・ビットの数が、予め定められた数より少ない時間の間においてのみつくられる請求項１５に記載の通信システム。
17. 前記クロック回復回路によって進められる回復クロックまたは基準クロックを受けるようになっている第３のノードをさらに含む請求項１５に記載の通信システム。
18. 前記クロック回復回路によって進められる前記回復クロックまたは前記基準クロックを受けるようになっているデジタル・サブシステムをさらに含む請求項１５に記載の通信システム。
19. データを転送する方法であって、
    通信システムの少なくとも一部の電源オンのリセット中に基準クロックをつくるステップと、
    前記データを前記基準クロックに同期化させるステップと、
    前記基準クロックを終了するステップとを有するデータ転送方法。
20. 前記データが前記基準クロックと非同期化するとき、アンロック状態を検出するステップと、
    前記データのビット・レートが前記基準クロックの周波数からあるしきい値より大きいかまたは小さい場合、前記基準クロックと前記基準クロックへの再同期データをつくるステップとを有する請求項１９に記載の方法。
21. 前記データの前記ビット・レートが前記基準クロックの周波数から前記しきい値内にある場合、前記基準クロックを終了するステップを有する請求項２０に記載の方法。
22. 前記終了ステップは、前記データから回復クロックを発生するステップと、
    前記回復クロックを前記基準クロックの代わりにデジタル・サブシステムに前記回復クロックを進める請求項１９に記載の方法。
23. 前記基準クロックをつくるステップとデータを同期化させるステップは、さらに、前記基準クロックを終了する前に前記データから発生された回復クロックの代わりに前記基準クロックをデジタル・サブシステムに進めるステップを含む請求項１９に記載の方法。

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