KR970003097B1 - 다단 제어구조를 갖는 고속 비트동기 장치 - Google Patents

다단 제어구조를 갖는 고속 비트동기 장치 Download PDF

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Abstract

내용없음.

Description

다단 제어구조를 갖는 고속 비트동기 장치
제1도는 종래의 비트동기 장치의 블럭구성도.
제2도 및 제3도는 본 발명에 의한 고속 비트동기 장치의 블럭구성도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 위상 비교기 12,27 : 저역여파기 또는 적분기
13,28 : 전압제어발진기 22,24 : 위상 및 주파수 비교이득 제한기
23 : 주파수 비교기 25 : 주파수 동기신호 검출기
26 : 위상차 출력 제어기 29 : N(N은 자연수) 분주기
31 : 상승 및 하강 계수기 32 : 디지틀 아날로그 변환기
본 발명은 NRZ 데이타 천이밀도의 변화가 광범위한 고속의 NRZ 데이타 비트동기 장치에 있어서, 일정범위 이내까지 주파수동기를 맞추어 저역여파기 또는 적분기가 최대 또는 최소 값을 출력하지 않도록 한 다음 위상동기와 주파수동기를 함께 맞추는 방식을 사용하여, 외부 기준클럭펄스의 주파수의 배수에 동기되게 전압제어발진기를 발진시킴으로써 불안정한 주파수 안정도를 갖는 전압제어발진기(반도체 집적회로 전압제어발진기)를 사용할 수 있을 뿐만 아니라 고속으로 입력되는 데이타비트에서 천이가 적게 발생하더라도, 데이타와 클럭을 안정되게 복구하는(recovery) 다단 제어구조를 갖는 고속 비트동기 장치에 관한 것이다.
제1도는 종래의 비트동기 장치의 블럭도 구성도로서, 도면에서 11은 위상 비교기(PC : Phase Comparator), 12는 저역여파기(Low Pass Filter) 또는 적분기(Integrator), 13은 전압제어발진기(VCO : Voltage Controlled Oscillator)를 각각 나타낸다.
종래의 비트동기 장치는 제1도에 도시한 바와 같이 위상 비교기(11: 이하, PC라 한다.)의 출력을 저역여파기 또는 적분기(12)에 직접 입력시켰다[Belkin(미국 특허 4,400,667), Summers(미국 특허 4,422,176), Hogge(미국 특허 4,535,459)].
그런데, 일반적으로 비트동기용 위상 비교기는 입력되는 NRZ 데이타에서 발생하는 천이 수에 따라 위상 비교기의 출력이 변하게 되어(위상 비교기의 이득이 입력되는 NRZ 데이타의 천이밀도에 따라 변하게 되어) 입력되는 데이타의 비트패턴(데이타에서 천이가 발생할 확률)에 따라 PLL의 루프이득이 민감하게 변하게 된다[D. L. Duttweiler, "The Jitter Performance of Phase-Locked Loops Extracting Timing from Baseband Data Waveforms", The bell System Technical Journal, Jan. 1976].
따라서, PLL 회로의 루프이득을 크게하면 데이타에서 천이가 많이 발생할 때 비트동기 장치가 불안정하게 동작하게 되고, 루프이득을 작게 하면 데이타에서 천이가 적게 발생할 때 비트동기 장치가 불안정하게 동작하게 되는 단점이 있었다.
그리고, 비트동기 장치에서 사용되는 PLL의 저역여파기 또는 적분기(12) PC(11)에서 출력하는 펄스의 주파수 성분중에 주로 직류성분을 포함하는 저역 주파수 성분의 크기를 검출하여 전압제어발진기(13 : 이하 'VCO'라 한다)로 보내게 되는데 PC(11)에서 출력하는 펄스의 폭이 작을 때에는(데이타의 비트속도가 높을 때에는) 저역 주파수 성분의 크기가 매우 작기 때문에 검출이 불가능해져 PLL 회로가 불안정하게 동작하는 단점이 있었다[Belkin(미국 특허 4,400,667), Summers(미국 특허 4,422, 176), Hogge(미국 특허 4,535,459)].
최근에는 상기의 문제점을 해결하려고 비트동기 장치에 데이타 복구를 위한 비트동기용 PLL과 VCO 주파수 감시용 PLL을 별도로 구성하여 주파수와 위상을 분리해서 동기를 맞추거나[R.P. Rizzo(미국 특허 4,787,097)], 비트동기 장치의 PLL에 저역여파기와 적분기를 함께 구성하여 저역여파기와 적분기가 VCO를 동시에 제어하도록 하여[T.Shigemori(미국 특허 4,942,370)] 비트동기의 성능을 향상시켰다.
그러나, 이러한 비트동기 장치도 제1도와 같이 위상 비교기 또는 주파수 비교기를 저역여파기나 적분기에 직접 입력시켰기 때문에 상술한 종래의 문제점을 근본적으로 극복하지는 못했다.
또한, 종래의 비트동기 장치는 PLL 회로를 구성하는 저역여파기 또는 적분기의 직류(Direct Current) 이득을 크게하면 과도(trasient)상태의 록-인(lock-in) 과정에서 저역여파기 또는 적분기의 출력이 최대 값 또는 최소 값을 출력하기 때문에(VCO의 프리-런(free-run) 주파수가 불안정하게 되기 때문에) PLL이 불안정하게 동작하며, 이를 방지하기 위해서 저역여파기 또는 적분기의 직류 이득을 작게하면 PLL의 록킹(locking) 범위가 줄어 입력되는 NRZ 데이타 패턴에 민감하게 반응하게 되는 단점이 있다.
따라서, 상기에 언급한 종래 기술의 제반 문제점을 근본적으로 해결하기 위하여 안출된 본 발명의 첫번째 목적은, PC(11)와 저역여파기 또는 적분기(12) 사이에 위상 비교 이득 제한기를 두어 NRZ 데이타에서 천이의 발생빈도가 설정된 값보다 크게 발생하게 되면 저역여파기 또는 적분기로 입력되는 PC의 이득을 제한하고, NRZ 데이타에서 천이의 발생빈도가 설정된 값보다 작게 발생하게 되면 저역여파기 또는 적분기로 입력되는 위상 비교기 이득을 제한하지 않고 그대로 통과시키는 방식으로 PC의 이득을 적절하게 제어하여, 비트동기 장치의 PLL 루프이득이 데이타의 비트패턴에 따라 민감하게 변하지 않도록 한 고속 비트동기 장치를 제공하는데 있다.
본 발명의 두번째 목적은, 데이타의 비트속도가 높을 경우에도 저역여파기나 적분기에서 저역 주파수 성분을 왜곡 없이 검출할 수 있도록 위상 비교기에서 출력되는 펄스의 폭을 데이타의 비트속도에 무관한 형태로 정형하여 저역여파기 또는 적분기로출력함으로써 비트동기 장치의 PLL이 최적으로 동작하도록 하게 한 고속 비트동기 장치를 제공하는데 있다.
또한 본 발명의 세번째 목적은, VCO의 클럭펄스 주파스를 VCO의 클럭펄스 주파수보다 K(K는 자연수)배 낮은 외부 기준클럭펄스 주파수에 동기시켜 입력에 대한 VCO의 발진 주파수의 변화율을 1/K배로 둔화 시키고 VCO의 발진 주파수 범위를 작게 하여 VCO의 안정도를 높인 고속 비트동기 장치를 제공하는데 있다.
본 발명의 네번쩨 목적은, 일정범위 이내까지 주파수 동기를 맞춘 다음에 위상동기와 주파수동기를 함께 맞추는 다단 제어형태의 록-인(lock_in) 방식을 사용하여 록-인(lock-in) 과정에서 두개의 출력이 서로 간섭을 일으켜 록-인(lock_in)을 저해하지 않도록 하고 저역여파기 또는 적분기의 출력이 최대 또는 최소값을 출력하지 않도록 하여 VCO의 클럭펄스 주파수를 안정시킴으로써 주파수 변화범위가 큰 VCO를 사용하여 비트동기 장치를 구성하더라도 VCO 클럭의 안정도를 높혀 데이타와 클럭펄스를 안정되게 복구할 수 있도록 한 고속 비트동기 제어장치를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, VCO를 출력단에 구비하고 있는 비트동기 장치에 있어서, 입력되는 NRZ 데이타에 천이가 있을 때는 NRZ 데이타 눈모양의 중앙과 상기 VCO에서 출력되는 클럭펄스의 상승천이와의 위상관계를 비교하여, VCO에서 출력된 클럭펄스의 상승천이가 상기 입력되는 NRZ 데이타 눈 모양의 중앙보다 앞에서 발생하는지 또는 뒤에서 발생하는지를 구분하여 그 결과를 논리레벨(UD,/UD) 및 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 출력하고, NRZ 데이타에서 천이가 없을 때는 논리레벨을 래치하기 위한 래치클럭펄스를 출력하지 아니하며, 상기 입력되는 NRZ 데이타를 상기 VCO에서 출력되는 비트동기된 클럭펄스로 리타이밍하여 출력되는 위상 비교 수단; 상기 위상 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게 되면 상기 위상 비교 수단의 출력을 설정된 주기로 처리하여 출력하고, 상기 위상 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면 상기 위상 비교 수단의 출력을 그대로 전달 출력하는 제1위상 및 주파수 비교 이득 제한 수단; 외부에서 입력되는 기준클럭펄스에서 상승 및 하강천이가 발생할 때마다, 동기시 VCO가 출력하는 클럭펄스의 K배(K는 자연수)인 주기를 갖는 기준클럭펄스 주기의 배수와 VCO가 출력하는 클럭펄스 주기의 배수와의 관계를 비교하는 방식으로 주파수를 비교하여, VCO가 출력하는 클럭펄스 주파수가 동기시의 주파수에 비해 높거나 낮은 경우에만 그 결과를 논리레벨(UF,DF)과 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)를 출력하는 주파수 비교 수단; 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게 되면, 상기 주파수 비교 수단의 출력을 설정된 주기로 처리하여 출력하고, 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면, 상기 주파수 비교 수단의 출력을 그대로 전달 출력하는 제2위상 및 주파수 비교 이득 제한 수단; 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면 PLL 회로를 위상 및 주파수 동기 모드로 바꾸기 위한 주파수 동기신호를 출력하며, 그렇지 않은 경우에는 PLL 회로를 주파수 동기 모드로 바꾸기 위한 주파수 비동기신호를 출력하는 주파수 동기신호 검출수단; 상기 제1위상 및 주파수 비교 이득 제한 수단의 출력신호를 입력받아 상기 주파수 동기신호 검출수단에서 출력하는 주파수 동기신호의 출력유무에 따라 상기 제1위상 및 주파수 비교 이득 제한 수단의 출력신호의 전달을 제어하는 위상차 출력 제어 수단; 주파수 동기가 이루어지기 전까지는 상기 제2위상 및 주파수 제어 수단에서 출력되는 출력신호(UF,DF)만을 저역여파(적분)하고, 주파수 동기가 이루어진 후에는 상기 위상차 출력 제어 수단과 제2위상 및 주파수 비교 이득 제한 수단에서 각각 출력되는 출력신호(UP,DP,UF,DF)를 저역여파(적분)하여 직류를 포함하는 저역 주파수 성분만을 전압(VF)으로 출력하는 저역여파(적분) 수단; 및 상기 VCO에서 구동된 클럭펄스(RCP)를 N(N은 자연수) 분주하여 N 분주 클럭펄스(NCP)를 상기 제1위상 및 주파수 비교 이득 제한 수단과 제2위상 및 주파수 비교 이득 제한 수단에 각각 공급하는 N 분주 수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명의 일 실시예에 따른 블럭 구성도로서, 도면에서 21은 위상 비교기(PC), 22,24는 제1 및 제2위상 및 주파수 비교 이득 제한기, 23은 주파수 비교기, 25는 주파수 동기신호 검출기, 26은 위상차 출력 제어기, 27은 저역여파기(또는 적분기), 28은 전압제어발진기(VCO), 29는 N 분주기를 각각 나타낸다.
제2도에서, PC(21)는 입력되는 NRZ 데이타에서 천이가 있을 때마다 NRZ 데이타 눈모양(eye pattern)의 중앙에 대해 후술할 출력단의 VCO(28)가 출력하는 클럭펄스(RCP)의 상승천이가 앞에서 발생하는지 또는 뒤에서 발생하는지를 비교하여 그 결과를 논리레벨(UD,/UD) 및 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 후술할 제1위상 및 주파수 비교 이득 제한기(22)로 출력시키고, 아룰러 상기 입력되는 NRZ 데이타를 비트동기된 상기 VCO(28)의 클럭펄스(RCP)로 리타이밍하여 리타이밍된 데이타(DATA)도 함께 출력한다.
제1위상 및 주파수 비교 이득 제한기(22)는, 후술할 N 분주기(29)가 상기 VCO(28)의 클럭펄스(RCP)를 N 분주한 클럭펄스(NCP)를 사용하여 상기 PC(21)에서 출력되는 래치클럭펄스(UDFCP)의 천이가 설정된 주기보다 작으면 설정된 주기로 상기 PC(21)의 출력을 처리하여, PC(11)의 이득이, 입려되는 NRZ 데이타의 천이 발생 수에 따라 민감하게 변하지 않도록 한다. 또한 상기 PC(21)에서 출력되는 래치클럭펄스(UDFCP)의 천이가 설정된 주기보다 크면 천이 간격 그대로 상기 PC(21)의 출력을 처리하여, PC(21)의 이득이, 입력되는 NRZ 데이타의 천이 발생 수에 따라 변하도록 하는 기능을 수행하여 그 출력(UP,DP)을 입력되는 NRZ 데이타의 비트속도에 무관한 NRZ 데이타의 비트 단위간격보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 후술할 위상차 출력 제어기(26)로 출력한다.
주파수 비교기(23)는 외부에서 입력되는 기준클럭펄스(REFCP)에서 상승 및 하강천이가 발생할 때마다, 동기될 VCO(28)의 클럭펄스(RCP) 주기의 K배(K는 자연수)인 주기를 갖는 기준클럭펄스(REFCP) 주기의 배수와 상기 VCO(28)의 클럭펄스(RCP) 주기의 배수와의 관계를 비교한다. 그 비교결과, VCO(28)의 클럭펄스 주파수가 동기될 주파수에 비해 낮은 경우나 VCO(28)의 클럭펄스 주파수가 동기될 주파수에 비해 높은 경우에는 그 결과를 논리레벨(UF,DF)과 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 후술할 제2위상 및 주파수 비교 이득 제한기(24)와 주파수 동기신호 검출기(25)로 출력시킨다. 또한, VCO(28)의 클럭펄스 주파수가 동기될 주파수와 비슷한 경우에는 래치클럭펄스(UDFCP)를 출력하지 않는다.
제2위상 및 주파수 비교 이득 제한기(24)는 후술할 N 분주기(29)가 상기 VCO(28)의 클럭펄스(RCP)를 N 분주한 클럭펄스(NCP)를 사용하여 상기 주파수 비교기(23)에서 출력되는 래치클럭펄스(UDFCP)의 주기가 설정된 주기보다 작으면 설정된 주기로 상기 주파수 비교기(23)의 출력을 처리하여 주파수 비교기(23)의 이득이 민감하게 변하지 않도록 하며, 상기 주파수 비교기(23)에서 출력되는 래치클럭펄스(UDFCP)의 주기가 설정된 주기보다 크면 그대로 상기 주파수 비교기(23)의 출력을 처리하여, 그 출력(UF,DF)을 입력되는 기준클럭펄스(REFCP)의 주기에 무관한 펄스 폭을 갖는 펄스 파형으로 정형하여 후술할 저역여파기(또는 적분기)(27)로 출력한다.
주파수 동기신호 검출기(25)는 상기 주파수 비교기(23)에 연결되어 상기 주파수 비교기(23)에서 출력되는 논리레벨(UF,DF)과 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 주파수 동기여부를 판단하여 상기 VCO(28)의 클럭펄스 주파수(RCP)가, 동기될 주파수와 비슷한 경우에는 PLL 회로의 록킹(locking) 범위를 좁히기 위해 PLL 회로를 위상 및 주파수 동기 모드로 바꾸기 위한 주파수 동기신호를 후술할 위상차 출력 제어기(26)로 출력한다. 그리고, 상기 VCO(28)의 클럭펄스 주파수(RCP)가 동기될 주파수에 비해 높거나 낮은 경우에는 PLL 회로의 록킹(locking) 범위를 넓히기 위해 PLL 회로를 주파수 동기 모드로 바꾸기 위한 주파수 비동기신호를 후술할 위상차 출력 제어기(26)로 출력한다.
위상차 출력 제어기(26)는 상기 제1위상 및 주파수 비교 이득 제한기(22)와 상기 주파수 동기신호 검출기(25)에 연결되어, 상기 주파수 동기신호 검출기(25)가 주파수가 동기되었다는 신호를 출력하는 경우에 한하여 상기 제1위상 및 주파수 비교 이득 제한기(22)의 출력(UP,DP)을 후술할 저역여파기(또는 적분기)(27)로 출력하고 상기 주파수 동기신호 검출기(25)가 주파수가 동기되지 않았다는 신호를 출력하는 경우에는 상기 제1위상 및 주파수 비교 이득 제한기(22)의 출력(UP,DP)을 후술할 저역여파기(또는 적분기)(27)로 출력하지 아니하는 기능을 수행한다.
저역여파기(또는 적분기)(27)는 상기 제2위상 및 주파수 비교 이득 제한기(24)와 상기 위상차 출력 제어기(26)에 연결되어, 상기 위상차 출력 제어기(26)가 상기 제1위상 및 주파수 비교 이득 제한기(22)의 출력(UP,DP)을 출력하지 않는 경우, 즉 주파수가 동기되지 않은 경우에는 상기 제2위상 및 주파수 비교 이득 제한기(24)의 출력(UF,DF)만을 저역여파시키거나 또는 적분하여 직류를 포함하는 저역 주파수 성분만의 전압(VF)으로 후술할 VCO(28)에 출력한다.
그런데 상기 위상차 출력 제어기(26)가 상기 제1위상 및 주파수 비교 이득 제한기(22)의 출력(UP,DP)을 출력하는 경우에는, 즉 주파수가 동기된 경우에는 상기 제1위상 및 주파수 비교 이득 제한기(22)의 출력(UP,DP)과 상기 제2위상 및 주파수 비교 이득 제한기(24)의 출력(UF,DF)을 각각 저역여파시키거나 또는 적분하여 직류를 포함하여 저역 주파수 성분만의 전압(VF)으로 후술할 VCO(28)에 출력한다.
또한, 상기 저역여파기(또는 적분기)(27)는 입력되는 데이타에 천이가 없으면서 입력되는 기준클럭에도 천이가 없으면, 대칭되게 스윙(swing)시켜 출력하던 출력전압(VF)을 대칭 중앙(center)값으로 안정시켜 상기 VCO(28)로 출력하여, 상기 VCO(28)가 안정되게 프리-런(free-run)하도록 한다.
VCO(28)는 상기 저역여파기(또는 적분기)(27)로부터 입력되는 전압(VF)에 따라 출력클럭펄스(RCP)의 위상 및 주파수를 변경하여 출력단과 상기 PC(21), 주파수 비교기(23) 및 후술할 N 분주기(29)로 각각 출력된다.
N 분주기(29)는 상기 VCO(28)로부터 출력되는 클럭펄스(RCP)를 N 분주하여 N 분주 클럭펄스(NCP)를 상기 제1위상 및 주파수 비교 이득 제한기(22)와 제2위상 및 주파수 비교 이득 제한기(24)에 출력한다.
제3도는 본 발명의 다른 실시예에 따른 블럭 구성도로서, 도면에서 31은 상승 및 하강 계수기, 32는 디지틀/아날로그 변환기(32)를 각각 나타낸다.
제3도에 도시한 본 발명의 다른 실시예는 본 발명에 따른 비트동기 장치를 디지틀 장치로 구성하기 위하여, 제2도에서 도시한 구성요소를 모두 디지틀 회로로 구성하고, 그중 저역여파기(또는 적분기)(27)를, 상기 위상차 출력 제어기(26)의 출력과 상기 제2위상 및 주파수 비교 이득 제한기(24)의 출력을 입력받는 상승 및 하강 계수기(31)와, 상기 상승 및 하강 계수기(31)의 디지틀 출력을 아날로그 출력으로 변환하는 출력을 디지틀/아날로그 변환기(32)로 대치시킨 구성를 가지도록 한 것이다.
제2도에서와 동일한 도면부호는 제2도의 구성요소와 동일한 기능을 수행하는 구성요소이므로 상세한 설명은 피하기로 하고, 새로운 구성요소인 상승 및 하강 계수기(31)와 디지틀/아날로그 변환기(32)의 구성 및 작용을 구체적으로 살펴보면 다음과 같다.
상승 및 하강 계수기(31)는 상기 위상차 출력 제어기(26)와 상기 제2위상 및 주파수 비교 이득 제한기(24)의 출력을 입력받도록 연결되어, 주파수 동기가 이루어지기 전까지는 상기 제2위상 및 주파수 제어 수단(24)에서 출력되는 출력(UF,DF)만을 상승 및 하강 계수하고, 주파수 동기가 이루어진 후에는 상기 위상차 출력 제어 수단(26)과 제2위상 및 주파수 비교 이득 제한 수단(24)에서 각각 출력되는 출력(UP,DP,UF,DF)을 상승 및 하강 계수하여 저역 주파수 성분만을 디지틀 값으로 출력한다. 그리고 입력되는 데이타에 천이가 없으면서 입력되는 기준클럭에도 천이가 없으면 최종 데이타 천이시의 디지틀값을 유지하여 출력하여 상기 VCO(28)가 안정되게 프리-런(free-run)하게 한다.
디지틀/아날로그 변환기(32)는 상기 상승 및 하강 계수기(31)에 연결되어 상기 상승 및 하강 계수기(31)의 디지틀 출력값을 아날로그 값으로 변환하여 저역 주파수 성분만을 전압(VF)으로 상기 VCO(28)로 출력한다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 입력되는 NRZ 비트패턴 및 비트속도에 무관한 PLL 루프이득을 가질 뿐만 아니라 주파수 변화 범위가 큰 VCO를 사용한 고속 비트동기 장치에서도 안정되게 데이타와 클럭을 복구할 수 있도록 한 것으로 종래의 비트동기 장치와 대체할 수 있으며 다음과 같은 특유한 효과를 갖는다.
첫째, 비트동기 회로의 PLL 루프이득을 입력되는 NRZ데이타 비트패턴에 따라 적절하게 조정하여 비트 동기 회로의 PLL 루프이득이 민감하게 변하지 않도록 함으로써 선로 부호(line code)를 사용하지 않는 NRZ 비트동기에 사용할 경우 뛰어난 비트동기 성능을 발휘하게 하였고, 둘째, 데이타의 비트속도가 높을 경우에도 저역 주파수 성분을 왜곡없이 검출할 수 있도록 PC(21)에서 출력되는 펄스의 폭을 데이타의 비트 속도에 무관한 형태로 전형하여 비트동기 장치의 PLL이 최적으로 동작하도록 함으로써 고속 데이타 전송의 비트동기에서도 안정적으로 동작하게 하였으며, 셋째, 일정범위 이내까지 주파수 동기를 맞춘 다음에 위상동기와 주파수동기를 함께 맞추는 다단 제어형태의 록-인(lock-in) 방식을 사용하여 록-인(lock-in) 과정에서 두개의 출력이 서로 간섭을 일으켜 록-인(lock-in)을 저해하지 않도록 하고 저역여파기 또는 적분기의 출력이 최대 또는 최소값을 출력하지 않도록 하였으며 VCO(28)의 클럭펄스 주파수를 VCO의 클럭펄스 주파수보다 K(K는 자연수)배 낮은 외부 기준클럭펄스 주파수에 동기되게 하여 입력되는 NRZ 데이타에 천이가 거의 없어도 VCO의 발진 주파수가 크게 변하지 않도록 함으로써 주파수 변화 범위가 큰 VCO를 사용해도 안정적으로 비트동기 기능을 발휘할 뿐만 아니라 프리 런(free run)시 VCO의 주파수 안정도를 외부 기준클럭펄스로 조정이 가능하도록 하였고, 네째, N 분주된 N 분주기의 클럭펄스의 주기를 일정하게하면 입력되는 NRZ 데이타의 비트속도 및 패턴에 관계하지 않는 일정한 시정수를 갖는 저역여파기나 적분기로 안정된 비트동기를 실현할 수 있도록 한다.

Claims (6)

  1. 전압제어발진기(VCO)를 출력단에 구비하고 있는 비트동기 장치에 있어서, 입력되는 NRZ 데이타에 천이가 있을 때는 NRZ 데이타 눈모양의 중앙과 상기 전압제어발진기(이하, VCO라함)에서 출력되는 클럭펄스의 상승천이와의 위상관게를 비교하여, VCO에서 출력된 클럭펄스의 상승천이가 상기 입력되는 NRZ 데이타 눈모양의 중앙보다 앞에서 발생하는지 또는 뒤에서 발생하는지를 구분하여 그 결과를 논리레벨(UD,/UD) 및 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 출력하고, NRZ 데이타에서 천이가 없을 때는 논리레벨을 래치하기 위한 래치클럭펄스를 출력하지 아니하며, 상기 입력되는 NRZ 데이타를 상기 VCO에서 출력되는 비트동기된 클럭펄스로 리타이밍하여 출력되는 위상 비교 수단; 상기 위상 비교 수단에서 출력되는 래치클럭퍼스의 주기가 미리 설정된 값보다 작게 되면 상기 위상 비교 수단의 출력을 설정된 주기로 처리하여 출력하고, 상기 위상 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면 상기 위상 비교 수단의 출력을 그대로 전달 출력하는 제1위상 및 주파수 비교 이득 제한 수단; 외부에서 입력되는 기준클럭펄스에서 상승 및 하강천이가 발생할 때마다, 동기시 VCO가 출력하는 클럭펄스의 K배(K는 자연수)인 주기를 갖는 기준클럭펄스 주기의 배수와 VCO가 출력하는 클럭펄스 주기의 배수와의 관계를 비교하는 방식으로 주파수를 비교하여, VCO가 출력하는 클럭펄스 주파수가 동기시의 주파수에 비해 높거나 낮은 경우에만 그 결과를 논리레벨(UF,DF)과 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)를 출력하는 주파수 비교 수단; 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게 되면, 상기 주파수 비교 수단의 출력을 설정된 주기로 처리하여 출력하고, 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면, 상기 주파수 비교 수단의 출력을 그대로 전달 출력하는 제2위상 및 주파수 비교 이득 제한 수단; 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면 PLL 회로를 위상 및 주파수 동기 모드로 바꾸기 위한 주파수 동기신호를 출력하며, 그렇지 않은 경우에는 PLL 회로를 주파수 동기 모드로 바꾸기 위한 주파수 비동기신호를 출력하는 주파수 동기신호 검출수단; 상기 제1위상 및 주파수 비교 이득 제한 수단의 출력신호를 입력받아 상기 주파수 동기신호 검출수단에서 출력하는 주파수 동기신호의 출력유무에 따라 상기 제1위상 및 주파수 비교 이득 제한 수단의 출력신호의 전달을 제어하는 위상차 출력 제어 수단; 주파수 동기가 이루어지기 전까지는 상기 제2위상 및 주파수 제어 수단에서 출력되는 출력신호(UF,DF)만을 저역여파(적분)하고, 주파수 동기가 이루어진 후에는 상기 위상차 출력 제어 수단과 제2위상 및 주파수 비교 이득 제한 수단에서 각각 출력되는 출력신호(UP,DP,UF,DF)를 저역여파(적분)하여 직류를 포함하는 저역 주파수 성분만을 전압(VF)으로 출력하는 저역여파(적분) 수단; 및 상기 VCO에서 구동된 클럭펄스(RCP)를 N(N은 자연수) 분주하여 N 분주 클럭펄스(NCP)를 상기 제1위상 및 주파수 비교 이득 제한 수단과 제2위상 및 주파수 비교 이득 제한 수단에 각각 공급하는 N 분주 수단을 포함하는 것을 특징으로 하는 다단 제어구조를 갖는 고속 비트동기 장치.
  2. 제1항에 있어서, 상기 저역여파(분주) 수단은, 상기 위상차 출력 제어 수단과 상기 제2위상 및 주파수 비교 이득 제한 수단의 출력을 입력받도록 연결되어, 주파수 동기 이루어지기 전까지는 상기 제2위상 및 주파수 비교 이득 제한 수단에서 출력되는 출력(UF,DF)만을 상승 및 하강 게수하고, 주파수 동기가 이루어진 후에는 상기 위상차 출력 제어 수단과 제2위상 및 주파수 비교 이득 제한 수단에서 각각 출력되는 출력(UP,DP,UF,DF)을 상승 및 하강 계수하여 저역 주파수 성분만을 디지틀 값으로 출력하는 상승 및 하강 계수 수단; 및 상기 상승 및 하강 게수 수단의 디지틀 출력값을 아날로그 값으로 변환하여 저역 주파수 성분만을 전압(VF)으로 상기 VCO로 출력하는 디지틀/아날로그 변환 수단을 포함하는 것을 특징으로 하는 다단 제어구조를 갖는 고속 비트동기 장치.
  3. 제1항에 있어서, 상기 저역여파(적분) 수단은, 입력되는 데이타에 천이가 없으면서 입력되는 기준클럭에도 천이가 없으면, 대칭되게 스윙(swing)시켜 출력하던 출력전압(VF)를 대칭 중앙(center)값으로 안정시켜 상기 VCO로 출력하도록 한 것을 특징으로 하는 다단 제어구조를 갖는 고속 비트동기 장치.
  4. 제2항에 있어서, 상기 상승 및 하강 계수 수단은, 입력되는 데이타에 천이가 없으면서 입력되는 기준 클럭에도 천이가 없으면 최종 데이타 천이시의 디지틀값을 유지하여 출력하도록 한 것을 특징으로 하는 다단 제어구조를 갖는 고속 비트동기 장치.
  5. 제1항에 있어서, 상기 제1위상 및 주파수 비교 이득 제한 수단은, 입력되는 NRZ 데이타의 비트 단위간격보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 출력신호를 출력하도록 한 것을 특징으로 하는 다단 제어구조를 갖는 고속 비트동기 장치.
  6. 제1항에 있어서, 상기 제2위상 및 주파수 비교 이득 제한 수단은 입력되는 VCO에서 출력된 클럭펄스의 주기보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 출력신호를 출력하도록 한 것을 특징으로 하는 다단 제어구조를 갖는 고속 비트동기 장치.
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