JPS5850827A - フェーズ・ロック・ループ回路 - Google Patents

フェーズ・ロック・ループ回路

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JPS5850827A
JPS5850827A JP56141554A JP14155481A JPS5850827A JP S5850827 A JPS5850827 A JP S5850827A JP 56141554 A JP56141554 A JP 56141554A JP 14155481 A JP14155481 A JP 14155481A JP S5850827 A JPS5850827 A JP S5850827A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理システムにおける磁気ディスク装置郷
の読取シ信号を復調するに必要な同期信号を再生するＰ
ＬＬ回路（位相同期回路）の改嵐に関する。
磁気ディスク装置等におけるデジタルデータの磁気配置
において、同期フィールドの発見のために機械的なスリ
ットなどによるところのハードフォーマット形式と読み
取ルデータのビットパターンによりて判定するソフトフ
ォーマット形式があるＯ 後者の記録データは磁気ヘッドでアナログ信号として検
出され増幅される。増幅され九アナログ波形をデジタル
化して復調し、データ中よシ抽出した同期クロック信号
でサンプリングデータ＠ｌ”１０″が読出される０この
場合デジタル化されたデータから回期信号を形成するた
めに通常ＰＬＬ回路が用いられている。
第１ｍの磁気ディスクのＰＬＬ回路における入力データ
形式に示す如く、各データの前肩に社、前部のｍ目フイ
、−ルド（ＧＡＰ　）に続くデータの頭出し部分は例え
ば４８ビツトの′″０”の這絖が記録されておへ連続の
′″０”は情報ビットは含まれていないので、実際には
後述するデータビｙ）が全く抜けた同期ビットだけによ
るＰＪ期スフイールドＣ３ＹＮでめるｏ４１に続の情報
フィールド（ＲＤＡＴＡ）は同期ビットとデータビット
で構成されているＯ従りてＲＤＡＴＡに先行するＳＹＮ
でＰＬＬ＠路を同期ロックに引込むように助作嘔せ、Ｐ
ＬＬ、回路が一旦口、りすれば同一の繰返し周波数で稜
絖する同期ビットとその中間のデータビットを含むＲＤ
ＡＴＡによって同期保持を続けるよう作動するから、Ｒ
ＤＡＴＡが続く間同期ビット士データビットに同期し九
りＤｒ／信号が絶えずＰＩ、Ｌ回路の出力から得られる
。ＲＤＡＴＡは８ＹＮに比較してデータビットが破大に
９間に挿入されたとＩＦ２倍のＡＩＲ数となる０ ＰＬＬ回路に入力されるＲＤＡＴＡＫおけるデータビ、
トの位相がくずれても、ＰＬＬ１ｇ回路のロックレンジ
内でめれば１＃ｆｉ期したクロックは説れることなく再
生することが出来るＯ　ＰＬＬ＆ｇｌ路への入力内容に
伴って変化するデータビットによシ構成されているので
一定で社なく常に不定の歯抜妙がある◇耐抜けのああと
ころでは電圧制御発振器（ＶＣＯ）が位相比較で入力さ
れる直前の比較電圧がそのま＼保持−されていて、その
電圧に対応する周波数で発振を保持する。
また磁気ヘッドが読出しを開始するに際し、予ｒ″−−
５ め同期信号が得られていないので磁気ヘッドは入力デー
タの任意位置から読出しを開始するので、ソフトフォー
マット形式におけるＰＬＬ回路はＳＹＮを検出して同期
動作を開始する機能１に備える必要がある〇 第２図は従来におけるＰＬＬ回路のブロックを示す。Ｉ
Ｆ１位相比較器（ＰＣ）、２はチャージボング（ＣＰ）
＊３は低域ろ波器（ＬＰＦ）、４は電圧制御発振器（Ｖ
ＣＯ）、５は水晶発振器（ＸＯ８Ｃ）、６はｎ進計数器
、６＆は微分回路、７社選択器、８は同期パターン検出
器でわる０ｘｏｓｃｓ、計数器６および微分回路６ａ部
分はカウンタリセット方式と呼ばれるＰＬＬ回路であシ
、異常ロックを起こさカいとＧ５特像をもつがジッタに
社弱いので不規則なデータ部の読み取りには向かない。
９３図に示す計数器６における動作線図に示す如く、Ｘ
０８Ｃ５は同期ビット周波数の例え１ｊ２ｎ倍で発振し
て計数器６に送出する（Ｉｎ進計数器６はｘｏｓｃｓか
らの信号をｎ個計数する毎に出力信号を選択器７に送出
する０試み始めに同期／（ターン検出器８はオフ信号と
して＠０”を出力し、選択器７をしてＡ入力を選択させ
ＣＰはディスエイプルする。そしてｘｏｓｃ−計数器６
よりＯ入力信号ｔ−ＰＬＬ回路の再生クロック信号（Ｒ
ＣＬ、Ｋ）として送出する。ＳＹＮフィールドをさがし
ている状態におけるＶＣＯ４の自走周波数およびＸ０８
Ｃ５の発振周波ｌ！は予想されるＲＣＬＫ（Ｄｅｌ＋波
数に出来る限り同一まｆｃＦｉ相互に整数比としＰＬＬ
回路−（作動する時の同期ロックを容易且同期応答速度
を早めるよう設定されている０ ＲＤＡＴＡ中読み始めると、微分回路６ａｔ＆Ｉて計数
器６のクリヤ端子（ＣＬＲ）に入力されて計数動作をリ
セットして同期する０この期間ｖＣＯは自走発振する〇 一方同期パターン検出器８はＳＹＮにおいてＲＤＡＴＡ
中にある同期ビットが予定するＲＣＬＫの１７２周期を
持ち且連続する性質塾利用し、ＲＣＬＫの１／２周波数
とＲＤＡＴＡとの論理和がとれ、予め設定した連続回数
だけ例えば８〜１６ケを計数する左同期パターン検出器
８社同期ノ（、ターン判定信号として＠１”ｔ−選択器
７に出力するすると選択器７はＢ端子ｔ−選択し同時に
ｃｐｔ−イネーブルする０１ｔＤＡＴＡはＰＣＩの第４
図（ａ）（ｂ）に示すＰＣＩのブロック図およびその動
作線図に□示す通１、Ｒ端子へ入力されると共にＶＣＯ
４からＶ端子に加えられるｖｃｏｍ号と比較されるＯＲ
端子に入力されたＲＤＡＴＡはモノステーブル冑ルチ（
ＭＭ）１１によシバルス中ｔｖｃｏ信号の約１７２周期
幅に整えられ、ＭＭ倍信号してツリツブフロツブ回路（
ＦＦ）１２のクロック端子（ＣＫ）に入力される。一方
ｖＣＯ信号社微分回路６ａを経てＦＦ１２のＣＬＨに入
力されＦＦｔリセットする。ＦＦ１２の出力信号はＭＭ
信号と比較され、否定回路（ＩＮＶ）１．２およびアン
ト回路（ＡＮＤ）ｔ、２により、その差が検出されたと
き、ｖＣＯ信号かり夫々出力される。両信号の位相差に
応じた差信号ＵＰおよびＤＦＦｉＣＰ２において差信号
に比例した電圧に変換され、ＬＰＦ３により雑音および
高周波成分を除かれてＶＣＯ４の制御端子に加えられる
。尚ＬＰＦ３は積分作用を持ちＲＤＡＴＡＯｍ抜は時に
おける電圧保持機能を持つ。ＶＣＯ４は位相差に比例し
たＣＦ２からの制御信号によってＰＣｌの入力両信号の
位相差が縮まる方向へ直流的に制御されて位相（周波数
）を変化し、例えばＳＹＮにおける同期ビットと７００
局波数／２が十分に近ければｖＣＯ信号線１′）おきに
同期ビットにロックし、その同期ビットに対し１／２Ｖ
ＣＯ周波数および位相差はなくなる０そしてＲＤＡＴＡ
に同期したＶＣＯ４の出力信号ｔ−ＲＣＬＫとして出力
する◇１Ｒ５囚にＲＤＡＴＡフォーマット、と計数器お
よびＶＣＯ出力との対照を示す。
以上に述べたようにＰＣＩは第４図６）に示す通りＭＭ
信号とｖＣＯ信号が重複する部分についてだけその位相
差を検出し、何れか一方に信号が欠けるかあるい″は位
相に±１８００以上のずれがあるときについては無判定
となシ、両信号の位相差に応じた差信号ＵＦおよびＤＦ
’を出方しないノテ、歯欠けが存在するときのＲＤＡＴ
Ａには適しているが希望する周波数以外にも同期ロック
する。
従ってカウンタリセットと位相比較器による従来の方式
はＳＹＮによる同期ビット部分の周波数および位相が安
定した状態で正常な同期動作を行うときは、その後に続
くＤＡＴＡ部分の同期ビット十ゲータビットによって保
持され間Ｍない。
し、かじりＹＮにおける読出しに際し、例えば磁気記録
体の回転速度に変動があって同期ビットの周波数および
位相に変動があって同期ビットの周波数および位相に変
動を伴うときは希望する周波数以外の信号に同期するい
わゆる異常ロックを起す欠点を有していた。
本発明は上記の欠点を除去すム手段を提供しようとする
ものである０そのため、本発明は入力信号の位相に同期
した信号を得るＰＬＬ１ｇｌ路において、水晶発振−信
号と電圧制御発振器信号との第１周波数位相比較手段、
該電圧ｗＩ１発振器信号Ｏｎ進計数出力ｔ−得てその出
力ｔ−ｊ［Ｋ１／２分周した信号と入力信号との系２周
Ｒ数位相比較手段および前記ｎ進計数出力と入力信号と
の位相比較手段を備えてなル、入力信号における同期導
入部を検出しないときは第１の周波数位相比較手段が選
択されて、電圧ｍ制御発振器信号の聴道針数手段にに従
いリセット系は禁止すると同時に第２の周波数位相比較
手段ならびに位相比較手段を順次選択して、該電圧制御
発Ｓａｔ制御することｔ特徴とするもので６る０ただし
同期−（ターンの検出は複雑となるために普通は本回路
の出力を絖み取る側の回路で持っている機能である。
本発ｖ１０実施によって従来のカクンタμツクと位相比
＊＊の間に周波数位相比較Ｊ）を挿入して切換え、同期
導入部分における同Ｍｉｌｋ作において引込１１Ｈの広
い周ＩＩＬ数位相比横４を利用することによｐｍ気ディ
スク等に使用する安定なＰＬＩ、１ｌａｌ路が得られる
。
以下１１１ｉ１ｔ＃照しつ一本発明の一実施例にり＾／ 人説明する。
第６図は本発明の一実施例にｉけ、２１ＰＬＬ回路のブ
ロック図である。１は位相比較器（ｐｃ　）ｔ２ａ、ｂ
、ｃはチャージポンプ（ＣＰ）、３ａ。
ｂ、ａは低減ろ波器（ＬＰＦ　）ｔ　　４　ｍは電圧制
御発振器（ＶＣＯ）、５ａは水晶発振器（ＸＯ８Ｃ）。
６＆は計数器、６ｂは１７２分周器、８ｍは同期パター
ン検出器、　ＮＡＮＤはナンド、１０ａ、ｂは周波数位
相比較器（ＦＰＣ）である。
こ＼でＰＣ１，ＬＰＦ３ａ、　ｂ、　ａ、　ＶＣ０４ｍ
は従来と同様の機能を持つ。Ｆ　Ｐ　Ｃｉ　Ｏａ　ｙ　
ｂは第７図（ａ）のブロック図に示す通〕フリップ７四
ツブ（ＦＦ）１０ａｍ、　ａｂおよびナンド（ＮＡＮＤ
　）で構成され、従来の位相比較器（ＰＣ）が位相のず
れに対してのみ検出信号を出力するのに対し、周波数と
位相の両方が一致したとき以外は第７図伽）の動作線図
に示す通ｊ）、ＲＤＡＴＡＫ対しｖＣＯ信号の位相遅れ
信号ＵＦおよび位相進み信号ＤＦの他ＲＤＡＴＡの歯抜
けおよび周波数の不足に対してｔｉｖｃｏ信号の進み信
号ＤＦを検出信号として出力する０周波数の過多信号は
遅れ信号ＵＦとして出力する。
従りてＦＰＣｌｏａ、ｂはＰＣＩの持つ位相比較機能の
他局波数比較機能を持ち同期範囲が広い。同期パターン
検出器８ａは第８図（ａ）のブロック図に示す通り７リ
ツプフロツプ８１，８２，８３およびｎ進計数器８−４
．計数タイマ８５．排他的負論理和（ＥＮＯＲ）および
ＡＮＤよシ構成され、従来と同じ＜　ＲＤＡＴＡ　（Ｄ
ｒｔ４出し部分におけるＳＹＮを検出して第８図（ｂ）
の動作線図に示す如く例えば同期ビットが１６ケ続いた
とき計数器８４がＱｎよ多信号を出力し、計数タイマ８
５のＥ、出力を＠０″にオフすると同時にＥ、出力ｔ−
１６〜３２ビット間オンＥ、出力を３２ビツトよりＲＤ
ＡＴＡの有効区間即ちデータビットの続く間オンとする
。ＲＤＡＴＡがなくなった時点でＥ、をオフｔＥｌを再
びオンを出力する。
以上のブロック構成による第６図による本発明の一実施
例ではＲＤＡＴＡのＧＡＰ部分において同期パターン検
出器８ａはＥｌｌ−出力し、ＣＰ２＆を選択するのでｘ
、ｏｓｃｓ轟よシの信号とＶＣＯ４の出力信号を比較す
る。ＦＰｏｌｌｍの作動に従つてＶＣ０４ａが同期ロッ
クされ、８−計数器６ａを経て再生クロック（ＲＣＬＫ
　）が出力される。従ってＶＣ０４ｍおよびｘｏｓｃと
ＲＣＩ、にの周波数比は８対１となる。ＲＤＡＴＡがＳ
ＹＮ部分に進み同期パターン検出器８ａによシ同期ビッ
トが１６ケ計数された時点でＥｌがＥ、に入換ｆｉ、ｉ
！ＩＰＣ１０ｂの作動によりて、ＲＤＡＴＡの同期ビッ
トとＶＣＯ４の出力４８号を１７２分周器６ｂによシ分
周した１／２■ＣＯ信号を周波数および位相の同期検出
する出力ｔ−ＣＰ２ｂを選択して、ｖＣＯ信号の周波数
に＃１とんど変シはないがＦＰＣｌｏｂによりＶＣＯ４
が同期ロックされ、計数器６ａを経てＲＣＬＫ’を出力
する。更に同期パターン検出器８ａＫよ〕同期ビットが
３２ケ計数された時点でＥｌがＥ、に入換〕、ＣＰ２ｃ
　を選択するので、ＦＰＣｌｏｂによって同期ロククさ
れたＲＣＬＫとＲＤＡＴＡとを位相比較してい九ＰＣＩ
に同期ロックを引継ぐ０このようにＶＣＯ４の信号ｉＸ
Ｏ８ｃ５ｍの出力信号からＲＤＡＴＡのＳＹＮ領域にお
ける同期ビットを使ってＦＰｏｌｏｋＫよる周波数位相
同期信号、最后、に同じ同期ビットによるＰ　Ｃ−１と
順次選択しり一同期ロックを施すときは、ＦＰＣｌｏｂ
　およびＰＣＩの特徴と欠点を相補しながらＳＹＮ部分
では同期ビットに変動があっても従来歯抜は信号には使
用小米なかったが同期動作が容易なＦＰＣｌｏｂ　によ
って周波数同期を確５ｊ！にとりて、同じＳＹＮ部分で
異常ロック継ぐようにしたので、５ＹＮｓ分における変
動にも強く、磁気記録を読出すに必要な同期信号を再生
するに有用なＰＬＬ回路ｔ−得ることが出来る。
【図面の簡単な説明】
第１図は磁気ディスクのＰＬＬ回路に訃ける入力データ
形式を示す図、第２図扛従来にνげらＰＬＬ回路のブロ
ック図、第３図れカラントリセラ作線図、第５図は従来
のＰＬＬ回路における入力データ形式と計数器出力およ
びｖＣＯ出力の関係を示す図、第６図は本発明の一実施
例におけるＰＬＬ回路のブロック図、第７図（−）は周
波数位相比較器のブロック図、第７図（ｂ）　ａその動
作線図、第８図（ａ）は本発明の一実施例における同期
パターン検出器のブロック図、第８図伽）はその切換え
出力信号と入力データ形式との関係を示す図である。 ｆは位相比較器、２６　２ａｔ　ｂ、　　ｃはチャージ
ポンプ、３．　３ａ、　　ｂ、　　ｃは低減ろ波器、４
．４ｍは電圧制御発振器、５．５ａは水晶発振器、６゜
６ｂは計数器、７Ｆｉ選択器、８．８ｍは同期パターン
検出器である。 稟Ｉ囚 Ｐう図 ＲＤＡ丁４　　　　　　　　　　。 ンｂ） １）Ｆ　　−−−一一一←−一一−１１−−第６図 Ｐ７図 １山】 ｐａａ Ｃし２ ρＦ （ト Ｅプ 手続補装置（自発） １°ド「１の表示 １１７’（相６６年持許願第１４１６５４蹄２づｔ、１
１月の名称 フェーズ・ロック・ループ回路 ３　補止をするＲ ・七件との関係　　　　　持許出馳人 住所　神奈川県用崎市中原区１−小１１川４０１５番地
（５２２）名称富士通株式会社 烏１代　　理　　人　　　　　住１１・１　子−奈川県
川崎市中原区１−小口１申１０１５番地畠士通株式会社
内 昭和　　年　　月　　１−な　し Ｌ　本＆１１明細−の発明の名称を以下の通りに補正す
る。 「７エーズ・ロック・ループ−繕」 ２、本願明細簀の特許請求の範囲の媚を以下の通りに補
正する。 て、 え、 ３　本−明細誉第９真第３行乃至第１８行の「そのため
、本発明は・・・・・・時機とするものである。」の１
−所を以Ｆの通りに抽圧する。 「′そのため、本発明は一定周阪赦の信号からなる同期
１ｄ号部と周波数が不足な１ｇ号からなるデータ偏号部
とを含む人力信号をもとに、当該人力１ｄ号の位相に同
期した信号を得るノエーズ・ロック・ルー１回路にお−
て、 人力制ｔＩＪ４１１！号にし九がって発振周波数が制御
されるとともに、その出力１＃を号にもとづいて同期信
号が作成される電圧制＃発儀器と、 上記−圧制御発振器からの出力１ｄ号または当該出力１
１号を逓倍／ｆｉ舜した信号と、上記入力値りとの間の
周波数差および位相差を検出する周匝畝位相比収手段と
、 上ｍｌ電圧制御発懺器からの出力１ｄ号または当該出力
１１号をｆｉ−１ｆｔ／逓降した信号と、上記人力イロ
号との間の位相差を検出する位相比＠す段とｔ（ｌｋえ
、 上ｍ１人）１６号中における同期１６号部の少なくとも
一部分におい°Ｃは、上−周波数位相比較手段の出力に
もとづいて、上記電圧制御発＃Ｒ６を制御し。 上記人力信号中におけるデータ偏号部においては、上記
位相比較手段の出力にもとづいて、上記電圧制＃発掘器
を制御することを性徴とするものでおる。」

Claims (1)

    【特許請求の範囲】
  1. 入力信号の位相に同期した信号管得るＰＬＬ回路におい
    て、水晶発振器信号と電圧制御発振器信号との第１周波
    数位相比較手段、骸電圧制御発振器信号のｎ進計数出力
    を得てその出力を更に１／２分周した信号と入力信号と
    の第２周波数位相比較手段および前記ｎ進計数出力と入
    力信号との位相比較手段を備えてなシ、入力信号におけ
    る同期導入部管検出しないときは＃Ｉｌの周波数位相比
    較手段が選択されて、電圧制御発振器信号のｎ道計数手
    段における計数動作を入力信号によシリセットし、その
    後は同期導入部におりる同勢パターン検出信号に従いリ
    セット系は禁止すると同時に第２の周波数位相比較手段
    ならびに位相比較手段を順次選択して、誼電圧制御発振
    器を制御することを特徴とするＰＬＬ回路０
JP56141554A 1981-09-08 1981-09-08 フェーズ・ロック・ループ回路 Granted JPS5850827A (ja)

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Application Number Priority Date Filing Date Title
JP56141554A JPS5850827A (ja) 1981-09-08 1981-09-08 フェーズ・ロック・ループ回路
DE8282304712T DE3264564D1 (en) 1981-09-08 1982-09-08 Phase-locked loop circuit
EP82304712A EP0074793B1 (en) 1981-09-08 1982-09-08 Phase-locked loop circuit
US06/415,797 US4542351A (en) 1981-09-08 1982-09-08 PLL for regenerating a synchronizing signal from magnetic storage

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Application Number Priority Date Filing Date Title
JP56141554A JPS5850827A (ja) 1981-09-08 1981-09-08 フェーズ・ロック・ループ回路

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Publication Number Publication Date
JPS5850827A true JPS5850827A (ja) 1983-03-25
JPH0442752B2 JPH0442752B2 (ja) 1992-07-14

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Application Number Title Priority Date Filing Date
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US (1) US4542351A (ja)
EP (1) EP0074793B1 (ja)
JP (1) JPS5850827A (ja)
DE (1) DE3264564D1 (ja)

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