JPS59124012A

JPS59124012A - 同期信号再生回路

Info

Publication number: JPS59124012A
Application number: JP23341182A
Authority: JP
Inventors: Hiroshi Suzuki; 洋志鈴木; Mitsuru Nagata; 満永田; Tadashi Kojima; 正小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-12-28
Filing date: 1982-12-28
Publication date: 1984-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えばＣＤ（光学式コンノ４クトディスク
）方式ＤＡＤ　（デジタルオーディオディスク）再生装
置の同期クロック再生用等に使用して好適する同期信号
再生回路に関する。

〔発明の技術的背景〕

近時、音響機器の分野では、可及的に高忠実度再生化を
図るために、ＰＣＭ　（、ｅルスコードモジーレーショ
ン）技術を利用したデジタル記録再生方式を採用しつつ
ある。つまり、これはデジタルオーディオ化と称されて
いるもので、オーディオ特性が記録媒体の特性に依存す
ることなく、在来のアナログ記録再生方式によるものに
比して格段に優れたものとすることが原理的に確立され
ているからである。この場合、記録媒体としてディスク
（円盤）を対象とするものは、ＤＡＤシステムと称され
ておシ、その記録再生方式としても光学式、静電式及び
機械式といったものが提案されている。すなわち、これ
は、光学式のものを例にとってみると、直径１２　（ｍ
）　。

厚さ１．２〔α〕の透明樹脂円盤に、所定のＥＦＭ（Ｅ
ｉｇｈｔ　ｔｏ　Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌａｔｉ
ｏｎ　）変調及びインターリーブを伴なった形態の再生
すべきオーディオ信号のＰＣＭ化されたデジタル化デー
タに対応したビット（反射率の異なる凹凸）を形成する
金属薄膜を被着してなるディスクを、ＣＬｖ（線速度一
定）方式によシ約５００〜２００（ｒ、ｐ、ｍ）の可変
回転速度で回転駆動せしめ、それを半導体レーザ及び光
電変換素子を内蔵した。光学式ピックアップで内周側か
ら外周側に向けてリニアトラ、キング式に再生せしめる
ものである。

ところで、このとき、光学式ピックアップから得られた
信号（以下ＲＦ倍信号いう）は、スライスレベル検出器
によって制御される波形整形回路等に導ひかれて、不要
なアナログ成分と必要とするデータ成分（以下ＥＦＭ信
号とい゛う）とに分離されるもので、このＥＦＭ信号を
同期クロック再生用ＰＬＬ　（位相同期ループ）回路に
導くことにより、該ＥＦＭ信号に同期した同期クロック
信号を得るようにしている。

第１図はこのような同期クロック再生用ＰＬＬ回路の構
成を示すものである。すなわち、゛入力端子１１に供給
される第２図（ａ）に示すよりなＥＦＭ信号は、位相比
較器１２を構成する極性反転同期パルス生成回路１３及
びデータストローブ回路１４にそれぞれ供給される。こ
のうち、極性反転同期パルス生成回路Ｉ３は、第２図（
ｂ）に示すように、ＥＦＭ信号の極性反転時に同期した
同期パルス信号を生成するもので、この同期ノクルス信
号とＶＣＯ（電圧制御発振器）１５から出力される第２
図（ｃ）に示すような基準クロック信号（同期クロック
信号となる）とが位相比較出力生成回路１６で位相比較
される。この位相比較出力生成回路１６は、同期ノ４ル
ス信号に対する基準クロック信号の位相遅れ分及び位相
進み分に対応した第２図（ｄ）　、　（、）にそれぞれ
示すような周波数上昇及び下降用パルス信号Ｕ、Ｄを出
力する。そして、この周波数上昇及び下降用パルス信号
Ｕ、Ｄが、チャージポング回路１７及びループフィルタ
回路１８を介して、上記ＶＣＯ１５に供給されてＶＣＯ
１５の発振周波数が制御され、ここにＥＦＭ信号の位相
に基準クロック信号の位相が合わせ込まれるようになる
もめである。また、上記ＶＣＯ１５から出力される基準
クロック信号（同期クロック信号）は、前記データスト
ローブ回路１４に供給されることによ多、″該データス
トローブ回路１４の出力端子１９には、第２図（ｆ）に
示すように、同期クロック信号に同期したＥＦＭ信号が
出力され、復調処理に供されるものである。

ここで、第３図は、上記同期クロック再生用ＰＬＬ回路
の位相比較器１２の特性を示すものである。すなわち、
これは位相比較器１２に供給されるＥＦＭ信号と基準ク
ロック信号との位相差分Ｐと、該位相差分Ｐに対応して
位相比較器１２から出力される周波数上昇及び下降用パ
ルス信号Ｕ、Ｄに基づいてループフィルタ回路１８から
出力される電圧Ｖとの関係を示したものである。そして
、第３図から明らかなように、上記位相比較器１２の位
相比較特性は、略のこぎシ歯状となっていることがわか
る。

〔背景技術の問題点〕

しかしながら、上記のような同期クロック再生手段では
、前記ＲＦ倍信号ＥＦＭ信号に変換する場合、前記スラ
イスレベル検出器から出力される基準電圧とＲＦ信号電
圧とを比較してパルス状のＥＦＭ信号を得るようにして
いるため、上記基準電圧が変動すると、これに伴なって
ｇＦＭ信号の位相が略規則的に変動してしまい、結局Ｐ
ＬＬ回路が不安定になって安定な同期クロック信号を再
生することができないという問題がある。

〔発明の目的〕

この発明は上記事情を考慮してなされたもので、基準電
圧が変動し該基準電圧に基づいて生成されるノ＜？ルス
信号の位相が変動してもＰＬＬ回路を不安定にすること
なく安定な同期信号を得ることのできる極めて良好な同
期信号再生回路を提供することを目的とする。

〔発明の概要〕

すなわち、この発明は、入力信号を基準電圧と比較する
ことによシパルス信号に変換する変換手段と、この変換
手段から出力されるパルス信号と電圧制御発振器から出
力されるクロック信号とを位相比較しその位相差成分出
力をループフィルタ回路を介して前記電圧制御発振器に
導くことによシ前記電圧制御発振器の発振周波数を制御
して前記パルス信号に同期した同期信号を得る位相同期
ループ回路とを有する同期信号再生回路において、補記
基準電圧の変動に伴なう前記ノ４ルス信号の略規則的な
位相変動を検出する検出手段と、この検出手段の出力に
対応して前記電圧制御発振器の入力電圧をホールドする
ホールド手段とを具備してなることを特徴とするもので
ある。

〔発明の実施例Ｊ以下、この発明の適用されるＣＤ方式ＤＡＤ再生装置の
同期クロック再生用ＰＬＬ回路の基本構成について図面
を参照して説明する。すなわち、第４図において、入力
端子２０に供給された前記ＥＦＭ信号は、極性反転同期
パルス生成回路２１及びデータストローブ回路２２にそ
れぞれ供給される。

一方、前記？ｃｏ　Ｊ　ｓから出力される基準クロック
信号は、その周波数が４倍されたクロック信号ＣＫとし
て入力端子２３に供給される。このクロック信号ＣＫは
、Ｄタイプフリラグフロップ回路（以下ＯＦＦ回路とい
う）２４．；ｚｓよシなる位相状態検出用クロック生成
回路２６に供給され、元の基準クロック信号の周波数を
有する位相状態検出用クロック信号Ｑｌ、Ｑ２が生成さ
れる。ただし、この位相状態検出用クロ、り信号Ｑｌ、
Ｑ２は、互いにπ／２位相のずれた信号として出力され
る。

また、上記位相状態検出用クロック信号Ｑ１の反転信号
１１は、前記同期クロック信号として出力端子２７から
出力されるとともに、上記データストローブ回路２２に
供給されている。

ここで、上記位相状態検出用クロック信号Ｑｌ　、Ｑｚ
は、位相状態保持回路２８に供給される。この位相状態
保持回路２８は、前記極性反転同期パルス化成回路２ノ
からＥＦＭ信号の極性反転時に同期して発生される同期
パルス信号Ｑａに同期して、上記位相状態検出用クロッ
ク信号Ｑ１．Ｑ２をセットし、位相状態保持信号Ｑ３．
Ｑ４を発生する。ここで、上記位相状態保持信号Ｑ３．
Ｑ４は、第５図に示すように互いにψ位−のずれた上記
位相状態検出用クロック信号Ｑ　ｓ　　−’Ｑ　ｚのＨ
レベルｊＬレベルノ組み合わせによって、４つの状態ｒ
ｌ　、　ＩＪ　、　［、ｏＪ［’０．ＯＪ　、　［Ｏ，
ＩＪ　　を循環して取シ得るものである。そして、これ
ら４つの状態のうち上記同期パルス信号Ｑａが供給され
たときの状態を保持して位相状態保持信号Ｑ３．Ｑ４　
として出力するものである。

また、上記位相状態保持信号Ｑ３．Ｑ４の４つの状態は
、それぞれ、前記同期クロック信号とＥＦＭ信号との位
相ずれの範囲を示している。

すなわち、第５図中位相状態保持信号Ｑ３．Ｑ４が「１
　、　ＩＪ　　であるとすると、上記位相ずれは一π／
２から−πの間であることを示していることになる。同
様に、位相状態保持信号Ｑ３．Ｑ４が［１，ＯＪ　、ｌ
”’０．ＯＪ　、　［０，ＩＪで出力されたときには、
上記位相ずれはＯから一π力の間、０からＶ２の間及び
π力からπの間であることをそれぞわ示していることに
なる。すなわち、位相状態検出用クロック信号Ｑｌの立
下シ、つまシ同期クロック信号はその反転出力であるか
ら同期クロック信号の立上シで位相ずれが０となってい
るものである。

そして、上記セットされた位相状態保持信号Ｑｓ、Ｑａ
は、位相状態記憶回路２９．３０に共に導ひかれる。こ
の位相状態記憶回路２９゜３０は、後述する位相比較出
力生成回路３１から出力される１巡動作検出パルス信号
Ｑ５に同期して、位相状態保持信号Ｑ３の値に応じて位
相状態保持信号Ｑ４を記憶したシしなかったシするもの
である。すなわち、上記位相状態保持信号Ｑ３は、第５
図から明らかなように、［１」であれば位相がマイナス
側にずれていることを示し、［０」であれば位相がプラ
ス側にずれていることを示しておシ、上記位相状態保持
信号Ｑ’４−は「０」のとき位相ずれが０からＩＶ２１
の間でおり、「１」のとき位相ずれが１の１から１π１
の間であることを示している。

このため、まず、位相状態記憶回路２９は、位相状態保
持信号Ｑ３が「０」のときのみ前記−巡動作検出パルス
信号Ｑ５に同期して位相状態保持信号Ｑ４の値を記憶す
るように動作する。

また、位相状態記憶回路３ｏは、位相状態保持信号Ｑ３
が「１」のときのみ前記−巡動作検出パルス信号Ｑ５に
同期して位相状態保持信号Ｑ４の値を記憶するように動
作する。

そして、上記位相状態記憶回路２９．３０の記憶内容は
、位相状態記憶信号Ｑ６．Ｑ７として、それぞれ出力制
御回路３２．３３に供給される。ここで、上記出力制御
回路３２は、上記位相状態記憶信号Ｑ６が「１」で、位
相状態保持信号Ｑ３．Ｑ４が「１，１」となったときの
み前記同期パルス信号（ｊａに同期して、前記周波数上
昇用パルス信号性を１スクする上昇マスク信号Ｑ８を前
記位相比較出力生成回路３１に出力′ｆムる。また、上
記出力制御回路３３は°、上記位相状態記憶信号Ｑ７が
「１」で、位相状態保持信号Ｑ３．Ｑ４が［０、ＩＪと
なったときのみ、前記同期）Ｊ？ルス信号Ｑａに同期し
て、前記周波数下降用・千ルス信号りをマスクする下降
マスク信号Ｑ９を位相比較出力生成回路３１に出力する
。

ここで、上記位相比較出力生成回路３１は、通常、同期
ノクルス信号Ｑａと位相状態保持信号Ｑ３．Ｑ４　とを
位相比較し、その位相差成分に対応した周波数上昇及び
下降用パルス信号で。

Ｄを出力しているものであるが、上記上昇マスク信号Ｑ
８及び下降マスク信号Ｑ９が出力されたとき、つまシ「
１」となされたとき、周波数上昇及び下降用パルス信号
Ｕ、Ｄをそれぞれ発生させないように制御されるもので
ある。そして、この位相比較出力生成回路３ノは、上記
周波数上昇及び下降用パルス信号Ｕ、Ｄの発生が終了す
ると、前記−巡動作検出・ぐルス信号Ｑｓを発生し、こ
の信号Ｑ５によって前記極性反転同期パルス生成回路２
１及び位相状態保持回路２８がクリアされるものである
。

このため、例えばある時点で位相状態記憶信号Ｑ６を「
１」つま多位相ずれがπ力からπの間にある状態で、位
相ずれがグラス方向に増加して、位相比較特性の限界を
越えたときっま力πよシも大きくなったとする。すると
、この位相ずれがπよシも大きくなるということは、取
ルも直さず、第５図から明らかなように、次の位相状態
検出用クロック信号Ｑ　ｓ　　ａ　Ｑ　２による位相状
態保持信号Ｑ３．Ｑ４からみれば−πがら一πカの間に
ずれ込んだことになるものである。このため、この間に
おいては位相状態保持信号Ｑ３　ｊＱ４がｌ’ｌ、ＩＪ
となるので、出力制御回路３２から上昇マスク信号Ｑ８
が出方され、位相比較出力生成回路３１からは周波数下
降用パルスＤのみが出力されることになシ、前記ＶＣＯ
１５の発振周波数は下降される方向に制御される。

また、位相状態記憶信号Ｑ７が「１」っま多位相ずれが
一π力から一πの間にある状態で、位相ずれがマイナス
方向に増加して、−πよ）も大きくなったとする。する
と、この位相ずれが−πよルも大きくなるということは
、取シも直さず位相状態保持信号Ｑ３．Ｑ４からみれば
π々からπの間にずれ込んだことになるものである。こ
のため、位相状態保持信号Ｑ　３ｎ　Ｑ　ａが「０．Ｉ
Ｊとなるので、出力制御回路３２がら下降マスク信号Ｑ
９が出力され、位相比較出力生成回路３ノからは周波数
上昇用・ぐルス信号Ｕのみが出力されることになり、前
記ＶＣＯ１５の発振周波数は上昇される方向に制御され
る。

第６図は上記のような位相比較器の位相差分Ｐと位相差
出力電圧Ｖ（前記ループフィルダ回路１８の出力電圧）
との関係を示すものであ（る。

＼すなわち、位相ずれか一π、πを越えた時点でいわゆる
ヒステリシス特性を持つことにな多、実質的に位相差を
０に合わせ込み得る位相ずれの範囲が拡大されたことに
なるものである０ここて、第７図は、上記位相状態記憶
信号Ｑ６　。

Ｑ７のとる４つの状態が位相状態保持信号ＱｓａＱ４及
び上昇マスク信号Ｑ８．下降マスク信号Ｑ９の変化によ
って移シ変わる状態を示すものである。また、第８図は
第４図に示すブロック構成図の各部のタイミングチャー
トを示すもので、第２図（、）群が位相ずれがマイナス
方向に向かっている場合を示し、第８図（ｂ）群が位相
ずれがプラス方向に向かっている場合を示すものである
。なお、第８図において位相状態検出用クロック信号Ｑ
、は、ＤＦＦ回路２５の出力端Ｑの信号として示されて
いるが、上記した説明及び第８図（ａ）　、　（ｂ）群
では、第５図に示すように、ＤＦＦ回路２５の反転出力
端Ｑの出力として表わしている。

なお、前記データストローブ回路２２は、前記同期・や
ルス信号Ｑａ、位相比較出力生成回路３ノから出力され
る所定の制御信号Ｇ′及び位相状態保持信号Ｑ３．Ｑ４
等によって制御されるデータ出力制御回路３４から出力
される制御信号Ｇに基づいて、前記同期クロック信号に
同期したＥＦＭ信号を生成し、これをデータとして出力
端子３５から出力する−ものである。

第９図は上記基本構成の変形例を示すものである。すな
わち、これは前記位相状態記憶回路２９．３０として、
それぞれ、２つの状態記憶回路３６．３７及び３８．３
９と、それらの出力を制御して位相状態記憶信号Ｑｓ、
Ｑｙを生成する出力生成回路４０．４１とを用いてなる
もので、第１０図に示す状態線図から明らかなように、
位相状態記憶信号Ｑ６．Ｑ７が１０　、　ＯＪからｌ’
−ｏ、ｘＪ及び「１　、ＯＪの状態に移行するときに、
途中に１つの状態１’−０，Ｏ’ｊ及び「０　、０”Ｊ
の状態を介在させることによシ、ＥＦＭ信号の進み及び
遅れの増加傾向の判定をよシ正確に行ない得るようにし
たものである。

ここにおいて、前記ＥＦＭ信号は前述したように、スラ
イスレベル検出器から出力される基準電圧と前記ＲＦ倍
信号を比較して得られるものである。すなわち、第１１
図（＆）に示すようなＲＦ倍信号基準電圧Ｖｌ　と比較
し、第１１図（ｂ）に示すようなＥＦＭ信号を生成する
ものである。このため、上記基準電圧ｖｌが第１１図（
、）中点線で示すように上下変動すると、ＥＦＭ信号の
位相が第１１図（ｃ）　、　（ｄ）に示すように変動さ
れることになる。よって、同期クロック再生用ＰＬＬ回
路が不安定になル、ひいては同期クロック信号まで不安
定になるものである。

そこで、以下この発明の一実施例について図面を参照し
て説明する。すなわち、第１２図において、第１図と同
一部分には同一記号を符して説明すると、まず、入力端
子３６に供給されたＲＦ’信号は、スライスレベル検出
器３７から出力される基準電圧と、比較回路３８にてレ
ベル比較されて、前記ＥＦＭ信号が生成される。このと
き、スライスレベル検出器３７から出力される基準電圧
は、比較回路３８の出力っまＪ　ＥＦＭ信号に応じて変
動されるものである。

そして、上記ＥＦＭ信号は第４図に示した位相比較器３
９でＶＣＯＪ　５から出力される。基準クロック信号と
位相比較される。ここで、スライスレベル検出器３７か
ら出力される基準電圧の変動は、略規則的に行なわれる
ことが多いため、こ１れによるＥＦＭ信号の位相の変動
も略規則的となる。このため、位相比較器３９から出力
される位相差信号成分のうち上記ＥＦＭ信号の規則的な
位相変動に伴なう位相差信号成分を位相状態検出器４０
で検出し、この検出出力によって、位相比較器３９とチ
ャージポンプ回路１７との間に設けられた電子スイッチ
４ノをオフするようにしている。

このようにすると、電子スイッチ４ノがオフされたとき
、チャージポンプ回路１７の入力端が開放状態となるの
で、ルーグフィルタ回路１８の出力電圧は、電子スイッ
チ４１がオフされる直前に出力していた値にホールドさ
れる。

このため、ｖＣＯ１５は上記ホールド電圧に基づいた発
振周波数を出力することになシ、前記同期クロック信号
が不安定になることを防止することができるものである
。

そして、特に第９図に示した位相比較手段を備えたＰＬ
Ｌ回路によれば、第１０図中※印を符した入力状態にお
いて、基準電圧の変動によって同期クロック信号が不安
定になることを防止することができるものである。

また、上記実施例では、位相状態検出器４０の出力に基
づいて電子スイッチ４ノをオフするようにしたが、これ
は電子スイッチ４１に限らず要するにＶＣＯ１５の入力
電圧をホールドするような手段を設ければよいものであ
る。例えばループフィルタ回路１８の出力電圧をホール
ドするような手段等が考えられるものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

〔発明の効果〕

したがって、以上詳述したようにこの発明によれば、基
準電圧が変動し該基準電圧に基づいて生成されるノｊル
ス信号の位相が変動してもＰＬＬ回路を不安定にするこ
となく安定な同期信号を得ることのできる極めて良好な
同期信号再生回路を提供することができる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ同期クロック再生用ＰＬＬ
回路を説明するためのブロック構成図及びその各部のタ
イミング図、第３図は同ＰＬＬ回路に用いられる位相比
較器の位相比較特性を示す特性図、第４図はこの発明の
適用される同期クロック再生回路の基本構成を示すブロ
ック構成図、第５図は同基本構成の位相状態を検出する
ことを説明するためのタイミング図、第６図は同基本構
成の位相比較特性を示す特性図、第７図は同基本構成の
状態線図、第８図は同基本構成の各部のタイミング図、
第９図は同基本構成の変形例を示すブロック構成図、第
１０図は同変形例の状態線図、第１１図は同基本構成の
問題点を示す波形図、第１２図はこの発明に係る同期信
号再生回路の一実施例を示すブロック構成図である。１１・・・入力端子、１２・・・位相比較器、１３・・
・極性反転回期ノ４ルス生成回路、ノ４・・・データス
トローブ回路、１５・・・ＶＣＯＸ　１６・・・位相比
較出力生成回路、１７・・・チャージポンプ回路、１８
・・・ループフィルタ回路、１９・・・出力端子、２゜
・・・入力端子、２１・・・極性反転同期・ぐルス生成
回路、２２・・・データストローブ回路、２３・・・入
力端子、２４．２５・・・ＤＦＦ回路、２６・・・位相
状態検出用クロック生成回路、２７・・・出力端子、２
８・・・位相状態保持回路、２９．３０・・・位相状態
記憶回路、３１・・・位相比較出力生成回路、３２．３
３・・・出力制御回路、３４・・・データ出力制御回路
、３５・・・出力端子、３６・・・入力端子、３７・・
・スライスレベル検出器、３８・・比較回路、３９・・
・位相比較器、４ｏ−位相状態検出器、４ノ・・・電子
スイッチ。出願人代理人　　弁理士　鈴　江　武　彦第５図第６図 ■ 第７図手続補正書 □ゎ　　臀８．へ２了８特許庁長官　　若　杉　和　夫　　　殿１、事件の表示特願昭５７−２３３４１１号２、発明の名称同期信号再生回路３、補正をする者事件との関係　特許出願人（３０７）東京芝浦電気株式会社４、代理人５、自発補正図面の第１０図を別紙の通り訂正する。第１０図

Claims

【特許請求の範囲】

入力信号を基準電圧と比較することによ）ノソルス信号
に変換する変換手段と、この変換手段から出力されるパ
ルス信号と電圧制御発振器から出力されるクロック信号
とを位相比較しその位相差成分出力をループフィルタ回
路を介して前記電圧制御発振器に導くことによシ前記電
°圧制御発振器の発振周波数を制御して前記パルス信号
に同期した同期信号を得る位相同期ループ回路とを有す
る同期信号再生回路において、前記基準電圧の変動に伴
なう前記パルス信号の略規則的な位相変動を検出する検
出手段と、この検出手段の出力に対応して前記電圧制御
発振器の入力電圧をホールドするホールド手段とを具備
してなることを特徴とする同期信号再生回路。